JP2738348B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JP2738348B2 JP2738348B2 JP7157724A JP15772495A JP2738348B2 JP 2738348 B2 JP2738348 B2 JP 2738348B2 JP 7157724 A JP7157724 A JP 7157724A JP 15772495 A JP15772495 A JP 15772495A JP 2738348 B2 JP2738348 B2 JP 2738348B2
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- instruction
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- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はハードウェアおよびソフ
トウェアのデバッグを容易にする機構を備えたマルチプ
ロセッサシステムに関する。
トウェアのデバッグを容易にする機構を備えたマルチプ
ロセッサシステムに関する。
【０００２】
【従来の技術】プロセッサシステムのハードウェアで提
供するデバッグ機能としては、プロセッサの機能制限、
特定の命令カウンタ値での命令実行停止機能、特定アド
レスのデータ参照や特定アドレスへのストア実行による
命令実行停止機能、１命令毎のステップ動作機能などが
ある。また、命令追い越し機能を有するプロセッサにお
いては、特定命令のみ命令追越しを禁止するモードを備
えているものもある。
供するデバッグ機能としては、プロセッサの機能制限、
特定の命令カウンタ値での命令実行停止機能、特定アド
レスのデータ参照や特定アドレスへのストア実行による
命令実行停止機能、１命令毎のステップ動作機能などが
ある。また、命令追い越し機能を有するプロセッサにお
いては、特定命令のみ命令追越しを禁止するモードを備
えているものもある。
【０００３】プロセッサの機能制限として、例えば、演
算器へのオペランドデータ入力ポートに別の演算器の出
力結果をバイパスして入力するデータパスを備えるプロ
セッサにおいて、このバイパスパスの使用を禁止するモ
ードを備えるシステムがある。該機能は主にハードウェ
アのデバッグやバグの回避機能として有効であり、演算
器への入力データの異常による障害の検出に役立つ。
算器へのオペランドデータ入力ポートに別の演算器の出
力結果をバイパスして入力するデータパスを備えるプロ
セッサにおいて、このバイパスパスの使用を禁止するモ
ードを備えるシステムがある。該機能は主にハードウェ
アのデバッグやバグの回避機能として有効であり、演算
器への入力データの異常による障害の検出に役立つ。
【０００４】また、特定の命令カウンタ値での命令実行
停止機能や特定アドレスのデータ参照や特定アドレスへ
のストア実行による命令実行停止機能は、主にソフトウ
ェア向けのデバッグ機能として従来から広く利用されて
いるものである。この機能も、ある変数の値をトレース
して、バグ位置を特定する作業に役立つ。
停止機能や特定アドレスのデータ参照や特定アドレスへ
のストア実行による命令実行停止機能は、主にソフトウ
ェア向けのデバッグ機能として従来から広く利用されて
いるものである。この機能も、ある変数の値をトレース
して、バグ位置を特定する作業に役立つ。
【０００５】
【発明が解決しようとする課題】しかし、これらの機能
は主としてシングルプロセッサシステムにおいて、デバ
ッグ用機能として考案され、使用されているものであ
り、マルチプロセッサシステムのプロセッサ間の通信機
能を意識したものではない。
は主としてシングルプロセッサシステムにおいて、デバ
ッグ用機能として考案され、使用されているものであ
り、マルチプロセッサシステムのプロセッサ間の通信機
能を意識したものではない。
【０００６】たとえば、ハードウェア機能のデバッグと
しては、プロセッサ間の通信やメモリアクセスによるネ
ットワーク競合が引き起こす障害は、単一プロセッサ単
位でのデバッグ機能では再現させることができない。あ
る並列プログラムの動作時に発生した障害は、単一プロ
セッサ環境のデバッグ機能では再現不可能である。
しては、プロセッサ間の通信やメモリアクセスによるネ
ットワーク競合が引き起こす障害は、単一プロセッサ単
位でのデバッグ機能では再現させることができない。あ
る並列プログラムの動作時に発生した障害は、単一プロ
セッサ環境のデバッグ機能では再現不可能である。
【０００７】また、ソフトウェアのデバッグ機能として
も、プロセッサ間の通信を再現できないため、マルチプ
ロセッサの実行を前提とした並列アプリケーションプロ
グラムのデバッグには不向きである。
も、プロセッサ間の通信を再現できないため、マルチプ
ロセッサの実行を前提とした並列アプリケーションプロ
グラムのデバッグには不向きである。
【０００８】バス接続マルチプロセッサにおいて、クロ
ックステップ時に、あるプロセッサが共有バスをロック
した状態ではハードウェアの状態を観測できないという
問題点を解決することを目的とし、強制的にバスのロッ
クを無効とできる機構を備える技術が、特開昭５９−１
００９６８号公報には開示されている。
ックステップ時に、あるプロセッサが共有バスをロック
した状態ではハードウェアの状態を観測できないという
問題点を解決することを目的とし、強制的にバスのロッ
クを無効とできる機構を備える技術が、特開昭５９−１
００９６８号公報には開示されている。
【０００９】これら従来技術では、マルチプロセッサの
デバッグ機能としては、ハードウェアのデバッグにも、
ソフトウェアのデバッグにも不十分である。
デバッグ機能としては、ハードウェアのデバッグにも、
ソフトウェアのデバッグにも不十分である。
【００１０】本発明の目的は、マルチプロセッサ環境に
おいて、プロセッサ間の通信によるハードウェア状態を
再現することにより、ソフトウェア／ハードウェア両面
に対するよりデバッグ機能を提供することにある。
おいて、プロセッサ間の通信によるハードウェア状態を
再現することにより、ソフトウェア／ハードウェア両面
に対するよりデバッグ機能を提供することにある。
【００１１】
【課題を解決するための手段】本発明の第１のマルチプ
ロセッサシステムは、複数のプロセッサ・エレメント
と、これらプロセッサ・エレメントを含むシステム全体
の診断を行う診断プロセッサとを含むシステムであっ
て、前記複数のプロセッサ・エレメントのそれぞれは、
前記診断プロセッサからの命令実行指示信号（以下ステ
ップ実行指示信号）に応答して１命令を実行し、実行終
了に応答して演算終了報告を診断プロセッサに送信し、
新たなステップ実行指示信号を受けるまで後続命令の実
行を抑止し、前記診断プロセッサは前記複数のプロセッ
サ・エレメントのいずれにステップ実行指示信号を出す
かを管理する実行対象プロセッサ・エレメントテーブル
と、この実行対象プロセッサ・エレメントテーブルに登
録されたプロセッサ・エレメントから前記演算終了報告
信号を受信するまで後続命令のステップ実行指示信号の
送出を抑止する診断プロセッサ制御部とを含む。
ロセッサシステムは、複数のプロセッサ・エレメント
と、これらプロセッサ・エレメントを含むシステム全体
の診断を行う診断プロセッサとを含むシステムであっ
て、前記複数のプロセッサ・エレメントのそれぞれは、
前記診断プロセッサからの命令実行指示信号（以下ステ
ップ実行指示信号）に応答して１命令を実行し、実行終
了に応答して演算終了報告を診断プロセッサに送信し、
新たなステップ実行指示信号を受けるまで後続命令の実
行を抑止し、前記診断プロセッサは前記複数のプロセッ
サ・エレメントのいずれにステップ実行指示信号を出す
かを管理する実行対象プロセッサ・エレメントテーブル
と、この実行対象プロセッサ・エレメントテーブルに登
録されたプロセッサ・エレメントから前記演算終了報告
信号を受信するまで後続命令のステップ実行指示信号の
送出を抑止する診断プロセッサ制御部とを含む。
【００１２】本発明の第２のマルチプロセッサシステム
は、複数のプロセッサ・エレメントと、これらプロセッ
サ・エレメントを含むシステム全体の診断を行う診断プ
ロセッサとを含むシステムであって、前記複数のプロセ
ッサ・エレメントのそれぞれは、前記診断プロセッサか
らのステップ実行指示信号に応答して１命令を実行し、
実行終了に応答して演算終了報告信号を前記診断プロセ
ッサに送信し、新たなステップ実行指示信号を受けるま
で後続命令の実行を抑止し、前記診断プロセッサは、前
記複数のプロセッサ・エレメントのいずれにステップ実
行指示信号を出すかを管理する実行対象プロセッサ・エ
レメントテーブルと、対応するプロセッサ・エレメント
からの演算実行終了報告信号に応答してプロセッサ・エ
レメントに対応する信号をセットするステップ実行完了
プロセッサ・エレメントテーブルと、前記実行対象プロ
セッサ・エレメントテーブルの内容と前記ステップ実行
完了プロセッサ・エレメントテーブルの内容との一致が
とれている間前記実行対象プロセッサ・エレメントテー
ブルに登録されているプロセッサ・エレメントに対しス
テップ実行指示信号を発生する命令実行指示信号発生手
段とを含む。
は、複数のプロセッサ・エレメントと、これらプロセッ
サ・エレメントを含むシステム全体の診断を行う診断プ
ロセッサとを含むシステムであって、前記複数のプロセ
ッサ・エレメントのそれぞれは、前記診断プロセッサか
らのステップ実行指示信号に応答して１命令を実行し、
実行終了に応答して演算終了報告信号を前記診断プロセ
ッサに送信し、新たなステップ実行指示信号を受けるま
で後続命令の実行を抑止し、前記診断プロセッサは、前
記複数のプロセッサ・エレメントのいずれにステップ実
行指示信号を出すかを管理する実行対象プロセッサ・エ
レメントテーブルと、対応するプロセッサ・エレメント
からの演算実行終了報告信号に応答してプロセッサ・エ
レメントに対応する信号をセットするステップ実行完了
プロセッサ・エレメントテーブルと、前記実行対象プロ
セッサ・エレメントテーブルの内容と前記ステップ実行
完了プロセッサ・エレメントテーブルの内容との一致が
とれている間前記実行対象プロセッサ・エレメントテー
ブルに登録されているプロセッサ・エレメントに対しス
テップ実行指示信号を発生する命令実行指示信号発生手
段とを含む。
【００１３】本発明の第３のマルチプロセッサシステム
は、前記第２のマルチプロセッサシステムにおける前記
命令実行指示発生手段が、前記実行対象プロセッサ・エ
レメントテーブルの内容と前記ステップ実行完了プロセ
ッサ・エレメントテーブルの内容との一致がとれている
間か、または第１回目のステップ実行指示信号が与えら
れたとき、前記実行対象プロセッサ・エレメントテーブ
ルに登録されているプロセッサ・エレメントに対しステ
ップ実行指示信号を発生することを特徴とする。
は、前記第２のマルチプロセッサシステムにおける前記
命令実行指示発生手段が、前記実行対象プロセッサ・エ
レメントテーブルの内容と前記ステップ実行完了プロセ
ッサ・エレメントテーブルの内容との一致がとれている
間か、または第１回目のステップ実行指示信号が与えら
れたとき、前記実行対象プロセッサ・エレメントテーブ
ルに登録されているプロセッサ・エレメントに対しステ
ップ実行指示信号を発生することを特徴とする。
【００１４】本発明の第４のマルチプロセッサシステム
は、前記第２のマルチプロセッサシステムにおける前記
命令実行指示手段が、前記実行対象プロセッサ・エレメ
ントテーブルの内容と前記ステップ実行完了プロセッサ
・エレメントテーブルの内容との一致がとれている間
か、または第１回目のステップ実行指示信号が与えられ
たときステップ実行指示抑止信号が与えられていなけれ
ば、前記実行対象プロセッサ・エレメントテーブルに登
録されているプロセッサ・エレメントに対しステップ実
行指示信号を発生することを特徴とする。
は、前記第２のマルチプロセッサシステムにおける前記
命令実行指示手段が、前記実行対象プロセッサ・エレメ
ントテーブルの内容と前記ステップ実行完了プロセッサ
・エレメントテーブルの内容との一致がとれている間
か、または第１回目のステップ実行指示信号が与えられ
たときステップ実行指示抑止信号が与えられていなけれ
ば、前記実行対象プロセッサ・エレメントテーブルに登
録されているプロセッサ・エレメントに対しステップ実
行指示信号を発生することを特徴とする。
【００１５】本発明の第５のプロセッサシステムは、前
記第２のマルチプロセッサシステムにおける前記ステッ
プ実行指示手段が、前記実行対象プロセッサ・エレメン
トテーブルの内容と前記ステップ実行完了プロセッサ・
エレメントテーブルの内容との一致がステップ実行モー
ドにおいてとれている間か、または第１回目のステップ
実行指示信号が与えられたときステップ実行指示抑止信
号が与えられていなければ前記実行対象プロセッサ・エ
レメントテーブルに登録されているプロセッサ・エレメ
ントに対しステップ実行指示信号を発生することを特徴
とする。
記第２のマルチプロセッサシステムにおける前記ステッ
プ実行指示手段が、前記実行対象プロセッサ・エレメン
トテーブルの内容と前記ステップ実行完了プロセッサ・
エレメントテーブルの内容との一致がステップ実行モー
ドにおいてとれている間か、または第１回目のステップ
実行指示信号が与えられたときステップ実行指示抑止信
号が与えられていなければ前記実行対象プロセッサ・エ
レメントテーブルに登録されているプロセッサ・エレメ
ントに対しステップ実行指示信号を発生することを特徴
とする。
【００１６】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１７】図１を参照すると、本発明の一実施例は、
それぞれが演算処理装置１２，２２，…ｎ２およびステ
ップ実行制御部１１，２１，…ｎ１を有するプロセッサ
エレメント（以下ＰＥと略す）１，２，…ｎ；これらＰ
Ｅ１，２，…ｎを接続するＰＥ間ネットワーク２００；
各ＰＥ１，２，…ｎに接続されシステム全体の診断制御
を行う診断プロセッサ（以下ＤＧＰと略す）１００を備
えている。
それぞれが演算処理装置１２，２２，…ｎ２およびステ
ップ実行制御部１１，２１，…ｎ１を有するプロセッサ
エレメント（以下ＰＥと略す）１，２，…ｎ；これらＰ
Ｅ１，２，…ｎを接続するＰＥ間ネットワーク２００；
各ＰＥ１，２，…ｎに接続されシステム全体の診断制御
を行う診断プロセッサ（以下ＤＧＰと略す）１００を備
えている。
【００１８】各ＰＥ１，２，…ｎは、ＤＧＰ１００から
のステップ実行指示を受信して一命令のみをフェッチし
て実行する。この命令の実行が終了すると、各ＰＥ１，
２，…ｎは、演算終了報告をＤＧＰ１００に送信し、新
たなステップ実行指示を受信するまで後続命令の実行を
抑止する。
のステップ実行指示を受信して一命令のみをフェッチし
て実行する。この命令の実行が終了すると、各ＰＥ１，
２，…ｎは、演算終了報告をＤＧＰ１００に送信し、新
たなステップ実行指示を受信するまで後続命令の実行を
抑止する。
【００１９】ＤＧＰ１００は、どのＰＥにステップ実行
指示を出すか否かをビットまたはバイト毎に管理するた
めのステップ実行対象ＰＥテーブル１０１，このステッ
プ対象ＰＥテーブル１０１に登録されたＰＥに対しステ
ップ実行指示を送出し、該テーブル１０１に登録された
全てのＰＥ１，２，…ｎから演算終了報告を受信するま
で後続命令のステップ実行指示信号の送出を抑止するＤ
ＧＰ制御部１０３，および各ＰＥからの演算終了報告に
応答して送信元のＰＥ番号を格納するステップ実行完了
ＰＥテーブル１０２を含む。
指示を出すか否かをビットまたはバイト毎に管理するた
めのステップ実行対象ＰＥテーブル１０１，このステッ
プ対象ＰＥテーブル１０１に登録されたＰＥに対しステ
ップ実行指示を送出し、該テーブル１０１に登録された
全てのＰＥ１，２，…ｎから演算終了報告を受信するま
で後続命令のステップ実行指示信号の送出を抑止するＤ
ＧＰ制御部１０３，および各ＰＥからの演算終了報告に
応答して送信元のＰＥ番号を格納するステップ実行完了
ＰＥテーブル１０２を含む。
【００２０】これらステップ実行対象ＰＥテーブル１０
１およびステップ実行完了ＰＥテーブル１０２の各ビッ
トまたはバイトは、各ＰＥに対応する。
１およびステップ実行完了ＰＥテーブル１０２の各ビッ
トまたはバイトは、各ＰＥに対応する。
【００２１】次に本発明の一実施例で用いられる診断プ
ロセッサ（ＤＧＰ）の詳細な構成の一例について図面を
用いて参照する。
ロセッサ（ＤＧＰ）の詳細な構成の一例について図面を
用いて参照する。
【００２２】図３を参照すると、診断プロセッサ１００
は、ステップ実行時“１”をセットするステップ実行モ
ードフラグフリップフロップ２２，ステップ実行開始前
にステップ実行対象ＰＥセット信号０〜ｎによりセット
されるステップ実行対象ＰＥテーブル１０１，ステップ
実行開始前に全ビットがリセットされ対応するプロセッ
サ・エレメント１〜ｎからの演算実行終了通知信号（以
下ステップ実行終了通知信号）０〜ｎによりセットされ
るステップ実行完了ＰＥテーブル１０２，これらステッ
プ実行対象ＰＥテーブル１０１およびステップ実行完了
ＰＥテーブル１０２の内容を比較し一致がとれれば信号
を発生するコンパレータ１３，このコンパレータ１３で
一致信号が出力されステップ実行モードフリップフロッ
プ２２０からセット信号が出力されたときこれら信号の
論理積結果の信号“１”を出力するアンドゲート１４ス
テップ実行制御開始時１回目のステップ実行指示信号２
０を出力し、例えばオペレータの指示によりＰＥ内の状
態を観測する時に不要なステップ実行指示がＰＥに対し
て発行されるのを抑止するステップ実行指示抑止信号２
３を出力するステップ実行制御部１９，このステップ実
行制御部１９からの１回目のステップ実行指示信号２０
とアンドゲート１４の比較一致出力の少なくとも一方を
出力するオアゲート１５，このオアゲート１５の出力と
ステップ実行制御部１９からのステップ実行指示抑止信
号２３の否定信号との論理積をとるアンドゲート１６，
このアンドゲート１６の出力とステップ実行対象ＰＥテ
ーブル１０１の出力との論理積を図１に示されるＰＥ１
−ｎ対応にとるアンドゲート群１８０−１８ｎ，これら
アンドゲート群１８０−１８ｎのステップ実行完了ＰＥ
テーブルクリア信号としての出力とステップ実行対象Ｐ
Ｅセット信号との論理和をとりその結果でステップ実行
完了ＰＥテーブル１０２の内容をリセットするオアゲー
ト２４，およびアンドゲート群１８０−１８ｎの出力を
格納し、ステップ実行指示信号（０〜ｎ）２４を発生す
るステップ実行指示フリップフロップ群１７０−１７ｎ
を備えている。
は、ステップ実行時“１”をセットするステップ実行モ
ードフラグフリップフロップ２２，ステップ実行開始前
にステップ実行対象ＰＥセット信号０〜ｎによりセット
されるステップ実行対象ＰＥテーブル１０１，ステップ
実行開始前に全ビットがリセットされ対応するプロセッ
サ・エレメント１〜ｎからの演算実行終了通知信号（以
下ステップ実行終了通知信号）０〜ｎによりセットされ
るステップ実行完了ＰＥテーブル１０２，これらステッ
プ実行対象ＰＥテーブル１０１およびステップ実行完了
ＰＥテーブル１０２の内容を比較し一致がとれれば信号
を発生するコンパレータ１３，このコンパレータ１３で
一致信号が出力されステップ実行モードフリップフロッ
プ２２０からセット信号が出力されたときこれら信号の
論理積結果の信号“１”を出力するアンドゲート１４ス
テップ実行制御開始時１回目のステップ実行指示信号２
０を出力し、例えばオペレータの指示によりＰＥ内の状
態を観測する時に不要なステップ実行指示がＰＥに対し
て発行されるのを抑止するステップ実行指示抑止信号２
３を出力するステップ実行制御部１９，このステップ実
行制御部１９からの１回目のステップ実行指示信号２０
とアンドゲート１４の比較一致出力の少なくとも一方を
出力するオアゲート１５，このオアゲート１５の出力と
ステップ実行制御部１９からのステップ実行指示抑止信
号２３の否定信号との論理積をとるアンドゲート１６，
このアンドゲート１６の出力とステップ実行対象ＰＥテ
ーブル１０１の出力との論理積を図１に示されるＰＥ１
−ｎ対応にとるアンドゲート群１８０−１８ｎ，これら
アンドゲート群１８０−１８ｎのステップ実行完了ＰＥ
テーブルクリア信号としての出力とステップ実行対象Ｐ
Ｅセット信号との論理和をとりその結果でステップ実行
完了ＰＥテーブル１０２の内容をリセットするオアゲー
ト２４，およびアンドゲート群１８０−１８ｎの出力を
格納し、ステップ実行指示信号（０〜ｎ）２４を発生す
るステップ実行指示フリップフロップ群１７０−１７ｎ
を備えている。
【００２３】図３に示されるＤＧＢ内のアンドゲート群
１８０−１８ｎおよびステップ実行指示フリップフロッ
プ群１７０−１７ｎは、図１に示される各ＰＥ１−ｎに
対応している。
１８０−１８ｎおよびステップ実行指示フリップフロッ
プ群１７０−１７ｎは、図１に示される各ＰＥ１−ｎに
対応している。
【００２４】次に本発明の一実施例の動作について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２５】図３を参照すると、ステップ実行時は、ス
テップ実行モードフラグ２２０がセットされている。ま
た、ステップ実行開始前にステップ実行対象ＰＥテーブ
ル１０１の各ビットが、ステップ実行対象ＰＥセット信
号０〜ｎによりセットされる。同時にステップ実行完了
ＰＥテーブル１０２の全ビットがリセットされる。
テップ実行モードフラグ２２０がセットされている。ま
た、ステップ実行開始前にステップ実行対象ＰＥテーブ
ル１０１の各ビットが、ステップ実行対象ＰＥセット信
号０〜ｎによりセットされる。同時にステップ実行完了
ＰＥテーブル１０２の全ビットがリセットされる。
【００２６】図１−図３を参照すると、ステップ実行制
御開始時（時刻ｔ０）、ステップ実行制御部１９は１回
目のステップ実行指示信号２０を生成する。ステップ実
行指示信号２０はオアゲート１５、アンドゲート１６、
および１８０〜１８ｎを経由してステップ実行指示フリ
ップフロップ１７０〜１７ｎをセットする。この結果、
ステップ実行対象ＰＥテーブル１０１に登録されている
全てのＰＥに対し、ステップ実行指示信号０〜ｎ２４が
送出される（時刻ｔ１）。
御開始時（時刻ｔ０）、ステップ実行制御部１９は１回
目のステップ実行指示信号２０を生成する。ステップ実
行指示信号２０はオアゲート１５、アンドゲート１６、
および１８０〜１８ｎを経由してステップ実行指示フリ
ップフロップ１７０〜１７ｎをセットする。この結果、
ステップ実行対象ＰＥテーブル１０１に登録されている
全てのＰＥに対し、ステップ実行指示信号０〜ｎ２４が
送出される（時刻ｔ１）。
【００２７】ＰＥ１および２のそれぞれはＤＧＰ１００
からのステップ実行指示信号２４を受信すると、ステッ
プ実行制御部１１および２１が演算処理装置１２および
２２に対し１命令分の命令実行を指示する。命令実行が
終了すると、演算終了通知をＤＧＰ１００に対して送出
する。
からのステップ実行指示信号２４を受信すると、ステッ
プ実行制御部１１および２１が演算処理装置１２および
２２に対し１命令分の命令実行を指示する。命令実行が
終了すると、演算終了通知をＤＧＰ１００に対して送出
する。
【００２８】図２では、時刻ｔ４にＰＥ１が、時刻ｔ６
にＰＥ２が演算実行修了通知信号がＤＧＰ１００に対し
送出される。
にＰＥ２が演算実行修了通知信号がＤＧＰ１００に対し
送出される。
【００２９】ＤＧＰ内制御部１０３は演算終了通知を各
ＰＥから受信すると、送信元のＰＥ番号に対応するステ
ップ実行完了ＰＥテーブル１０２内のビットがセットさ
れる。これにより、時刻ｔ５にＰＥ１が、時刻ｔ７にＰ
Ｅ２がステップ実行完了ＰＥテーブル１０２に登録され
る。
ＰＥから受信すると、送信元のＰＥ番号に対応するステ
ップ実行完了ＰＥテーブル１０２内のビットがセットさ
れる。これにより、時刻ｔ５にＰＥ１が、時刻ｔ７にＰ
Ｅ２がステップ実行完了ＰＥテーブル１０２に登録され
る。
【００３０】さらに、ＤＧＰ内制御部１０３はステップ
実行対象ＰＥテーブル１０１とステップ実行完了ＰＥテ
ーブル１０２の内容を監視し、両者の内容が不一致であ
る時は後続のステップ実行指示を抑止する。
実行対象ＰＥテーブル１０１とステップ実行完了ＰＥテ
ーブル１０２の内容を監視し、両者の内容が不一致であ
る時は後続のステップ実行指示を抑止する。
【００３１】時刻ｔ７においてステップ実行対象ＰＥテ
ーブル１０１とステップ実行完了ＰＥテーブル１０２の
内容の一致がコンパレータ１３によって検出されると、
ステップ実行完了ＰＥテーブル１０２の全ビットがリセ
ットされて（時刻ｔ８）、後続のステップ実行指示信号
がステップ実行対象ＰＥテーブル１０に登録されている
ＰＥに対し送出される（時刻ｔ９）。
ーブル１０１とステップ実行完了ＰＥテーブル１０２の
内容の一致がコンパレータ１３によって検出されると、
ステップ実行完了ＰＥテーブル１０２の全ビットがリセ
ットされて（時刻ｔ８）、後続のステップ実行指示信号
がステップ実行対象ＰＥテーブル１０に登録されている
ＰＥに対し送出される（時刻ｔ９）。
【００３２】ステップ実行指示抑止信号２３は、ＰＥ内
の状態を観測する時に不要なステップ実行指示がＰＥに
対して発行されるのを抑止するためのものである。
の状態を観測する時に不要なステップ実行指示がＰＥに
対して発行されるのを抑止するためのものである。
【００３３】すなわち、各プロセッサ１〜ｎが１命令分
の実行を修了し、システムのハードウェア状態を調べる
場合に、ステップ実行指示抑止信号２３を“１”とす
る。ステップ実行モードフリップフロップ２２０が
“１”であるときも、ステップ実行指示抑止信号２３を
“１”とすることにより、現在各ＰＥが実行中の命令が
修了した時点で継続のステップ実行指示が生成されるこ
とを防ぎ、各ＰＥが実行停止状態になるため、ハードウ
ェア状態を観測することができる。
の実行を修了し、システムのハードウェア状態を調べる
場合に、ステップ実行指示抑止信号２３を“１”とす
る。ステップ実行モードフリップフロップ２２０が
“１”であるときも、ステップ実行指示抑止信号２３を
“１”とすることにより、現在各ＰＥが実行中の命令が
修了した時点で継続のステップ実行指示が生成されるこ
とを防ぎ、各ＰＥが実行停止状態になるため、ハードウ
ェア状態を観測することができる。
【００３４】ステップ実行指示抑止信号２３が“１”で
ある間は、アンドゲート１６により、ステップ実行指示
フリップフロップ群１７０〜１７ｎへのセットが抑止さ
れる。
ある間は、アンドゲート１６により、ステップ実行指示
フリップフロップ群１７０〜１７ｎへのセットが抑止さ
れる。
【００３５】
【発明の効果】本発明によれば、複数のプロセッサ・エ
レメントを同時にステップ実行させることが可能にな
り、マルチプロセッサ環境でのハードウェア／ソフトウ
ェア両面のデバッグ効率を向上させることが可能にな
る。
レメントを同時にステップ実行させることが可能にな
り、マルチプロセッサ環境でのハードウェア／ソフトウ
ェア両面のデバッグ効率を向上させることが可能にな
る。
【図１】本発明の実施例を含む本発明の適用されるシス
テムを示す図である。
テムを示す図である。
【図２】本発明の実施例の動作を説明するための図であ
る。
る。
【図３】図１で示される診断プロセッサ１００の詳細な
構成を示す図である。
構成を示す図である。
１，２，…ｎ プロセッサ・エレメント １１，２１，…ｎ１ ステップ実行制御部 １２，２２，…ｎ２ 演算処理装置 １３ コンパレータ １４，１６，１８０−１８ｎ アンドゲート １５，２４ オアゲート １９ ステップ実行制御部 １００ 診断プロセッサ １０１ ステップ実行対象ＰＥテーブル １０２ ステップ実行完了ＰＥテーブル １０３ 診断プロセッサ制御部 １７０−１７ｎ ステップ実行指示フリップフロップ ２２０ ステップ完了モードフリップフロップ
Claims (3)
- 【請求項１】 複数のプロセッサ・エレメントと、 これらプロセッサ・エレメントを含むシステム全体の診
断を行う診断プロセッサとを含むシステムであって、 前記複数のプロセッサ・エレメントのそれぞれは、前記
診断プロセッサからの命令実行指示信号に応答して１命
令を実行し実行終了に応答して演算終了報告信号を前記
診断プロセッサに送信し新たな命令実行指示信号を受け
るまで後続命令の実行を抑止し、 前記診断プロセッサは、 前記複数のプロセッサ・エレメントのいずれに命令実行
指示信号を出すかを管理する実行対象プロセッサ・エレ
メントテーブルと、 対応するプロセッサ・エレメントからの演算実行終了報
告信号に応答してプロセッサ・エレメントに対応する信
号をセットする命令実行・完了プロセッサ・エレメント
テーブルと、 前記実行対象プロセッサ・エレメントテーブルの内容と
前記命令実行完了プロセッサ・エレメントテーブルの内
容との一致がとれている間前記実行対象プロセッサ・エ
レメントテーブルに登録されているプロセッサ・エレメ
ントに対し命令実行指示信号を発生する命令実行指示信
号発生手段とを含むことを特徴とするマルチプロセッサ
システム。 - 【請求項２】 前記命令実行指示発生手段が前記実行対
象プロセッサ・エレメントテーブルの内容と前記命令実
行完了プロセッサ・エレメントテーブルの内容との一致
がとれている間か、または第１回目の命令実行指示信号
が与えられたとき、前記実行対象プロセッサ・エレメン
トテーブルに登録されているプロセッサ・エレメントに
対しステップ実行指示信号を発生することを特徴とする
請求項１記載のマルチプロセッサシステム。 - 【請求項３】 前記命令実行指示手段が前記実行対象プ
ロセッサ・エレメントテーブルの内容と前記命令実行完
了プロセッサ・エレメントテーブルの内容との一致がと
れている間かまたは第１回目のステップ実行指示信号が
与えられたとき、命令実行指示抑止信号が与えられてい
なければ、前記実行対象プロセッサ・エレメントテーブ
ルに登録されているプロセッサ・エレメントに対し命令
実行指示信号を発生することを特徴とする請求項１記載
のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157724A JP2738348B2 (ja) | 1995-06-23 | 1995-06-23 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157724A JP2738348B2 (ja) | 1995-06-23 | 1995-06-23 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH096645A JPH096645A (ja) | 1997-01-10 |
| JP2738348B2 true JP2738348B2 (ja) | 1998-04-08 |
Family
ID=15655986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7157724A Expired - Lifetime JP2738348B2 (ja) | 1995-06-23 | 1995-06-23 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738348B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119663A (ja) * | 1985-11-20 | 1987-05-30 | Fujitsu Ltd | 情報処理装置 |
| JPS63174160A (ja) * | 1987-01-14 | 1988-07-18 | Matsushita Graphic Commun Syst Inc | マルチプロセツサシステムのデバツグ方法 |
| JPS63177231A (ja) * | 1987-01-17 | 1988-07-21 | Nippon Telegr & Teleph Corp <Ntt> | 並列プログラムデバグ方式 |
| JPS6462759A (en) * | 1987-09-03 | 1989-03-09 | Agency Ind Science Techn | Parallel processing system |
| JPH02132545A (ja) * | 1988-11-14 | 1990-05-22 | Hitachi Ltd | 並列計算機およびそのためのコンパイル方法 |
| JPH03168844A (ja) * | 1989-11-29 | 1991-07-22 | Nec Corp | プログラムデバッグ方式 |
| JPH04248635A (ja) * | 1991-02-05 | 1992-09-04 | Meidensha Corp | 並列処理デバッギングのプローブ効果除去方法 |
-
1995
- 1995-06-23 JP JP7157724A patent/JP2738348B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH096645A (ja) | 1997-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |