JP2734746B2 - Current mirror type level conversion circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カレントミラー型レベル変換回路、特にMI
S（Metal Insulater Semiconducter）型トランジスタを
使用したカレントミラー型レベル変換回路に関する。MI
Sのうち、現在、広く使用されているものがMOS（Metal
Oxcide Semiconducter）型トランジスタである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a current mirror type level conversion circuit,
The present invention relates to a current mirror type level conversion circuit using S (Metal Insulater Semiconducter) type transistors. MI
Currently, MOS (Metal (Metal)
Oxcide Semiconducter) type transistor.
近年、半導体集積回路において、１つのチップ上にバ
イポーラトランジスタ回路とCMOS（Complementary Meta
l Oxcide Semiconductor）回路を混在させて、それぞれ
の特徴を合わせもつBi−CMOS回路が多用されるようにな
ってきた。Recently, in a semiconductor integrated circuit, a bipolar transistor circuit and a CMOS (Complementary Meta
l Oxcide Semiconductor) circuits, and Bi-CMOS circuits having the respective characteristics are widely used.
このようなBi−CMOS回路においては、高速動作可能
な、例えばバイポーラトランジスタを用いたECL（Emitt
er Coupled Logic）回路と低消費電力のCMOS回路とを組
み合わせることにより、高速かつ低消費電力の回路を実
現できる。MOSトランジスタをメモリセルあるいはその
周辺回路に使用し、ECL回路で構成される外部回路との
インタフェースをとるためにECL回路を備えたメモリ回
路はその代表例である。In such a Bi-CMOS circuit, for example, an ECL (Emitt) using a bipolar transistor capable of operating at high speed is used.
er Coupled Logic) circuit and a low-power-consumption CMOS circuit can realize a high-speed and low-power-consumption circuit. A typical example is a memory circuit that uses an MOS transistor for a memory cell or its peripheral circuit and includes an ECL circuit for interfacing with an external circuit including an ECL circuit.
しかし、ECL回路とCMOS回路では、論理レベルが異な
るために、これらの回路を接続する場合には、間に論理
レベルを変換する回路を設けなければならない。レベル
変換回路には、カレントミラー回路を使用することが多
い。However, since the logic levels of the ECL circuit and the CMOS circuit are different, when these circuits are connected, a circuit for converting the logic level must be provided therebetween. For the level conversion circuit, a current mirror circuit is often used.
カレントミラー回路は、入力側の電流（ミラー入力電
流）に比例した出力電流（ミラー電流）の吸込み、また
は流し出しをする回路としてよく知られている。そし
て、ミラー電流がミラー入力電流に比例した値になる、
即ち、ミラー入力電流を「写す」ことになることに由来
して命名された。その内部インピーダンスは大きく定電
流源として機能する。A current mirror circuit is well known as a circuit that sinks or flows out an output current (mirror current) proportional to an input-side current (mirror input current). Then, the mirror current becomes a value proportional to the mirror input current,
That is, it is named because it mirrors the mirror input current. Its internal impedance is large and functions as a constant current source.
第21図はダイオードバイアス法と呼ばれる技法による
カレントミラー回路を示す。２つのＮチャンネルMOSト
ランジスタMN1,MN2のゲートは共通接続されて、入力側
のＮチャンネルMOSトランジスタMN1のドレインとショー
トされている。このため、トランジスタMN1は飽和領域
で動作する。また、トランジスタMN1,MN2のソースは接
地されているので、トランジスタMN1はダイオードとし
て機能する。従って、トランジスタMN1のゲートへの入
力信号の電圧値によって定まるミラー入力電流がトラン
ジスタMN1に流れ、トランジスタMN1とMN2が同構成のMOS
トランジスタならミラー入力電流と同値のミラー電流が
トランジスタMN2に流れる。FIG. 21 shows a current mirror circuit based on a technique called a diode bias method. The gates of the two N-channel MOS transistors MN1 and MN2 are commonly connected and short-circuited to the drain of the input-side N-channel MOS transistor MN1. Therefore, the transistor MN1 operates in the saturation region. Since the sources of the transistors MN1 and MN2 are grounded, the transistor MN1 functions as a diode. Therefore, a mirror input current determined by the voltage value of the input signal to the gate of the transistor MN1 flows through the transistor MN1, and the transistors MN1 and MN2 have the same configuration.
In the case of a transistor, a mirror current having the same value as the mirror input current flows through the transistor MN2.
第22図は従来のこの種のカレントミラー回路を用いた
レベル変換回路の例を示す。本カレントミラー型レベル
変換回路は、ECLレベル（高レベル電圧は、VCC（電源電
圧）−0.8V程度、低レベル電圧は、VCC−1.6V程度）の
信号をCMOSレベル（高レベル電圧は電源電圧程度、低レ
ベル電圧は接地電圧程度）の信号に変換する場合に使用
されるものとして知られている。FIG. 22 shows an example of a conventional level conversion circuit using such a current mirror circuit. This current mirror type level conversion circuit converts ECL level signals (high level voltage is about V CC (power supply voltage) -0.8V, low level voltage is about V CC -1.6V) to CMOS level (high level voltage is about It is known to be used when converting to a signal of a power supply voltage or a low level voltage is about a ground voltage).
本レベル変換回路は、２つのｐチャンネルMOSトラン
ジスタMP21、MP22と、２つのｎチャンネルMOSトランジ
スタMN21、MN22によって構成される。トランジスタMP2
1、MP22にECLレベルの相補信号の組（Ａ、）をそれぞ
れ入力すれば、トランジスタMP22とMN22の接続ノードか
ら、CMOS論理に適合する大振幅電圧の信号（Ｘ＝Ａ）が
取り出せる。This level conversion circuit includes two p-channel MOS transistors MP21 and MP22 and two n-channel MOS transistors MN21 and MN22. Transistor MP2
1. By inputting a pair of ECL-level complementary signals (A,) to MP22, a large-amplitude voltage signal (X = A) compatible with CMOS logic can be extracted from the connection node between transistors MP22 and MN22.
第22図において、MP21がミラー電流供給用トランジス
タ、MP22が負荷トランジスタ、MN21がミラー電流入力ト
ランジスタ、MN22がミラー電流出力トランジスタであ
る。In FIG. 22, MP21 is a mirror current supply transistor, MP22 is a load transistor, MN21 is a mirror current input transistor, and MN22 is a mirror current output transistor.
第22図の回路をもとにして、高速論理回路に適用する
ために、レベル変換回路に論理処理機能を持たせたもの
が、特開昭62−154917号公報により提案されている。そ
の１例を第23図に示す。Japanese Patent Application Laid-Open No. 62-154917 proposes a level conversion circuit having a logic processing function for application to a high-speed logic circuit based on the circuit of FIG. One example is shown in FIG.
本例は第22図の回路のｐチャンネルMOSトランジスタM
P21を並列接続された２つのｐチャンネルMOSトランジス
タMP31およびMP32で置き換え、またｐチャンネルMOSト
ランジスタMP22を直列接続された２つのｐチャンネルMO
SトランジスタMP33およびMP34で置き換え、これらの複
数のｐチャンネルMOSトランジスタの各ゲートを論理信
号入力端子として、レベル変換回路に論理処理機能（AN
D論理）を持たせたものである。This example is a p-channel MOS transistor M of the circuit of FIG.
P21 is replaced by two p-channel MOS transistors MP31 and MP32 connected in parallel, and p-channel MOS transistor MP22 is replaced by two p-channel MOS transistors connected in series.
S-transistors MP33 and MP34 are replaced, and the gates of the plurality of p-channel MOS transistors are used as logic signal input terminals, and a logic processing function (AN
D logic).
同図の回路では、ECL入力論理信号Ａ（）とＢ
（）の各論理状態が、Ａ＝高レベル（＝低レベル）
でかつ、Ｂ＝高レベル（＝低レベル）の場合には、ト
ランジスタMP31とMP32がともに非導通状態になってトラ
ンジスタMN31に流れるミラー入力電流が遮断され、これ
によってミラー電流を流すMN32が非導通状態になる。一
方、トランジスタMP33とMP34はともに導通状態にあるた
め、トランジスタMP34とMN32との接続点はCMOS論理レベ
ルの高電圧となる。In the circuit shown in the figure, the ECL input logic signals A () and B
Each logic state of () is A = high level (= low level)
When B = high level (= low level), both the transistors MP31 and MP32 are turned off, so that the mirror input current flowing through the transistor MN31 is cut off, thereby turning off the mirror current MN32 flowing the mirror current. State. On the other hand, since the transistors MP33 and MP34 are both conductive, the connection point between the transistors MP34 and MN32 is at a CMOS logic level high voltage.
また、入力論理信号Ａ、Ｂのうち、少なくとも一方が
低レベルの場合にはトランジスタMP31あるいはトランジ
スタMP32が導通状態になり、トランジスタMN31のミラー
電流がトランジスタMN32を流れる。一方、トランジスタ
MP33、MP34は少なくとも一方が非導通状態のため、トラ
ンジスタMP33、MP34の直列接続では電流が流れない。故
に、トランジスタMP34とMN32の接続点はCMOS論理レベル
の低電圧となる。When at least one of the input logic signals A and B is at a low level, the transistor MP31 or MP32 is turned on, and the mirror current of the transistor MN31 flows through the transistor MN32. Meanwhile, the transistor
Since at least one of MP33 and MP34 is in a non-conductive state, no current flows when the transistors MP33 and MP34 are connected in series. Therefore, the connection point between the transistors MP34 and MN32 has a low voltage of the CMOS logic level.
この結果、第23図の回路は、カレントミラー型レベル
変換回路としての機能とともに、出力Ｘ＝Ａ・Ｂの論理
処理機能を持っている。これにより、レベル変換と論理
処理の両方を伴う信号伝達系においては、伝達遅延を小
さくする効果が期待できる。As a result, the circuit of FIG. 23 has a function as a current mirror type level conversion circuit and a logic processing function of output X = AB. Thus, in a signal transmission system that involves both level conversion and logic processing, an effect of reducing transmission delay can be expected.
上述した従来のカレントミラー型レベル変換回路にお
いては、例えば第22図の回路の使用にあたっては入力信
号Ａの相補信号、また、第23図の回路の使用にあたっ
ては、入力信号としてＡ、Ｂと同時にそれらの相補信号
である、が用意されなければならないという制約が
ある。よって、この回路を論理段数の多い回路構成で用
いる場合には、回路を構成するトランジスタ数が増加
し、かつ、構成が複雑になる。また、その結果信号伝達
が遅延することになる。In the conventional current mirror type level conversion circuit described above, for example, when using the circuit of FIG. 22, a complementary signal of the input signal A is used, and when using the circuit of FIG. There is a restriction that these complementary signals must be prepared. Therefore, when this circuit is used in a circuit configuration having a large number of logic stages, the number of transistors constituting the circuit increases and the configuration becomes complicated. As a result, signal transmission is delayed.
したがって、本発明の第１の目的は、より簡単な回路
構成のカレントミラー型レベル変換回路を提供すること
である。Therefore, a first object of the present invention is to provide a current mirror type level conversion circuit having a simpler circuit configuration.
本発明の第２の目的は、入力信号として相補信号を不
要化することにより、周辺回路を簡単化したカレントミ
ラー型レベル変換回路を提供することである。A second object of the present invention is to provide a current mirror type level conversion circuit in which a peripheral circuit is simplified by making a complementary signal unnecessary as an input signal.
本発明の第３の目的は、信号伝達の遅延時間を軽減し
たカレントミラー型レベル変換回路を提供することであ
る。A third object of the present invention is to provide a current mirror type level conversion circuit with a reduced signal transmission delay time.
第１の本発明のカレントミラー型レベル変換回路は、
カレントミラー回路とレベル変換回路とを結合してい
る。ミラー入力電流はレベル変換回路への入力信号に対
するミラー電流供給用トランジスタの応答により流れ
る。そして、ミラー電流はミラー入力電流に比例した値
であり、このミラー電流が流れる負荷トランジスタは入
力信号の如何に拘わらず常時導通状態であって出力レベ
ルを定める。A current mirror type level conversion circuit according to a first aspect of the present invention comprises:
The current mirror circuit and the level conversion circuit are connected. The mirror input current flows due to the response of the mirror current supply transistor to the input signal to the level conversion circuit. The mirror current is a value proportional to the mirror input current, and the load transistor through which the mirror current flows is always on regardless of the input signal and determines the output level.
第２の本発明のカレントミラー型レベル変換回路で
は、ミラー入力電流は、レベル変換回路への入力信号に
対するミラー電流供給用トランジスタによる論理演算の
結果に応答して流れる。そして、ミラー入力電流に比例
した値となるミラー電流が流れる負荷トランジスタは、
入力信号の如何に拘わらず常時導通状態であって出力レ
ベルを定める。In the current mirror type level conversion circuit according to the second aspect of the present invention, the mirror input current flows in response to a result of a logical operation performed by a mirror current supply transistor on an input signal to the level conversion circuit. Then, a load transistor through which a mirror current having a value proportional to the mirror input current flows,
Regardless of the input signal, it is always in a conductive state and determines the output level.
第３の本発明のカレントミラー型レベル変換回路で
は、ミラー入力電流はレベル変換回路への入力信号に対
するミラー電流供給用トランジスタの応答により流れ
る。ミラー電流が流れる負荷トランジスタは、入力信号
の如何に拘わらず常時導通状態であって出力レベルを定
める。そして、内部出力端子の信号を遅延を伴なって正
帰還させ、この正帰還信号が制御端子に印加される帰還
トランジスタと負荷トランジスタとが並列接続される。In the current mirror type level conversion circuit according to the third aspect of the present invention, the mirror input current flows by the response of the mirror current supply transistor to the input signal to the level conversion circuit. The load transistor through which the mirror current flows is always conductive regardless of the input signal, and determines the output level. Then, the signal at the internal output terminal is positively fed back with a delay, and the feedback transistor applied with the positive feedback signal to the control terminal and the load transistor are connected in parallel.
第４の本発明のカレントミラー型レベル変換回路は、
入力信号のうちの少なくとも一つが共通する複数のカレ
ントミラー型レベル変換回路において、共通する入力信
号が印加されるミラー電流供給用トランジスタを共用す
る。ミラー電流が流れる負荷トランジスタは、入力信号
の如何に拘わず常時導通状態であって出力レベルを定め
る。According to a fourth aspect of the present invention, there is provided a current mirror type level conversion circuit.
A plurality of current mirror type level conversion circuits sharing at least one of the input signals share a mirror current supply transistor to which a common input signal is applied. The load transistor through which the mirror current flows is always conductive regardless of the input signal and determines the output level.
第５の本発明のカレントミラー型レベル変換回路で
は、ミラー入力電流は、レベル変換回路への入力信号に
対するミラー電流供給用トランジスタによる論理演算の
結果に応答として流れる。ミラー電流が流れる負荷トラ
ンジスタは、入力信号の如何に拘わず常時導通状態であ
って出力レベルを定める。そして、内部出力端子の信号
を遅延を伴なって正帰還させ、この正帰還信号が制御端
子に印加される帰還トランジスタと負荷トランジスタと
が並列接続される。In the current mirror type level conversion circuit according to the fifth aspect of the present invention, the mirror input current flows in response to a result of a logical operation performed by the mirror current supply transistor on the input signal to the level conversion circuit. The load transistor through which the mirror current flows is always conductive regardless of the input signal and determines the output level. Then, the signal at the internal output terminal is positively fed back with a delay, and the feedback transistor applied with the positive feedback signal to the control terminal and the load transistor are connected in parallel.
第６の本発明のカレントミラー型レベル変換回路は、
入力信号のうちの少なくとも一つが共通する複数のカレ
ントミラー型レベル変換回路において、共通する入力信
号が印加されるミラー電流供給用トランジスタを共用す
る。ミラー電流が流れる負荷トランジスタは、入力信号
の如何に拘わず常時導通状態であって出力レベルを定め
る。そして、内部出力端子の信号を遅延を伴なって正帰
還させ、この正帰還信号が制御端子に印加される帰還ト
ランジスタと負荷トランジスタとを並列接続される。A sixth aspect of the present invention is a current mirror type level conversion circuit,
A plurality of current mirror type level conversion circuits sharing at least one of the input signals share a mirror current supply transistor to which a common input signal is applied. The load transistor through which the mirror current flows is always conductive regardless of the input signal and determines the output level. Then, the signal at the internal output terminal is positively fed back with a delay, and the positive feedback signal is connected in parallel to the feedback transistor applied to the control terminal and the load transistor.
４ 次に、本発明の実施例について詳細に説明する。 4. Next, embodiments of the present invention will be described in detail.
第１図の回路は、カレントミラーを構成するｎチャン
ネルMOSトランジスタMN41、MN42と、ミラー入力電流側
に直列に接続された２つのｐチャンネルMOSトランジス
タMP41、MP42と、ミラー電流が流れる側に、ゲートが接
地されたｐチャンネルMOSトランジスタMP43とを有す
る。1 includes n-channel MOS transistors MN41 and MN42 constituting a current mirror, two p-channel MOS transistors MP41 and MP42 connected in series to the mirror input current side, and a gate on the side where the mirror current flows. And a grounded p-channel MOS transistor MP43.
Ａ、Ｂの入力が各々“L"のとき、トランジスタMP41、
MP42がオン状態となる。同図の回路では、Ａ、Ｂの両方
が“L"でなければ、ミラー電流はトランジスタMN42を流
れない。よってトランジスタMN42がオフでは、トランジ
スタMP43とMN42の接続点Ｘの電位は、常時オンしている
トランジスタMP43により、VCCのレベル（CMOSハイレベ
ル）まで引上げられている。When the inputs of A and B are each "L", the transistors MP41 and MP41
MP42 is turned on. In the circuit shown in the figure, if both A and B are not "L", the mirror current does not flow through the transistor MN42. Therefore, in the transistor MN42 is turned off, the potential at the connection point X of the transistors MP43 and MN42 is a transistor MP43 that is turned on at all times, are pulled to the level of V CC (CMOS high level).
一方、信号Ａ、Ｂともに“L"の時は、トランジスタMN
42にミラー電流が流れる。この時、トランジスタMP43と
MN42の接続点Ｘの電位は、トランジスタMN42のオン抵抗
とトランジスタMP43のオン抵抗の比によって決まる電位
となる。よって、例えば、トランジスタMN42のトランジ
スタサイズを、トランジスタMP43のそれよりもある程度
以上大きくとれば、点Ｘの電位はグランド電位に近い
“L"（CMOSレベル）を出力できる。On the other hand, when the signals A and B are both "L", the transistor MN
A mirror current flows through 42. At this time, the transistor MP43 and
The potential at the connection point X of MN42 is a potential determined by the ratio of the on-resistance of the transistor MN42 to the on-resistance of the transistor MP43. Therefore, for example, if the transistor size of the transistor MN42 is set to be larger than that of the transistor MP43 to some extent or more, the potential at the point X can output “L” (CMOS level) close to the ground potential.
また、トランジスタMP43のゲート電圧をグランド電位
ではなく、適当なバイアス電圧を与えることによって、
トランジスタMN42とMP43のオン抵抗比を調整し、Ａ＝
“L"、Ｂ＝“L"でＸ＝“Ｌ（CMOSレベル）”を出力する
ことも可能である。より具体的には、バイアス電圧を正
電位としても、トランジスタMP43のサイズを大きくする
ことにより敍上のことが実現できる。Also, by applying an appropriate bias voltage to the gate voltage of the transistor MP43 instead of the ground potential,
By adjusting the on-resistance ratio of the transistors MN42 and MP43, A =
It is also possible to output X = “L (CMOS level)” when “L” and B = “L”. More specifically, even when the bias voltage is set to a positive potential, the above description can be realized by increasing the size of the transistor MP43.
上記のような、構成においては、点Ｘの電位は、Ａ＋
Ｂの論理とともに、ECLレベルから、CMOSレベルへの信
号レベル変換も同時に行えることになる。In the above configuration, the potential at the point X is A +
With the logic of B, the signal level conversion from the ECL level to the CMOS level can be performed at the same time.
同図では、トランジスタMN42がオンの時、トランジス
タMP43を通して、トランジスタMN42に貫通電流が流れる
が、同図の回路はミラー入力電流を流す段階で論理処理
を行っているために、Ａ＝“L"、Ｂ＝“L"の状態でし
か、貫通電流は流れない。In the figure, when the transistor MN42 is on, a through current flows through the transistor MN42 through the transistor MP43. However, since the circuit in the figure performs logic processing at the stage of flowing the mirror input current, A = “L” , B = "L", a through current flows only.
この回路方式では、論理入力部が、２つのｐチャンネ
ルMOSトランジスタMP41,42の組合せだけであるので、第
２図に示す第２実施例の様にMP51、MP52を並列に接続す
ることにより、簡単にＸ＝Ａ・Ｂ出力の構成をとること
ができる。In this circuit system, the logic input section is only a combination of two p-channel MOS transistors MP41 and MP42. Therefore, by connecting MP51 and MP52 in parallel as in the second embodiment shown in FIG. X = A · B output.
また、これらの直列接続、並列接続を組み合わせるこ
とにより、より複雑な論理を容易に実現できる。その１
例を第３図に第３実施例として示す。第３の実施例は、
Ｘ＝Ａ＋Ｂ・Ｃの論理処理を行う機能を有する。Further, by combining these series connection and parallel connection, more complicated logic can be easily realized. Part 1
An example is shown in FIG. 3 as a third embodiment. A third embodiment is:
It has a function of performing logical processing of X = A + BC.
第４図は、Ｘ＝Ａ＋Ｂ、Ｙ＝Ａ＋Ｃの２つの論理処
理、レベル変換を行う本発明の第４実施例である。本実
施例では、Ｙ＝Ａ＋Ｂなる論理処理を行なうレベル変換
回路と、Ｙ＝Ａ＋Ｃなる論理処理を行なうレベル変換回
路との間で入力信号Ａが共通する。そこで、入力信号Ａ
が印加されるMOSトランジスタMP71を２つのレベル変換
回路に共用している。このような構成にすることによ
り、回路構成の簡単化を図ることができる。FIG. 4 shows a fourth embodiment of the present invention in which two logical processes of X = A + B and Y = A + C and level conversion are performed. In this embodiment, the input signal A is common to the level conversion circuit that performs the logical processing of Y = A + B and the level conversion circuit that performs the logical processing of Y = A + C. Therefore, the input signal A
Are shared by the two level conversion circuits. With such a configuration, the circuit configuration can be simplified.
また、本図でＣ＝のような場合には、レベル変換回
路群においてミラー入力電流が流れるレベル変換回路
は、多くとも１つであるので、共通なＡ信号の入力MOS
トランジスタMP71のゲートサイズは他の入力MOSトラン
ジスタMP72,MP74と同程度の大きさにすることができ、
Ａ入力の入力容量を削減できる。よって、高速化が図れ
る。故に、複数の論理型レベル変換器を結合して用いる
ことにより、さらなる回路構成の簡略化、及び高速化が
図れることになる。In addition, in the case of C = in this figure, since at most one level conversion circuit flows through the mirror input current in the level conversion circuit group, a common A signal input MOS
The gate size of the transistor MP71 can be set to the same size as the other input MOS transistors MP72 and MP74.
The input capacity of the A input can be reduced. Therefore, speeding up can be achieved. Therefore, by combining and using a plurality of logic type level converters, the circuit configuration can be further simplified and the speed can be further increased.
第５図はミラー電流供給用トランジスタにｎチャンネ
ルのMOSトランジスタMN81,MN82を用いミラー電流側のレ
ジスタにはｎチャンネルトランジスタMN83を用いた場合
で、本発明の第５実施例である。同図の回路は、入力EC
L信号が、レベルシフトされている場合等で、グランド
に近いレベルの時に用いると有効である。トランジスタ
MN83は常時オンにするためそのゲートに電源電圧VCCが
加えられている。FIG. 5 shows a fifth embodiment of the present invention in which n-channel MOS transistors MN81 and MN82 are used as mirror current supply transistors and an n-channel transistor MN83 is used as a mirror current register. The circuit in the figure is the input EC
It is effective to use when the L signal is at a level close to the ground, such as when the level is shifted. Transistor
The power supply voltage V CC is applied to the gate of the MN83 so as to be always on.
なお第１〜第５の実施例ではミラー電流が流れる側に
接続するMOSトランジスタ（第１図のMP43,第２図のMP5
3,第３図のMP64,第４図のMP73,MP75,第５図のMN83）の
ゲートに定電圧（接地電圧あるいは電源電圧）を印加し
てオン状態にしているが、定電圧でなく変化する電圧を
加えてもよい。ともかくこれらのMOSトランジスタが常
にオン状態になっていさえすればよい。In the first to fifth embodiments, the MOS transistors (MP43 in FIG. 1 and MP5 in FIG.
3, a constant voltage (ground voltage or power supply voltage) is applied to the gates of MP64 in FIG. 3, MP73, MP75 in FIG. 4, and MN83 in FIG. May be applied. Anyway, it is only necessary that these MOS transistors are always on.
第６図は、本発明の第６実施例によるレベル変換回路
を示す。本レベル変換回路は、カレントミラー回路を構
成するｎチャンネルMOSトランジスタMN91、MN92と、ミ
ラー入力電流側に直列に接続された２つのｐチャンネル
MOSトランジスタMP91、MP92と、ミラー電流が流れる側
に並列に接続された２つのｐチャンネルMOSトランジス
タMP93、MP94と、遅延回路DL1とから成る。FIG. 6 shows a level conversion circuit according to a sixth embodiment of the present invention. This level conversion circuit is composed of n-channel MOS transistors MN91 and MN92 forming a current mirror circuit and two p-channel MOS transistors connected in series on the mirror input current side.
It comprises MOS transistors MP91 and MP92, two p-channel MOS transistors MP93 and MP94 connected in parallel on the side where the mirror current flows, and a delay circuit DL1.
トランジスタMP93はゲートが接地され、トランジスタ
MP93はゲートに遅延回路DL1を介して内部出力端子Ｎの
電圧が印加される。入力信号Ａ、Ｂの電圧のうち少なく
とも一方が高レベルの時には、トランジスタMP91とMP92
のうち少なくとも一方のトランジスタが非導通になるた
めに、ミラー入力電流はトランジスタMN91を流れず、従
って、ミラー電流もトランジスタMN92を流れない。The gate of the transistor MP93 is grounded, and the transistor
The voltage of the internal output terminal N is applied to the gate of the MP93 via the delay circuit DL1. When at least one of the voltages of the input signals A and B is at a high level, the transistors MP91 and MP92
, The mirror input current does not flow through the transistor MN91, and therefore the mirror current does not flow through the transistor MN92.
この場合には、内部出力端子Ｎの電圧は、常時導通し
ているトランジスタMP93により、CMOS論理の高レベル電
圧VCCとなる。この時、トランジスタMP94のゲートには
内部出力端子Ｎの高レベル電圧が一定の遅延時間後に印
加され、MP94は非導通状態となる。In this case, the voltage of the internal output terminal N becomes the CMOS logic high level voltage V CC by the transistor MP93 which is always conducting. At this time, the high level voltage of the internal output terminal N is applied to the gate of the transistor MP94 after a certain delay time, and the transistor MP94 is turned off.
一方、入力信号Ａ、Ｂの電圧がどちらも低レベルの時
には、トランジスタMP91とMP92が導通状態になるため
に、ミラー入力電流がトランジスタMN91に流れ、従っ
て、ミラー電流もトランジスタMN92を流れる。On the other hand, when the voltages of the input signals A and B are both low, the transistors MP91 and MP92 are turned on, so that the mirror input current flows through the transistor MN91. Therefore, the mirror current also flows through the transistor MN92.
この場合には、内部出力端子Ｎの電圧は、当初、トラ
ンジスタMP93のオン抵抗とトランジスタMN92のオン抵抗
の比によって決まる電圧となる。例えば、トランジスタ
MN92のチャンネル幅をトランジスタMN93のチャンネル幅
よりもある程度以上大きくとれば、内部出力端子Ｎの電
圧はCMOS論理の低レベル電圧を出力する。その後、内部
出力端子Ｎの低レベル電圧が一定の遅延時間後に、トラ
ンジスタMP94のゲートに印加され、MP94も導通状態とな
る。この時にも、内部出力端子Ｎの電圧をCMOS論理の低
レベル電圧になるように、トランジスタMP93、MP94及び
MN92のオン抵抗、つまり、チャンネル幅を決定する必要
がある。In this case, the voltage of the internal output terminal N is initially a voltage determined by the ratio of the on-resistance of the transistor MP93 to the on-resistance of the transistor MN92. For example, a transistor
If the channel width of the transistor MN92 is set to be larger than the channel width of the transistor MN93 to some extent, the voltage of the internal output terminal N outputs a CMOS logic low-level voltage. Thereafter, the low level voltage of the internal output terminal N is applied to the gate of the transistor MP94 after a certain delay time, and the transistor MP94 is also turned on. At this time, the transistors MP93 and MP94 and the transistors MP93 and MP94 are set so that the voltage of the internal output terminal N becomes the low level voltage of the CMOS logic.
It is necessary to determine the ON resistance of MN92, that is, the channel width.
上述の一連の動作において、本レベル変換回路はECL
論理レベルの入力信号Ａ、Ｂに対してＡ＋Ｂの論理処理
とともに、CMOS論理電圧へのレベル変換も同時に行い、
Ａ＋ＢのCMOS論理レベルの出力信号Ｘを出力する。In the above series of operations, this level conversion circuit
In addition to the logic processing of A + B for the logic level input signals A and B, the level conversion to the CMOS logic voltage is also performed at the same time.
An output signal X of A + B CMOS logic level is output.
本実施例における遅延回路DL1の役割は入力信号に対
する出力信号Ｘの応答速度を高速にする働きである。例
えば、入力信号Ａ、Ｂがともに低レベルから高レベルに
変化する場合を考える。この場合、出力信号Ｘは低レベ
ルから高レベルへ変化する。出力信号Ｘが低レベルにあ
る時には、トランジスタMP93、MP94がともに導通状態に
ある。入力信号Ａ、Ｂが高レベルに変化すると、前述の
論理処理動作により、内部出力端子Ｎの電圧は低レベル
から高レベルに上がり始める。The role of the delay circuit DL1 in this embodiment is to increase the response speed of the output signal X to the input signal. For example, consider a case where both the input signals A and B change from a low level to a high level. In this case, the output signal X changes from a low level to a high level. When output signal X is low, transistors MP93 and MP94 are both conductive. When the input signals A and B change to a high level, the voltage of the internal output terminal N starts to rise from a low level to a high level by the above-described logic processing operation.
この時、トランジスタMP94のゲートには、遅延回路DL
1のために内部出力端子Ｎの電圧が直ちに印加されず、
低レベル電圧が印加されたままとなり、トランジスタMP
94の電流供給能力が落ちないため、内部出力端子Ｎの電
圧上昇が高速化される。内部出力端子Ｎ及び出力信号Ｘ
の電圧が十分に高レベルに達した後で、トランジスタMP
94のゲートに内部出力端子Ｎの電圧が印加され、MP94は
非導通となる。At this time, the delay circuit DL is connected to the gate of the transistor MP94.
Due to 1, the voltage of the internal output terminal N is not immediately applied,
The low level voltage remains applied, and the transistor MP
Since the current supply capability of 94 does not decrease, the voltage rise of the internal output terminal N is accelerated. Internal output terminal N and output signal X
After the voltage of the transistor MP reaches a sufficiently high level, the transistor MP
The voltage of the internal output terminal N is applied to the gate of 94, and the MP 94 is turned off.
次に、入力信号Ａ、Ｂがともに高レベルから低レベル
に変化する場合を考える。この場合、出力信号Ｘは高レ
ベルから低レベルへ変化する。出力信号Ｘが高レベルに
ある時には、トランジスタMP93のみが導通状態にある。Next, consider a case where both the input signals A and B change from a high level to a low level. In this case, the output signal X changes from a high level to a low level. When output signal X is high, only transistor MP93 is conductive.
入力信号Ａ、Ｂが低レベルに変化すると、内部出力端
子Ｎの電圧は高レベルから低レベルに下がり始める。こ
の時、トランジスタMP94のゲートには、遅延回路DL1の
ために内部出力端子Ｎの電圧が直ちに印加されず、高レ
ベル電圧が印加されたままとなり、トランジスタMP94は
非導通のままで、電流を流さない。When the input signals A and B change to low level, the voltage of the internal output terminal N starts to drop from high level to low level. At this time, the voltage of the internal output terminal N is not immediately applied to the gate of the transistor MP94 due to the delay circuit DL1, the high-level voltage remains applied, the transistor MP94 remains non-conductive, and the current flows. Absent.
従って、トランジスタMP93のチャンネル幅を小さく
し、電流供給能力を小さく設定しておけば、内部出力端
子Ｎの電圧降下が高速化される。内部出力端子Ｎ及び出
力信号Ｘの電圧が十分に低レベルに達した後で、トラン
ジスタMP94のゲートに内部出力端子Ｎの電圧が印加さ
れ、MP94は導通状態となる。Therefore, if the channel width of the transistor MP93 is reduced and the current supply capability is set small, the voltage drop at the internal output terminal N is accelerated. After the voltages of the internal output terminal N and the output signal X reach sufficiently low levels, the voltage of the internal output terminal N is applied to the gate of the transistor MP94, and the transistor MP94 is turned on.
このように、遅延回路DL1により、本レベル変換回路
は出力信号の高低レベル間の遷移を高速に行えると同時
に、論理処理機能も有する利点がある。As described above, the present level conversion circuit has an advantage of being able to perform high-speed transition of the output signal at high speed by the delay circuit DL1 and also having a logic processing function.
第６図の実施例では、トランジスタMN92が導通状態の
時、トランジスタMP93、MP94を通して、MN92に貫通電流
が流れるが、ミラー入力電流を流す段階で論理処理を行
っているために、入力信号Ａ、Ｂがともに低レベルの状
態でしか貫通電流は流れない。In the embodiment of FIG. 6, when the transistor MN92 is conducting, a through current flows through the transistor MN92 through the transistors MP93 and MP94. However, since the logic process is performed at the stage of flowing the mirror input current, the input signal A, Through current flows only when B is at a low level.
また、本実施例では、トランジスタMP93のゲート電圧
を接地電圧としたが、適当なバイアス電圧を与えること
によって、トランジスタMP93、MP94及びMN92のオン抵抗
比を調整し、入力信号Ａ、Ｂがともに低レベルで出力信
号ＸにCMOS論理電圧の高レベルを出力することも可能で
ある。In the present embodiment, the gate voltage of the transistor MP93 is set to the ground voltage. However, by applying an appropriate bias voltage, the on-resistance ratio of the transistors MP93, MP94, and MN92 is adjusted, and both the input signals A and B are low. It is also possible to output a high level of the CMOS logic voltage as the output signal X at the level.
第６図の実施例では、論理入力部がｐチャンネルMOS
トランジスタMP91,MP92の直列接続であったが、第７図
に示す第７実施例のような並列接続にすることにより、
簡単にＸ＝Ａ・Ｂ出力の論理をとることができる。ま
た、これらの直列接続、並列接続を組み合わせることに
より、より複雑な論理を容易に実現できる。その一例を
第８図（第８実施例）に示す。同図の回路は、Ｘ＝Ａ＋
Ｂ・Ｃの論理処理を行う機能を有する。In the embodiment of FIG. 6, the logic input section is a p-channel MOS.
Although the transistors MP91 and MP92 are connected in series, by connecting them in parallel as in the seventh embodiment shown in FIG.
The logic of X = AB output can be easily obtained. Further, by combining these series connection and parallel connection, more complicated logic can be easily realized. One example is shown in FIG. 8 (eighth embodiment). The circuit of FIG.
It has the function of performing B / C logic processing.
第９図は、Ｘ＝Ａ＋Ｂ、Ｙ＝Ａ＋Ｃの２つの論理処理
とレベル変換を行う本発明の第９実施例である。本回路
では、同図のように、入力信号Ａの入力MOSトランジス
タMP121を共通にすることができる。このような構成に
することにより、使用するトランジスタ数を削減でき
る。FIG. 9 shows a ninth embodiment of the present invention for performing two logical processes of X = A + B and Y = A + C and performing level conversion. In this circuit, the input MOS transistor MP121 for the input signal A can be shared as shown in FIG. With such a structure, the number of transistors used can be reduced.
また、同図で、入力信号Ｃ＝入力信号Ｂの反転信号の
ような場合には、レベル変換回路群において、ミラー入
力電流が流れるレベル変換回路は多くとも１つであるの
で、共通の入力信号Ａが入力するMOSトランジスタMP121
のゲートサイズは他の入力MOSトランジスタMP122,MP125
と同程度の大きさにすることができ、入力信号Ａの負荷
容量を削減でき、高速化が図れる。故に、複数の論理型
レベル変換器を結合して用いることにより、更なる回路
構成の簡単化、及び高速化が図れることになる。In the same figure, in the case where the input signal C is the inverted signal of the input signal B, the level conversion circuit group has at most one level conversion circuit through which the mirror input current flows. MOS transistor MP121 to which A is input
The gate size of other input MOS transistors MP122, MP125
, The load capacity of the input signal A can be reduced, and the speed can be increased. Therefore, by combining and using a plurality of logic type level converters, the circuit configuration can be further simplified and the speed can be further increased.
第10図は、入力論理処理部のトランジスタにｎチャン
ネルMOSトランジスタMN131,MN132を用いた場合で、本発
明の第10実施例である。本図の回路は、入力のECL信号
がレベルシフトされる場合等において、接地電圧に近い
ECLレベルを変換する時に用いると有効である。FIG. 10 shows a tenth embodiment of the present invention in which n-channel MOS transistors MN131 and MN132 are used as transistors in the input logic processing unit. The circuit in this figure is close to the ground voltage when the input ECL signal is level-shifted, etc.
It is effective when used when converting ECL levels.
第11図は、本発明の第６実施例における遅延回路DL1
を２個のインバータI1およびI2の直列接続で実現した例
である。本実施例では出力信号Ｘを最初のインバータI1
の出力から取り出す。FIG. 11 shows a delay circuit DL1 according to a sixth embodiment of the present invention.
Is realized by connecting two inverters I1 and I2 in series. In this embodiment, the output signal X is supplied to the first inverter I1.
From the output of
この結果、内部出力端子ＮのCMOS論理電圧が更にイン
バータI1により完全にレベル変換されるとともに、イン
バータI1の構成トランジスタのサイズを大きくすること
により、出力信号Ｘの負荷容量が大きい場合にも高速レ
ベル変換処理を実現することができる。この場合の出力
信号Ｘは▲▼の論理を出力する。As a result, the CMOS logic voltage of the internal output terminal N is completely level-converted by the inverter I1 and the size of the transistor constituting the inverter I1 is increased, so that the high-speed level is maintained even when the load capacitance of the output signal X is large. Conversion processing can be realized. The output signal X in this case outputs the logic of ▲.
インバータ12は内部出力端子Ｎの電圧をトランジスタ
MP94のゲートに印加するために、Ｘを更に反転させるた
めに用いると同時に、構成トランジスタのサイズを調整
することにより、遅延時間を任意に設定できる利点があ
る。The inverter 12 uses the voltage of the internal output terminal N as a transistor
There is the advantage that the delay time can be set arbitrarily by adjusting the size of the constituent transistors while using it to further invert X to apply to the gate of MP94.
第12図の実施例は第14図の回路構成におけるインバー
タI2の出力に容量Ｃを付加することにより、更に遅延時
間を大きくしたい場合の回路構成である。The embodiment shown in FIG. 12 is a circuit configuration for further increasing the delay time by adding a capacitor C to the output of the inverter I2 in the circuit configuration shown in FIG.
第11図及び第12図の実施例は第６図のレベル変換回路
における遅延回路DL1の具体的な例を示したもので、第
７図から第10図のいずれの実施例における遅延回路DL2
〜DL6にも用いることができる。また、インバータ以外
のいかなる遅延回路でも本発明に用いることができるの
は言うまでもない。The embodiment of FIGS. 11 and 12 shows a specific example of the delay circuit DL1 in the level conversion circuit of FIG. 6, and the delay circuit DL2 in any of the embodiments of FIGS. 7 to 10.
~ DL6 can also be used. It goes without saying that any delay circuit other than the inverter can be used in the present invention.
以上のすべての実施例ではミラー電流が流れる側に接
続し常に導通状態で用いるMOSトランジスタMP43,MP53,M
P64,MP73,MP75,MN83,MP93,MP103,MP114,MP123,MP126お
よびMN133のゲートには定電圧（接地電圧あるいは電源
電圧）を印加しているが、定電圧でなく変化する電圧を
加えてもよい。ともかくこれらのMOSトランジスタは常
にオン状態になっていさえすればよい。In all of the above embodiments, the MOS transistors MP43, MP53, M
A constant voltage (ground voltage or power supply voltage) is applied to the gates of P64, MP73, MP75, MN83, MP93, MP103, MP114, MP123, MP126 and MN133. Good. Anyway, it is only necessary that these MOS transistors are always on.
次に、以上のように構成された本発明のカレントミラ
ー型レベル変換回路の効果について説明する。Next, the effects of the current mirror type level conversion circuit of the present invention configured as described above will be described.
第13図，第14図および第15図は、本発明による回路構
成の単純化と高速化を立証するためにとりあげた２つの
従来例と本発明の応用例を示す。FIGS. 13, 14 and 15 show two conventional examples and application examples of the present invention, which have been taken to prove the simplification and speed-up of the circuit configuration according to the present invention.
第13図はカレントミラー型レベル変換回路に論理ゲー
ト160を接続した従来の論理処理機能（▲▼）を
有する回路構成を示し、Ａ型と命名する。本回路は、大
容量高速のSRAMにおけるレベル変換とデコードの基本回
路となる。FIG. 13 shows a circuit configuration having a conventional logic processing function (▲) in which a logic gate 160 is connected to a current mirror type level conversion circuit, and is named A type. This circuit is a basic circuit for level conversion and decoding in a large-capacity, high-speed SRAM.
第14図は論理処理（▲▼）ができるように改良
したカレントミラー型レベル変換回路にバッファ回路17
0を接続した従来例（Ｂ型）を示し、Ａ型に比べてかな
り単純化されている。FIG. 14 shows a buffer circuit 17 in a current mirror type level conversion circuit improved to enable logical processing (▲ ▼).
A conventional example (Type B) in which 0 is connected is shown, which is considerably simplified as compared with Type A.
第15図はＢ型回路の出力を常時オン状態にあるＰチャ
ンネルMOSトランジスタでプルアップし、論理入力部を
単入力信号構成に替えたカレントミラー型レベル変換回
路（第１図に示した第１実施例）にバッファ回路170を
接続した本発明の応用例である。FIG. 15 is a current mirror type level conversion circuit in which the output of the B-type circuit is pulled up by a P-channel MOS transistor which is always on, and the logic input section is changed to a single input signal configuration (the first level conversion circuit shown in FIG. 1). This is an application example of the present invention in which a buffer circuit 170 is connected to (Example).
第15図の回路構成（Ｃ型）においては、Ａ型,B型のよ
うにECLレベルの入力信号としてX,Yと同時に相補信号
，を必要としないので入力信号線数を少なくするこ
とができる。また、当然に、相補信号を生成するための
トランジスタ（通常、１信号当り２個）が不要となる。In the circuit configuration (C type) in FIG. 15, unlike the A type and B type, complementary signals are not required at the same time as X and Y as ECL level input signals, so that the number of input signal lines can be reduced. . Further, needless to say, transistors for generating complementary signals (usually, two transistors per signal) are not required.
上記回路構成のレベル変換回路の動作遅延時間をシミ
ュレーションによりもとめ、速度比較をおこなった。デ
バイスパラメータとしては、0.8μｍ Bi−CMOSを仮定
し、電源電圧は0V〜−5.2V、出力の負荷容量は0.2pFと
し、レベル変換回路本体のFETサイズ（W/L＝ゲート幅／
ゲート長）は図中の値を用いた。The operation delay time of the level conversion circuit having the above circuit configuration was obtained by simulation, and the speed comparison was performed. The device parameters are assumed to be 0.8 μm Bi-CMOS, the power supply voltage is 0 V to -5.2 V, the output load capacitance is 0.2 pF, and the FET size of the level conversion circuit body (W / L = gate width /
Gate length) used the values in the figure.
第17図に出力バッファ部（Ａ型はNORゲート160、Ｂ型
およびＣ型はインバータ170）のｎチャンネルMOSトラン
ジスタのサイズを変えた場合の速度比較を示す。但し、
ｐチャンネルMOSトランジスタのサイズは、Ａ型ではｎ
チャンネルMOSトランジスタの４倍、Ｂ型,C型では2.5倍
とし、入出力の定義は第16図によるものとした。この結
果、第15図（Ｃ型）の単入力信号論理処理型レベル変換
回路が最も高速となった。FIG. 17 shows a speed comparison when the size of the n-channel MOS transistor of the output buffer section (the NOR gate 160 for the A type and the inverter 170 for the B and C types) is changed. However,
The size of the p-channel MOS transistor is n for the A type.
16 times as large as the channel MOS transistor and 2.5 times as much as the B type and C type, and the definition of input / output is based on FIG. As a result, the single input signal logic processing type level conversion circuit shown in FIG. 15 (C type) has the highest speed.
第１表にＡ型、Ｂ型、Ｃ型、各レベル変換回路の入力
信号数、総FET数、最小遅延時間の比較結果を示す。Ｂ
型は、FET数ではＡ型の2/3であるが、入力信号数及び遅
延時間はほぼ同等である。Ｃ型は、入力として相補信号
を必要としないために、Ａ型,B型に比べ回路構成が簡単
になり、かつ動作は最も高速である。Table 1 shows the comparison results of the A type, B type, and C type, the number of input signals of each level conversion circuit, the total number of FETs, and the minimum delay time. B
Although the type is two thirds of the A type in terms of the number of FETs, the number of input signals and the delay time are almost the same. Since the C type does not require a complementary signal as an input, the circuit configuration is simpler than the A type and B type, and the operation is the fastest.
ここでは２入力NOR論理の場合を示したが、３入力以
上の論理処理に関しては、単入力信号方式のＣ型が入力
信号数と総FET数について、更に有利となる。特にＣ型
では、簡単な回路構成で、ECLレベルで伝送される高負
荷配線の信号から自由に論理をとってCMOSレベルの信号
を得るような回路構成が実現可能である。Here, the case of two-input NOR logic has been described, but for logical processing of three or more inputs, the C type of the single-input signal system is more advantageous in terms of the number of input signals and the total number of FETs. In particular, with the C-type circuit, it is possible to realize a circuit configuration that obtains a CMOS-level signal by freely taking a logic from a signal of a high-load wiring transmitted at an ECL level with a simple circuit configuration.
第18図は、本発明における遅延回路による高速化の効
果を示すためのカレントミラー型レベル変換回路であ
り、電源電圧値を除いては、先に説明した第６実施例
（第６図）と同構成である。 FIG. 18 is a current mirror type level conversion circuit for showing the effect of speeding up by the delay circuit in the present invention. Except for the power supply voltage value, FIG. 18 is the same as the sixth embodiment (FIG. 6) described above. It has the same configuration.
本回路におけるミラー電流側の２つのｐチャンネルMO
Sトランジスタのゲート幅wnとwfの比を変化させ、第19
図に示すような波形の入出力パルスとした場合のパルス
立上り時間trとパルス立下り時間tfは第19図に示す如く
になる。Two p-channel MOs on the mirror current side in this circuit
Changing the ratio of the gate width w n and w f of S transistor, 19
Pulse rise time t r and the pulse fall time t f in the case of the output pulse of the waveform shown in FIG is as shown in Figure 19.
ここに、wn:wf＝1:0とは、内部出力端子からのフィー
ドバックがない場合に相当し、従って第１実施例（第１
図）に対応することとなる。第６実施例におけるように
遅延回路DL1を付加すると、ゲート幅wfの比率が増すに
つれて遅延時間が短かくなっていくことが第20図からわ
かる。wn:wf＝1:1の場合には、wn:wf＝1:0の場合に比べ
て約30％高速化されている。Here, w n : w f = 1: 0 corresponds to the case where there is no feedback from the internal output terminal, and therefore, the first embodiment (first embodiment)
Figure). The addition of the delay circuit DL1 as in the sixth embodiment, the delay time is getting shorter with increasing ratio of the gate width w f be seen from Figure 20. In the case of w n : w f = 1: 1, the speed is increased by about 30% as compared with the case of w n : w f = 1: 0.
第１図は本発明のカレントミラー型レベル変換回路の第
１実施例を示す図、 第２図は本発明のカレントミラー型レベル変換回路の第
２実施例を示す図、 第３図は本発明のカレントミラー型レベル変換回路の第
３実施例を示す図、 第４図は本発明のカレントミラー型レベル変換回路の第
４実施例を示す図、 第５図は本発明のカレントミラー型レベル変換回路の第
５実施例を示す図、 第６図は本発明のカレントミラー型レベル変換回路の第
６実施例を示す図、 第７図は本発明のカレントミラー型レベル変換回路の第
７実施例を示す図、 第８図は本発明のカレントミラー型レベル変換回路の第
８実施例を示す図、 第９図は本発明のカレントミラー型レベル変換回路の第
９実施例を示す図、 第10図は本発明のカレントミラー型レベル変換回路の第
10実施例を示す図、 第11図は本発明のカレントミラー型レベル変換回路の第
11実施例を示す図、 第12図は本発明のカレントミラー型レベル変換回路の第
12実施例を示す図、 第13図は本発明の第１の効果を説明するための第１の従
来例を示す図、 第14図は本発明の第１の効果を説明するための第２の従
来例を示す図、 第15図は本発明の第１の効果を説明するための第１実施
例の応用例を示す図、 第16図は本発明の第１の効果を説明するために定義され
た入出力信号の関係を示す図、 第17図は第13図，第14図の従来例と第15図の応用例に対
する遅延時間のシミュレーション結果を示す図、 第18図は本発明の第２の効果を説明するための他の応用
例を示す図、 第19図は本発明の第２の効果を説明するために定義され
た入出力信号の関係を示す図、 第20図は第18図の応用例に対する遅延時間のシミュレー
ション結果を示す図、 第21図はダイオードバイアス法による一般のカレントミ
ラー回路を示す図、 第22図は従来のカレントミラー型レベル変換回路の第１
の例を示す図、 第23図は従来のカレントミラー型レベル変換回路の第２
の例を示す図である。 MPααα……ｐチャンネルMOSトランジスタ、MNααα
……ｎチャンネルMOSトランジスタ、DL1〜DL6……遅延
回路、ｃ……容量、I1,I2……インバータ、A,B,C……入
力信号、X,Y……出力信号、Ｎ……内部出力端子、VCC…
…電源電圧。 ただし、αααはトランジスタ番号を示す数字である。FIG. 1 is a diagram showing a first embodiment of a current mirror type level conversion circuit of the present invention, FIG. 2 is a diagram showing a second embodiment of a current mirror type level conversion circuit of the present invention, and FIG. FIG. 4 shows a third embodiment of the current mirror type level conversion circuit of FIG. 4, FIG. 4 shows a fourth embodiment of the current mirror type level conversion circuit of the present invention, and FIG. FIG. 6 is a diagram showing a fifth embodiment of the circuit, FIG. 6 is a diagram showing a sixth embodiment of the current mirror type level conversion circuit of the present invention, and FIG. 7 is a seventh embodiment of the current mirror type level conversion circuit of the present invention. FIG. 8 is a diagram showing an eighth embodiment of the current mirror type level conversion circuit of the present invention; FIG. 9 is a diagram showing a ninth embodiment of the current mirror type level conversion circuit of the present invention; The figure shows the current mirror type level conversion circuit of the present invention.
FIG. 11 shows a tenth embodiment. FIG. 11 shows a current mirror type level conversion circuit of the present invention.
FIG. 11 shows an eleventh embodiment, and FIG. 12 shows a current mirror type level conversion circuit of the present invention.
FIG. 13 shows a first conventional example for explaining a first effect of the present invention, and FIG. 14 shows a second example for explaining a first effect of the present invention. FIG. 15 is a diagram showing an application example of the first embodiment for explaining the first effect of the present invention, and FIG. 16 is a diagram showing the first effect of the present invention. FIG. 17 shows the relationship between the defined input / output signals, FIG. 17 shows the simulation results of the delay time for the conventional example of FIG. 13 and FIG. 14 and the application example of FIG. 15, and FIG. FIG. 19 is a diagram showing another application example for explaining the second effect, FIG. 19 is a diagram showing the relationship between input / output signals defined for explaining the second effect of the present invention, and FIG. FIG. 18 is a diagram showing a simulation result of delay time for the application example of FIG. 18, FIG. 21 is a diagram showing a general current mirror circuit by a diode bias method, FIG. The figure shows the first of the conventional current mirror type level conversion circuits.
FIG. 23 shows a second example of a conventional current mirror type level conversion circuit.
It is a figure showing the example of. MPααα ... p-channel MOS transistor, MNααα
... n-channel MOS transistor, DL1 to DL6 ... delay circuit, c ... capacitance, I1, I2 ... inverter, A, B, C ... input signal, X, Y ... output signal, N ... internal output Terminal, V CC …
…Power-supply voltage. Here, ααα is a number indicating the transistor number.
Claims (4)
ンジスタおよび前記ミラー入力電流に比例したミラー電
流を流すミラー電流出力トランジスタを有するカレント
ミラー回路と、 少なくとも一つの入力信号に応答して前記ミラー入力電
流を供給する少なくとも一つのミラー電流供給用トラン
ジスタと、 前記ミラー入力電流に比例したミラー電流が流れ、前記
入力電流の如何に拘わらず常時導通状態であって、前記
ミラー電流出力トランジスタの出力端子のレベルを定め
る負荷トランジスタとを有し、 さらに、前記出力端子の信号を遅延させる遅延回路と、 該遅延回路の出力が制御端子に印加され、前記負荷トラ
ンジスタに並列接続された帰還トランジスタとを設けた
ことを特徴とするカレントミラー型レベル変換回路。A current mirror circuit having a mirror current input transistor for flowing a mirror input current and a mirror current output transistor for flowing a mirror current proportional to the mirror input current; and a mirror input current responsive to at least one input signal. And at least one mirror current supply transistor that supplies a mirror current that is proportional to the mirror input current, and is always in a conductive state regardless of the input current, and the level of the output terminal of the mirror current output transistor A delay circuit for delaying a signal at the output terminal; and a feedback transistor having an output of the delay circuit applied to a control terminal and connected in parallel to the load transistor. A current mirror type level conversion circuit characterized by the above-mentioned.
ラー電流供給用トランジスタによる論理演算の結果によ
るものである請求項１記載のカレントミラー型レベル変
換回路。2. The current mirror type level conversion circuit according to claim 1, wherein said response is based on a result of a logical operation on said input signal by said mirror current supply transistor.
ンジスタおよび前記ミラー入力電流に比例したミラー電
流を流すミラー電流出力トランジスタをそれぞれ有する
複数のカレントミラー回路と、 互いに異なる第１の入力信号が印加され前記複数のカレ
ントミラー回路において前記ミラー入力電流をそれぞれ
供給する第１の複数のミラー電流供給用トランジスタ
と、 前記第１の複数のミラー電流供給用トランジスタが共通
に接続され第２の入力信号が印加される第２のミラー電
流供給用トランジスタと、前記複数のカレントミラー回
路において前記ミラー電流に比例したミラー電流がそれ
ぞれ流れ、前記第１及び第２の入力信号の如何に拘わら
ず常時導通状態であって、前記ミラー電流出力トランジ
スタの出力端子のレベルをそれぞれ定める複数の負荷ト
ランジスタとを有することを特徴とするカレントミラー
型レベル変換回路。3. A plurality of current mirror circuits each having a mirror current input transistor for flowing a mirror input current and a mirror current output transistor for flowing a mirror current proportional to the mirror input current, and different first input signals are applied. A first plurality of mirror current supply transistors that respectively supply the mirror input currents in the plurality of current mirror circuits; and a first plurality of mirror current supply transistors that are commonly connected and receive a second input signal. And a mirror current proportional to the mirror current flows in each of the second mirror current supply transistor and the plurality of current mirror circuits, and is always in a conductive state regardless of the first and second input signals. The level of the output terminal of the mirror current output transistor. A plurality of current mirror type level conversion circuit characterized by having a load transistor that.
において前記ミラー電流出力トランジスタの出力端子の
信号を遅延させる遅延回路と前記負荷トランジスタに並
列接続され前記遅延回路の出力が印加される帰還トラン
ジスタとを設けた請求項３記載のカレントミラー型レベ
ル変換回路。4. A delay circuit for delaying a signal at an output terminal of the mirror current output transistor in each of the plurality of current mirror circuits, and a feedback transistor connected in parallel to the load transistor and to which an output of the delay circuit is applied. 4. The current mirror type level conversion circuit according to claim 3, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133147A JP2734746B2 (en) | 1989-05-26 | 1990-05-23 | Current mirror type level conversion circuit |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13311089 | 1989-05-26 | ||
| JP13311389 | 1989-05-26 | ||
| JP1-133110 | 1989-05-26 | ||
| JP1-133113 | 1989-05-26 | ||
| JP2133147A JP2734746B2 (en) | 1989-05-26 | 1990-05-23 | Current mirror type level conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372715A JPH0372715A (en) | 1991-03-27 |
| JP2734746B2 true JP2734746B2 (en) | 1998-04-02 |
Family
ID=27316637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133147A Expired - Lifetime JP2734746B2 (en) | 1989-05-26 | 1990-05-23 | Current mirror type level conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734746B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002034623A (en) * | 2000-07-24 | 2002-02-05 | Hisatoshi Otani | Walking stick |
| JP4530377B1 (en) | 2010-03-29 | 2010-08-25 | 株式会社丸冨士 | Cane |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483759A (en) * | 1977-12-17 | 1979-07-04 | Toshiba Corp | Mos inverter circuit |
| JPS5487160A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Logic circuit |
| JPS61287313A (en) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1990
- 1990-05-23 JP JP2133147A patent/JP2734746B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0372715A (en) | 1991-03-27 |
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