JP2731742B2 - クラスタ構成の並列計算機 - Google Patents
クラスタ構成の並列計算機Info
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Description
機に関する。
数個のクラスタと、それらを結合するクラスタ間相互結
合網より構成されている。クラスタとは、複数個の演算
プロセッサ,主記憶装置およびクラスタ間相互結合網間
を接続するクラスタ内相互結合網より構成される並列計
算機ノードのことを言う。
して、例えばフルクロスバー(スロスバースイッチ)を
選択することができるが、この結合網はクラスタ間の通
信(アクセス)のルーティングしか行わない。
演算プロセッサ間において、排他制御、同期制御、通信
制御を行う為には、例えば、富田眞治・末吉敏則共著
「並列処理マシン」(電子情報通信学会編,オーム社発
行)P.117〜120にも記載されている技術を使用
して、いずれか一方のクラスタ内の主記憶装置に、一方
の演算プロセッサが共有変数値を書き込み、これをもう
一方の演算プロセッサが読み出すことが必要になる。つ
まり、2つの演算プロセッサの内、一方は自分のクラス
タ内の主記憶装置へのアクセス(これをローカルアクセ
スと言う)となり、もう一方は他方のクラスタ内の主記
憶装置へのアクセス(これをリモートアクセスと言う)
になる。リモートアクセスの場合は、自プロセッサが属
するクラスタとは異なるクラスタへアクセスする為、ク
ラスタ間相互結合網を介してアクセス要求が伝達され
る。
サと主記憶装置を接続する結合網は、比較的速いアクセ
スタイムと高いメモリスループットが得られるように密
に結合されるよう構成される。一方、複数個のクラスタ
を接続する結合網は、実装技術および回路技術等の制約
より、比較的遅いアクセスタイムと低い通信スループッ
トで疎に結合される。従って、リモートアクセスはロー
カルアクセスに比べ、アクセス性能が低く、クラスタ構
成の並列計算機の性能を向上する為には、リモートアク
セスの頻度をなるべく低く抑えることがポイントとな
る。
ず、複数個の演算プロセッサを持つ並列計算機において
は、並列処理を行おうとすると、異なる演算プロセッサ
間で共有データのやり取りが発生する。特に、同期制
御、排他制御、通信制御は、並列計算機で実行する並列
処理において、並列実行が十分なされない所であり、高
並列になるに従い、これら制御の全体に及ぼす影響は非
常に大きくなる。従って、これら制御の処理時間を低減
することは、並列計算機の性能向上に及ぼす効果は非常
に大きいものである。
タ構成の並列計算機では、同期制御、排他制御、通信制
御を行う場合、これらの制御で用いる共有変数の確保さ
れる領域は、クラスタ内の主記憶装置となる。この場
合、他クラスタからのアクセスはリモートアクセスとし
て、クラスタ内演算プロセッサから同クラスタ内主記憶
装置へのアクセスであるローカルアクセスとは別制御で
処理される。ところで、リモートアクセスは一般的にア
クセスタイムは、クラスタ間の物理的距離の遠さによる
アクセスディレーと、リモートアクセス先クラスタ内で
のクラスタ内アクセスとの競合ディレーにより、非常に
遅いものになる。従って、あるクラスタの主記憶に共有
変数を割り当てた場合、頻繁にリモートアクセスが必要
となる為、上記制御のオーバヘッドは非常に大きなもの
となり、システム全体の性能を劣化させる要因となると
いう問題点がある。
れが、複数の演算プロセッサと、主記憶装置と、これら
演算プロセッサ及び主記憶装置を接続するクラスタ内相
互結合網とから成る複数のクラスタと、該複数のクラス
タを接続するクラスタ間相互結合網とで構成されるクラ
スタ構成の並列計算機において、前記クラスタ間相互結
合網に接続され、前記演算プロセッサから高速にリード
アクセス及びライトアクセス可能な複数アドレスを有す
るクラスタ間通信レジスタ装置を設けて、専用のポート
を付加し、前記クラスタ間相互結合網は、前記クラスタ
からのリクエストがクラスタ間データ転送ならば行き先
のクラスタ番号、またクラスタ間通信レジスタ装置アク
セスならば前記クラスタ間通信レジスタのポート番号を
それぞれルーティングアドレスとする制御部を有し、ク
ラスタ間にわたる複数演算プロセッサ間の同期制御、排
他制御及び通信制御には前記クラスタ間通信レジスタ装
置を使用するよう構成された制御プログラムを実行する
ことを特徴とする。
各クラスタ内において、前記クラスタ内相互結合網に接
続される高速のクラスタ内通信レジスタ装置を付加し、
前記制御プログラムは、同一クラスタ内の演算プロセッ
サ間の同期制御、排他制御及び通信制御なら前記クラス
タ内通信レジスタ装置を使用するように最適化されたこ
とを特徴とする。
本発明に対して、各クラスタ内において、前記クラスタ
内相互結合網に接続され、前記クラスタ間通信レジスタ
装置の写しを保持しておき、前記クラスタ間通信レジス
タ装置に対するリードアクセス時に読み出される、高速
のクラスタ間通信レジスタコピー装置を付加したことを
特徴とする。
ラスタ間相互結合網又は第2の本発明のクラスタ内相互
結合網をクロスバースイッチ構成としたことを特徴とす
る。
信レジスタ装置を設けてクラスタ間相互結合網に接続し
て、同期制御、排他制御、通信制御等を行う場合の共有
変数の確保領域とすることにより、共有変数のアクセス
タイムの高速化とアクセススループットの向上が可能化
する。
説明する。
計算機のシステム構成例を示している。10、11、
…、1nは各クラスタを示す。クラスタ10〜1nは単
体だけで、図2に示すように1つの並列計算機を構成し
ている。2は各クラスタを結合するクラスタ間相互結合
網を示している。各クラスタ10〜1nはクラスタ間相
互結合網2に対し1ポート分用意され、このポートとク
ラスタ間結合網2はリンクで結合される。従って、クラ
スタ間相互結合網はクラスタの個数をnとするならば、
n入力、n出力のネットワーク構成になる。3は本発明
で設けられたクラスタ間通信レジスタ装置を示す。
ラスタ間相互結合網2を経由することになる。クラスタ
間相互結合網2は、同一のクラスタへリクエスト要求を
する複数個のリクエストが同時に到着した場合に対し、
これを競合調停し、リクエストのルーティングを行う機
能を有している。
例を示している。200、201、…、20mは演算プ
ロセッサを示しているので、n個のクラスタで各クラス
タにm子の演算プロセッサを有するならば、並列計算機
システムでn×m個の演算プロセッサを持っていること
になる。230はクラスタ内の主記憶装置を示す。この
主記憶装置230をアクセスすることができるのは、自
クラスタ内の演算プロセッサと、他クラスタの演算プロ
セッサ両方が可能であるとする。自クラスタ内の演算プ
ロセッサが自クラスタ内の主記憶装置をアクセスするこ
とをローカルアクセス、他クラスタの主記憶装置をアク
セスすることをリモートアクセスと言う。
ラスタ内相互結合網220は自クラスタ内の各演算ウロ
セッサ210〜21mと主記憶装置230を結合する。
また、1ポート分がクラスタ間相互結合網2へのアクセ
スパスとして用意されている。従って、クラスタ間相互
結合網2は、自クラスタ内の複数個の演算プロセッサか
ら送られるローカルアクセスと、クラスタ間相互結合網
より送られるリモートアクセスに対して、リクエストの
競合調停を行い、各リクエストを所望の主記憶装置、演
算プロセッサ、クラスタ間相互結合網2にルーティング
する機能を有している。
アクセスを行う場合には、リクエストの経路は、自演算
プロセッサを起点として、自クラスタ内のクラスタ内相
互結合網220、クラスタ間相互結合網2、他クラスタ
のクラスタ内相互結合網220を経て、他クラスタの主
記憶装置230へ至り、アクセス後のリプライは、上記
パスの逆向きにアクセスが経由されることになる。
成例を示す。このクラスタ間通信レジスタ装置3は、複
数個のワードより構成される通信レジスタとしてのRA
M301と、通信レジスタアクセスを制御する通信レジ
スタ制御部310と、クラスタ間相互結合網2へのイン
ターフェース機能をもつリクエストパケット制御部31
1及びリプライパケット制御部312を主な構成要素と
する。RAM301は、主記憶装置230より高速で、
0番地から連続的にアドレス番号が振られている。演算
プロセッサからの通信レジスタアクセスでは、RAM3
01のアドレスを指定することにより、アクセスする通
信レジスタのワードを決めることが出来る。
にライトレジスタ302、アドレスレジスタ303及び
リードレジスタ304が備えられており、ライトイネー
ブル305及びリードイネーブル306が供給される。
RAM301にアクセスしない場合は、ライトイネーブ
ル、リードイネーブル共“0”値にする。
ライトイネーブルを“1”値にし、ライトをするワード
のアドレスをアドレスレジスタ303に入れ、ライトを
するデータをライトレジスタ302に入れる。次にタイ
ミングで、ライトレジスタ302の値はアドレスレジス
タ303で指定されたワードに対しライトされる。
場合、リードイネーブルを“1”値にし、リードするワ
ードのアドレスをアドレスレジスタ303に入れる。次
のタイミングでアドレスレジスタ303で指定されたワ
ードの値は、リードレジスタ304へ入れられる。これ
ら、RAM周辺部の各レジスタの制御は、通信レジスタ
制御部310で制御する。
スタ間相互結合網2により到着するリクエストに対する
処理を行う。相互結合網2よりリクエストを受け取った
ならば、コードフィールドでデコードし、ロードアクセ
スなのかストアアクセスなのかも判断する。このデコー
ド結果は通信レジスタ制御部310に送られる。リプラ
イパケット制御部312は、RAM301に対し、リー
ドレジスタ304内のデータをリプライのデータフィー
ルドとして構成し、クラスタ間相互結合網2に対するリ
プライリクエストを生成する機能を有する。
クラスタ間通信レジスタ装置3内での処理方法について
述べる。ストアアクセスならば、アドレスフィールドで
示されたアドレスのRAM301のワードに対し、デー
タフィールド内のデータを書き込む制御となる。即ち、
書き込むタイミングにおいて、アドレスフィールド内の
通信レジスタアドレスをアドレスレジスタ303に入れ
る。また、データフィールド内の書き込みデータをライ
トレジスタ302に入れる。同時にライトイネーブルを
“1”値にすることにより、次にタイミングでストアア
クセスが完了する。一方、ロードアクセスならば、アド
レスフィールドで示されたアドレスのRAM301のワ
ードの値を読みだし、これを、リプライのデータとし、
クラスタ間相互結合網2に送出する制御となる。即ち、
読み出すタイミングにおいて、アドレスフィールド内の
通信レジスタアドレスをアドレスレジスタ303に入
れ、同時にリードイネーブルを“1”値にする。次のタ
イミングで読み出されたデータがリードレジスタ308
に書き込まれる。このリードレジスタ値は次のタイミン
グでリプライリクエスト制御部312に送られ、ここで
リプライリクエストを構成し、クラスタ間相互結合網2
に送出する。
を示す。本例ではクラスタ間相互結合網3の基本構成と
してフルクロスバースイッチを用いている。クラスタ間
相互結合網3の構成としては、バス,リング等多くのネ
ットワーク構成が本発明の適応できるが、演算プロセッ
サAから通信レジスタへのリクエストと、演算プロセッ
サBからの通信レジスタ乙へのリクエストが同時に到達
した時に、競合(ブロッキング)が発生しないネットワ
ーク構成が望ましい。フルクロスバーは全くブロッキン
グが生じない。
ポート入力(n+1)ポート出力であり、各々n個のク
ラスタと、1個のクラスタ間通信レジスタ装置3に接続
される。即ち、入力ポートの0からn−1ポートは各ク
ラスタに接続され、nポートは通信レジスタ装置に接続
される。出力ポートの接続方法も同様である。
の入力ポート、410、411、…41nは入力バッフ
ァを示している。420、421、…42nは入力ポー
トから来るリクエストと入力バッファからのリクエスト
を選択する2ウェイのセレクタである。430、43
1、…43nは(n+1)ウェイのセレクタ、440、
441、…44nは(n+1)個の出力ポートを示して
いる。450はクロスバー制御部を示している。
ルーティング処理について述べる。入力ポートよりクラ
スタが送出したリクエストが到着したならば、リクエス
ト内のルーティングアドレスフィールドをクロスバー制
御部550に送る。ここのフィールドには(n+1)個
の出力ポートのうち、どの出力ポートに通過したいかが
書かれている。ここで、クラスタ間データ転送ならば、
行き先のクラスタ番号がルーティングアドレスになり、
クラスタ間通信レジスタアクセスならば、ルーティング
アドレスはnポートとなっている。
トに対し、同時に通過要求を出している複数個のリクエ
ストに対し、ポートの優先度に従い1つのリクエストを
選択する。選択した入力ポート番号は、その出力ポート
対応の(n+1)ウエイセレクタのセレクト信号として
送られ、選択されたリクエストは(n+1)ウエイセレ
クタを通過し、出力ポートに達する。選択されなかった
リクエストは、入力バッファに一時的に格納され、次の
タイミングで再度クロスバー制御部450に対しリクエ
スト通過要求を出す。クロスバー制御部550は、故意
にあるポートのリクエスト通貨が遅れらせることがない
ように、公平なポート優先度を持つ必要がある。
を示している。システム構成は図1に示した第1の本発
明の構成と同一である。但し、本発明の各クラスタ内に
おいて、図5に示すように、クラスタ内通信レジスタ装
置530が設けられる。クラスタ内相互結合網510
は、クラスタ内通信レジスタ装置用にアクセスポートを
1つ用意し、このポートとクラスタ内通信レジスタ装置
530はアクセスパスで結合される。各演算プロセッサ
500、501、…50mが発行するクラスタ内通信レ
ジスタアクセスは、クラスタ内相互結合網510により
ルーティングされ、上記アクセスパスを経由してクラス
タ内通信レジスタ装置530に到達する。
をアクセスできるのは、そのクラスタ内の演算プロセッ
サに限るものとする。即ち、他クラスタの演算プロセッ
サからのリモートアクセスを処理実行する機能は、クラ
スタ内相互結合網510およびクラスタ内通信レジスタ
装置530には有していない。
は、図3に示したクラスタ間通信レジスタ装置3と同一
の構成である。即ち、クラスタ内通信レジスタ装置53
0も複数個のワードより構成されるRAMと、通信レジ
スタアクセスを制御する通信レジスタ制御部と、クラス
タ内相互結合網510へのインターフェース機能をもつ
リクエストパケット制御部及びリプライパケット制御部
より構成される。RAMは0番地から連続的にアドレス
番号が振られている。演算プロセッサからの通信レジス
タアクセスでは、この通信レジスタアドレスを指定する
ことにより、アクセスする通信レジスタのワードを決め
ることが出来る。
に、図5に示したクラスタ内通信レジスタ装置の他に、
図1に示したクラスタ間通信レジスタ装置のコピーを保
持するクラスタ間通信レジスタコピー装置を設けたもの
が考えられる。
おけるクラスタ内演算プロセッサ専用の通信レジスタで
あり、クラスタ間通信レジスタコピー装置はクラスタ間
通信レジスタ装置と同一容量のワードを有するRAMに
より構成され、常にクラスタ間通信レジスタ装置と同一
内容がコピーされている。
うに処理される。リードアクセスならばクラスタ間通信
レジスタコピー装置に対しアクセスを行う。
信レジスタ装置に対しアクセス行う。テスト&セット系
のアクセスもライト動作が入るのでライトアクセスと同
じ処理となる。クラスタ間通信レジスタ装置はライト動
作が入ると、ライトをしたRAMのアドレスとライトデ
ータを制御リクエストとして構成し、これを全クラスタ
のクラスタ間通信レジスタコピー装置にブロードキャス
トする。各クラスタ間通信レジスタコピー装置はこの制
御リクエストを受け取ったならば、そのアドレスが示す
通信レジスタコピーの同一アドレスに対しデータ内容を
書き込む。以上の処理を行うことで、クラスタ間通信レ
ジスタ装置とクラスタ間通信レジスタコピー装置との一
貫性を保証することができる。
に、共有変数割り当て領域を、クラスタの主記憶装置か
らクラスタ間通信レジスタへ変えることにより、主記憶
装置へのリモートアクセスからクラスタ間通信レジスタ
アクセスにすることができる。従って、クラスタ間の物
理的遠距離より生じるアクセスディレー分や、他クラス
タ内競合によるディレー分を無くすことが可能となり、
クラスタ間に渡る複数個の演算プロセッサ間の同期制
御、排他制御、通信制御等における共有変数アクセスを
高速に実行可能となる。
ジスタとクラスタ間通信レジスタの2階層の通信レジス
タを持つことになり、複数個の演算プロセッサ間の同
期、排他、通信制御において、それら制御プログラムの
最適化を行うことで、より高速な実行が可能になる。例
えば、同期制御、排他制御、通信制御を行うプログラム
において、これを実行する複数個の演算プロセッサが同
一クラスタに閉じているならば、そのクラスタ内のクラ
スタ内通信レジスタを使用するように変数を割り当て
る。複数個の演算プロセッサが異なるクラスタに渡って
しまう場合には、クラスタ間通信レジスタを使用するよ
うに変数を割り当てる。
制御を行う場合でも、通信レジスタの階層構造を用いる
ことにより、高速な実行が可能となるプログラムの最適
化ができる。これは、各クラスタにおいて、クラスタ内
通信レジスタを用いて、クラスタ内全演算プロセッサの
同期を取ってから、クラスタ代表の演算プロセッサがク
ラスタ間通信レジスタを用いて、クラスタの同期を取る
ようなプログラム構成にする。このようにすることによ
り、クラスタ内ではクラスタ内通信レジスタを用いた、
局所的に高速な同期処理が可能となり、また、クラスタ
代表のみがクラスタ間通信レジスタにアクセスするの
で、アクセス競合が低減できる。
スタ間通信レジスタのコピーをとっておくことにより、
リードアクセスがクラスタ内の通信レジスタアクセスと
なる為、スピンロック等で発生する頻発するリードアク
セスの集中が各クラスタ毎に分散緩和され、同期制御、
排他制御のオーバヘッド削減に大きな効果を生むことが
できる。
示す図である。
図である。
通信レジスタ装置、クラスタ内通信レジスタ装置及びク
ラスタ間通信レジスタコピー装置の構成例を示す図であ
る。
成例を示す図である。
図である。
02〜50n 演算プロセッサ 220,510 クラスタ内通信レジスタ装置 230,520 主記憶装置 301 RAM 302 ライトレジスタ 303 アドレスレジスタ 304 リードレジスタ 305 リードイネーブル 306 ライトイネーブル 310 通信レジスタ制御部 311 リクエストパケット制御部 312 リプライパケット制御部 400,401〜40n 入力ポート 410,411〜41n 入力バッファ 420,421〜42n 2ウェイセレクタ 430,431〜43n (n+1)ウェイセレクタ 440,441〜44n 出力ポート 450 クロスバー制御部。
Claims (4)
- 【請求項1】 それぞれが、複数の演算プロセッサと、
主記憶装置と、これら演算プロセッサ及び主記憶装置を
接続するクラスタ内相互結合網とから成る複数のクラス
タと、 該複数のクラスタを接続するクラスタ間相互結合網とで
構成されるクラスタ構成の並列計算機において、 前記クラスタ間相互結合網に接続され、前記演算プロセ
ッサから高速にリードアクセス及びライトアクセス可能
な複数アドレスを有するクラスタ間通信レジスタ装置を
設けて、専用のポートを付加し、 前記クラスタ間相互結合網は、前記クラスタからのリク
エストがクラスタ間データ転送ならば行き先のクラスタ
番号、またクラスタ間通信レジスタ装置アクセスならば
前記クラスタ間通信レジスタのポート番号をそれぞれル
ーティングアドレスとする制御部を有し、 クラスタ間にわたる複数演算プロセッサ間の同期制御、
排他制御及び通信制御には前記クラスタ間通信レジスタ
装置を使用するよう構成された制御プログラムを実行す
ることを特徴とするクラスタ構成の並列計算機。 - 【請求項2】 前記各クラスタ内において、前記クラス
タ内相互結合網に接続される高速のクラスタ内通信レジ
スタ装置を付加し、 前記制御プログラムは、同一クラスタ内の演算プロセッ
サ間の同期制御、排他制御及び通信制御なら前記クラス
タ内通信レジスタ装置を使用するように最適化されたこ
とを特徴とする請求項1記載のクラスタ構成の並列計算
機。 - 【請求項3】 前記各クラスタ内において、前記クラス
タ内相互結合網に接続され、前記クラスタ間通信レジス
タ装置の写しを保持しておき、前記クラスタ間通信レジ
スタ装置に対するリードアクセス時に読み出される高速
のクラスタ間通信レジスタコピー装置を付加したことを
特徴とする請求項1及び請求項2記載のクラスタ構成の
並列計算機。 - 【請求項4】 前記クラスタ間相互結合網又は前記クラ
スタ内相互結合網をクロスバースイッチ構成としたこと
を特徴とする請求項1又は請求項2記載のクラスタ構成
の並列計算機。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7039545A JP2731742B2 (ja) | 1995-02-28 | 1995-02-28 | クラスタ構成の並列計算機 |
EP96102910A EP0730237A1 (en) | 1995-02-28 | 1996-02-27 | Multi-processor system with virtually addressable communication registers and controlling method thereof |
CA 2170468 CA2170468A1 (en) | 1995-02-28 | 1996-02-27 | Multi-processor system with virtually addressable communication registers and controlling method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7039545A JP2731742B2 (ja) | 1995-02-28 | 1995-02-28 | クラスタ構成の並列計算機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08235143A JPH08235143A (ja) | 1996-09-13 |
JP2731742B2 true JP2731742B2 (ja) | 1998-03-25 |
Family
ID=12556033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7039545A Expired - Fee Related JP2731742B2 (ja) | 1995-02-28 | 1995-02-28 | クラスタ構成の並列計算機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2731742B2 (ja) |
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-
1995
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Publication number | Publication date |
---|---|
JPH08235143A (ja) | 1996-09-13 |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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