JP2972568B2 - バス拡張装置 - Google Patents
バス拡張装置Info
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- JP2972568B2 JP2972568B2 JP8069886A JP6988696A JP2972568B2 JP 2972568 B2 JP2972568 B2 JP 2972568B2 JP 8069886 A JP8069886 A JP 8069886A JP 6988696 A JP6988696 A JP 6988696A JP 2972568 B2 JP2972568 B2 JP 2972568B2
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Description
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
に用いられるシステムバス拡張装置に関する。
に用いられるシステムバス拡張装置に関する。
【０００２】
【従来の技術】一般的によく用いられる情報処理システ
ムの構成方法の一つとして、プロセッサおよび主記憶装
置および入出力装置をシステムバスに接続するいわゆる
バス方式がある。このようなバス方式の情報処理システ
ムにおいては、プロセッサや入出力装置は、データのリ
ードやライト等の命令（これをリクエストという）をシ
ステムバスを介して主記憶装置に送信したり、リードリ
クエストに対する応答データ（これをリプライという）
システムバスを介して受信したるすることができる。
ムの構成方法の一つとして、プロセッサおよび主記憶装
置および入出力装置をシステムバスに接続するいわゆる
バス方式がある。このようなバス方式の情報処理システ
ムにおいては、プロセッサや入出力装置は、データのリ
ードやライト等の命令（これをリクエストという）をシ
ステムバスを介して主記憶装置に送信したり、リードリ
クエストに対する応答データ（これをリプライという）
システムバスを介して受信したるすることができる。
【０００３】このシステムバスに複数台のプロセッサを
接続することによっていわゆるマルチプロセッサシステ
ムを構成することができ、プロセッサの接続台数が数台
から１０台程度であれば、システム全体の性能は、プロ
セッサの接続台数にほぼ比例して向上する。
接続することによっていわゆるマルチプロセッサシステ
ムを構成することができ、プロセッサの接続台数が数台
から１０台程度であれば、システム全体の性能は、プロ
セッサの接続台数にほぼ比例して向上する。
【０００４】同様に、システムバスに複数台の主記憶装
置を接続することによって物理メモリの拡大を図ること
もできる。この場合は、物理メモリ空間全体を分割して
各主記憶装置に割当てることにより、システム全体が単
一の物理メモリ空間を保有するように構成する。
置を接続することによって物理メモリの拡大を図ること
もできる。この場合は、物理メモリ空間全体を分割して
各主記憶装置に割当てることにより、システム全体が単
一の物理メモリ空間を保有するように構成する。
【０００５】更に大規模な高マルチプロセッサシステム
を構成するためには、システムバスにプロセッサや主記
憶装置等のノードを多数接続しなければならなくなる
が、現実的には、ＬＳＩの出力バッフアのドライブ能力
や遅延等の問題から、一つのシステムバスに接続できる
ノードの数に制限がある。
を構成するためには、システムバスにプロセッサや主記
憶装置等のノードを多数接続しなければならなくなる
が、現実的には、ＬＳＩの出力バッフアのドライブ能力
や遅延等の問題から、一つのシステムバスに接続できる
ノードの数に制限がある。
【０００６】このような問題を解決してシステムバスを
拡張する手段として、特開昭６１−４８０６０号公報に
は、二つのバスの間にバッフアを置いてシステムバスを
拡張するバスブリッジ方式が開示されている。この方式
では、システムバスは、バス延長モジュールを介して拡
張システムバスと接続され、双方のバスにそれぞれ主記
憶装置（メモリ）と入出力装置が接続される。システム
バスに送出されたメモリリード（ＲＤ）やメモリライト
（ＷＲ）等のリクエスト（コマンド）は、バス延長モジ
ュールを経由して他方の拡張システムバスに伝達され
る。
拡張する手段として、特開昭６１−４８０６０号公報に
は、二つのバスの間にバッフアを置いてシステムバスを
拡張するバスブリッジ方式が開示されている。この方式
では、システムバスは、バス延長モジュールを介して拡
張システムバスと接続され、双方のバスにそれぞれ主記
憶装置（メモリ）と入出力装置が接続される。システム
バスに送出されたメモリリード（ＲＤ）やメモリライト
（ＷＲ）等のリクエスト（コマンド）は、バス延長モジ
ュールを経由して他方の拡張システムバスに伝達され
る。
【０００７】このように、バスブリッジ方式によってシ
ステムバスを拡張すると、一つのシステムバスによって
構成するシステムにの２倍のプロセッサまたは主記憶装
置を接続した情報処理システムを構築することが可能と
なる。
ステムバスを拡張すると、一つのシステムバスによって
構成するシステムにの２倍のプロセッサまたは主記憶装
置を接続した情報処理システムを構築することが可能と
なる。
【０００８】
【発明が解決しようとする課題】バス方式の情報処理シ
ステムにおいて、単位時間にシステムバス上に送出でき
るリクエストの数は、おおよそそのシステムバスに接続
しているプロセッサの台数に比例する。また、単位時間
にシステムバスが処理できるリクエストの数は、そのシ
ステムバスのバンド幅によってその上限が決定される。
従ってシステムバスに接続できるプロセッサの台数の上
限は、システムバスのバンド幅によって決定される。こ
の上限を超えた台数のプロセッサをシステムバスに接続
しても、システムバスの処理能力がボトルネックとなっ
て期待しただけの性能向上を得ることができない。
ステムにおいて、単位時間にシステムバス上に送出でき
るリクエストの数は、おおよそそのシステムバスに接続
しているプロセッサの台数に比例する。また、単位時間
にシステムバスが処理できるリクエストの数は、そのシ
ステムバスのバンド幅によってその上限が決定される。
従ってシステムバスに接続できるプロセッサの台数の上
限は、システムバスのバンド幅によって決定される。こ
の上限を超えた台数のプロセッサをシステムバスに接続
しても、システムバスの処理能力がボトルネックとなっ
て期待しただけの性能向上を得ることができない。
【０００９】従って、上述のような従来のシステムバス
拡張方式によってシステムバスに接続するプロセッサの
台数を２倍にした場合は、単位時間にシステムバス上に
送出されるリクエストの数が倍増し、システムバスの処
理能力がボトルネックとなってシステム全体の性能向上
が得られないという問題点がある。
拡張方式によってシステムバスに接続するプロセッサの
台数を２倍にした場合は、単位時間にシステムバス上に
送出されるリクエストの数が倍増し、システムバスの処
理能力がボトルネックとなってシステム全体の性能向上
が得られないという問題点がある。
【００１０】本発明の目的は、二つのシステムバスを接
続して高マルチプロセッサシステムを構築するとき、性
能向上を妨げる要因であるシステムバスの処理能力のボ
トルネックを回避してシステム全体の性能向上を図るこ
とができるバス拡張装置を提供することにある。
続して高マルチプロセッサシステムを構築するとき、性
能向上を妨げる要因であるシステムバスの処理能力のボ
トルネックを回避してシステム全体の性能向上を図るこ
とができるバス拡張装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明のバス拡張装置
は、それぞれ任意の数のプロセッサおよび主記憶装置お
よび入出力装置を接続している二つのシステムバスのそ
れぞれに接続し、前記二つのシステムバスのうちの一方
のシステムバス上に送出されたリクエストを他方のシス
テムバス上に転送するためのバス拡張装置であって、前
記システムバスと接続するバスインターフェースと、前
記バスインターフェースを介して前記システムバスから
受信した前記リクエストのアドレスが前記二つのシステ
ムバスのうちの何れのシステムバスに接続されている前
記主記憶装置に割当てられているアドレス空間に対して
アクセスすべきリクエストであるかを判断して転送すべ
きシステムバスを決定するフローティングアドレステー
ブルユニットと、前記フローティングアドレステーブル
ユニットからの情報を相手側のバス拡張装置のクラスタ
間インターフェースに送出するクラスタ間インターフェ
ースとを備えるものであり、特に、前記システムバスか
ら受信した前記リクエストのアドレスが前記二つのシス
テムバスのうちの何れのシステムバスに接続されている
前記主記憶装置に割当てられているアドレス空間に対し
てアクセスすべきリクエストであるか示す情報を保持す
るフローティングアドレステーブルと、前記フローティ
ングアドレステーブルからの情報によって前記リクエス
トが他方のシステムバスに転送すべきか否かを判断して
他方のシステムバスに転送すべでないとき他方のシステ
ムバスへの転送を阻止する論理回路とを有する前記フロ
ーティングアドレステーブルユニットを有するか、また
はあらかじめ所定の値を格納しているモード選択レジス
タと、前記モード選択レジスタからの信号によって前記
システムバスから受信した前記リクエストのアドレスの
うちの特定のビットのみを選択するセレクタと、前記セ
レクタの出力信号を入力して前記リクエストが他方のシ
ステムバスに転送すべきか否かを判断して他方のシステ
ムバスに転送すべでないとき他方のシステムバスへの転
送を阻止する論理回路とを有する前記フローティングア
ドレステーブルユニットを有するものである。
は、それぞれ任意の数のプロセッサおよび主記憶装置お
よび入出力装置を接続している二つのシステムバスのそ
れぞれに接続し、前記二つのシステムバスのうちの一方
のシステムバス上に送出されたリクエストを他方のシス
テムバス上に転送するためのバス拡張装置であって、前
記システムバスと接続するバスインターフェースと、前
記バスインターフェースを介して前記システムバスから
受信した前記リクエストのアドレスが前記二つのシステ
ムバスのうちの何れのシステムバスに接続されている前
記主記憶装置に割当てられているアドレス空間に対して
アクセスすべきリクエストであるかを判断して転送すべ
きシステムバスを決定するフローティングアドレステー
ブルユニットと、前記フローティングアドレステーブル
ユニットからの情報を相手側のバス拡張装置のクラスタ
間インターフェースに送出するクラスタ間インターフェ
ースとを備えるものであり、特に、前記システムバスか
ら受信した前記リクエストのアドレスが前記二つのシス
テムバスのうちの何れのシステムバスに接続されている
前記主記憶装置に割当てられているアドレス空間に対し
てアクセスすべきリクエストであるか示す情報を保持す
るフローティングアドレステーブルと、前記フローティ
ングアドレステーブルからの情報によって前記リクエス
トが他方のシステムバスに転送すべきか否かを判断して
他方のシステムバスに転送すべでないとき他方のシステ
ムバスへの転送を阻止する論理回路とを有する前記フロ
ーティングアドレステーブルユニットを有するか、また
はあらかじめ所定の値を格納しているモード選択レジス
タと、前記モード選択レジスタからの信号によって前記
システムバスから受信した前記リクエストのアドレスの
うちの特定のビットのみを選択するセレクタと、前記セ
レクタの出力信号を入力して前記リクエストが他方のシ
ステムバスに転送すべきか否かを判断して他方のシステ
ムバスに転送すべでないとき他方のシステムバスへの転
送を阻止する論理回路とを有する前記フローティングア
ドレステーブルユニットを有するものである。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１３】図１は本発明の第一の実施形態を示すブロ
ック図、図２は図１の実施形態の動作を示すフローチャ
ート、図３は図１の実施形態のメモリアレイユニットの
詳細を示すブロック図である。
ック図、図２は図１の実施形態の動作を示すフローチャ
ート、図３は図１の実施形態のメモリアレイユニットの
詳細を示すブロック図である。
【００１４】図１において、システムバス１ａには、プ
ロセッサ（ＣＰＵ）５０ａおよび主記憶装置３０ａおよ
びバス拡張装置１０ａが接続されている。これらをクラ
スタ２ａと称する。同様に、システムバス１ｂには、プ
ロセッサ（ＣＰＵ）５０ｂおよび主記憶装置３０ｂおよ
びバス拡張装置１０ｂが接続されている。これらをクラ
スタ２ｂと称する。プロセッサ（ＣＰＵ）５０ａと５０
ｂ、および主記憶装置３０ａと３０ｂ、およびバス拡張
装置１０ａと１０ｂは、それぞれ同じ構成および動作の
装置である。
ロセッサ（ＣＰＵ）５０ａおよび主記憶装置３０ａおよ
びバス拡張装置１０ａが接続されている。これらをクラ
スタ２ａと称する。同様に、システムバス１ｂには、プ
ロセッサ（ＣＰＵ）５０ｂおよび主記憶装置３０ｂおよ
びバス拡張装置１０ｂが接続されている。これらをクラ
スタ２ｂと称する。プロセッサ（ＣＰＵ）５０ａと５０
ｂ、および主記憶装置３０ａと３０ｂ、およびバス拡張
装置１０ａと１０ｂは、それぞれ同じ構成および動作の
装置である。
【００１５】主記憶装置３０ａおよび３０ｂは、一つの
連続した物理メモリ空間を２分割した物理メモリ空間の
うちの一方を、それぞれの固有の物理メモリ空間として
割当てられている。主記憶装置３０ａに割当てられてい
る物理メモリ空間をクラスタ２ａ系メモリ空間、主記憶
装置３０ｂに割当てられている物理メモリ空間をクラス
タ２ｂ系メモリ空間と称する。
連続した物理メモリ空間を２分割した物理メモリ空間の
うちの一方を、それぞれの固有の物理メモリ空間として
割当てられている。主記憶装置３０ａに割当てられてい
る物理メモリ空間をクラスタ２ａ系メモリ空間、主記憶
装置３０ｂに割当てられている物理メモリ空間をクラス
タ２ｂ系メモリ空間と称する。
【００１６】主記憶装置３０ａは、システムバス１ａと
接続するバスインターフェース３１ａと、システムバス
１ａを介して入力したアドレスをデコードするアドレス
デコーダ３２ａと、データを記憶する主記憶部３３ａと
を有している。主記憶装置３０ｂも同様に、バスインタ
ーフェース３１ｂとアドレスデコーダ３２ｂと主記憶部
３３ｂとを有している。
接続するバスインターフェース３１ａと、システムバス
１ａを介して入力したアドレスをデコードするアドレス
デコーダ３２ａと、データを記憶する主記憶部３３ａと
を有している。主記憶装置３０ｂも同様に、バスインタ
ーフェース３１ｂとアドレスデコーダ３２ｂと主記憶部
３３ｂとを有している。
【００１７】バス拡張装置１０ａは、システムバス１ａ
と接続するバスインターフェース１１と、相手側のクラ
スタ２ｂと接続するクラスタ間インターフェース１３
と、物理メモリ空間がシステムバス１ａまたは１ｂの何
れに接続している主記憶装置３０ａまたは３０ｂに割当
てらてているかを示す割当て情報を記録したフローティ
ングアドレステーブル（ＦＡＴ）を内蔵したフローティ
ングアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）１
２ａを有している。バス拡張装置１０ｂも全く同じ構成
である。
と接続するバスインターフェース１１と、相手側のクラ
スタ２ｂと接続するクラスタ間インターフェース１３
と、物理メモリ空間がシステムバス１ａまたは１ｂの何
れに接続している主記憶装置３０ａまたは３０ｂに割当
てらてているかを示す割当て情報を記録したフローティ
ングアドレステーブル（ＦＡＴ）を内蔵したフローティ
ングアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）１
２ａを有している。バス拡張装置１０ｂも全く同じ構成
である。
【００１８】フローティングアドレステーブルユニット
（ＦＡＴ ＵＮＩＴ）１２ａは、図３に示すように、ア
ドレスレジスタ４１および４６と、ヴァリッドレジスタ
（Ｖレジスタ）４２および４７と、クラスタレジスタ４
３と、フローティングアドレステーブル（ＦＡＴ）４４
と、論理回路４５とを有している。
（ＦＡＴ ＵＮＩＴ）１２ａは、図３に示すように、ア
ドレスレジスタ４１および４６と、ヴァリッドレジスタ
（Ｖレジスタ）４２および４７と、クラスタレジスタ４
３と、フローティングアドレステーブル（ＦＡＴ）４４
と、論理回路４５とを有している。
【００１９】アドレスレジスタ４１および４６は、アド
レスの幅が３２ビットのリクエストを保持する。Ｖレジ
スタ４２および４７は、それぞれアドレスレジスタ４１
および４６が保持しているリクエストのアドレスの値が
有効（ヴァリッド）であるか否かを示す情報を格納す
る。具体的には、リクエストを受信したとき（有効なア
ドレスを保持したとき）は“１”を格納し、リクエスト
を受信していないとき（有効なアドレスを保持しないと
き）は“０”を格納する。クラスタレジスタ４３は、ク
ラスタ情報を格納している。このクラスタ情報は、本情
報処理システムの初期化のときに設定され、その後設定
値が変更されることはない。クラスタ情報の設定値は、
クラスタ２ａのバス拡張装置１０ａについては“０”で
あり、クラスタ２ｂのバス拡張装置１０ｂについては
“１”である。フローティングアドレステーブル（ＦＡ
Ｔ）４４は、メモリアレイによって構成されており、物
理メモリ空間がシステムバス１ａまたは１ｂの何れに接
続している主記憶装置３０ａまたは３０ｂに割当てられ
ているかを示す割当て情報（物理メモリ空間とクラスタ
との対応を示す情報）を記録する。具体的には、ＦＡＴ
４４は、リクエストアドレスによって索引され、索引さ
れたアドレスがクラスタ２ａ系メモリ空間に割当てられ
ているときは“０”を、クラスタ２ｂ系メモリ空間に割
当てられているときは“１”を取出す。本実施形態で
は、リクエストアドレスのビット２１〜２５の５ビット
のビット信号６２を用いてＦＡＴ４４を索引する。ＦＡ
Ｔ４４は、本情報処理システムの初期化のときに設定さ
れ、その後設定値が変更されることはない。論理回路４
５は、排他的オア回路（ＸＣＲ）とアンド回路（ＡＮ
Ｄ）とを組合わせた回路である。
レスの幅が３２ビットのリクエストを保持する。Ｖレジ
スタ４２および４７は、それぞれアドレスレジスタ４１
および４６が保持しているリクエストのアドレスの値が
有効（ヴァリッド）であるか否かを示す情報を格納す
る。具体的には、リクエストを受信したとき（有効なア
ドレスを保持したとき）は“１”を格納し、リクエスト
を受信していないとき（有効なアドレスを保持しないと
き）は“０”を格納する。クラスタレジスタ４３は、ク
ラスタ情報を格納している。このクラスタ情報は、本情
報処理システムの初期化のときに設定され、その後設定
値が変更されることはない。クラスタ情報の設定値は、
クラスタ２ａのバス拡張装置１０ａについては“０”で
あり、クラスタ２ｂのバス拡張装置１０ｂについては
“１”である。フローティングアドレステーブル（ＦＡ
Ｔ）４４は、メモリアレイによって構成されており、物
理メモリ空間がシステムバス１ａまたは１ｂの何れに接
続している主記憶装置３０ａまたは３０ｂに割当てられ
ているかを示す割当て情報（物理メモリ空間とクラスタ
との対応を示す情報）を記録する。具体的には、ＦＡＴ
４４は、リクエストアドレスによって索引され、索引さ
れたアドレスがクラスタ２ａ系メモリ空間に割当てられ
ているときは“０”を、クラスタ２ｂ系メモリ空間に割
当てられているときは“１”を取出す。本実施形態で
は、リクエストアドレスのビット２１〜２５の５ビット
のビット信号６２を用いてＦＡＴ４４を索引する。ＦＡ
Ｔ４４は、本情報処理システムの初期化のときに設定さ
れ、その後設定値が変更されることはない。論理回路４
５は、排他的オア回路（ＸＣＲ）とアンド回路（ＡＮ
Ｄ）とを組合わせた回路である。
【００２０】次に、上述のように構成したバス拡張装置
の動作について、図２を参照して説明する。
の動作について、図２を参照して説明する。
【００２１】クラスタ２ａのプロセッサ（ＣＰＵ）５０
ａからクラスタ２ａの主記憶装置３０ａに対してアクセ
スする場合は、まずＣＰＵ５０ａからシステムバス１ａ
にリクエストが送出される。このリクエストは、バス拡
張装置１０ａのバスインターフェース１１で受信される
（ステップ２１）。リクエストを受信したバスインター
フェース１１は、そのリクエストのアドレスをフローテ
ィングアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）
１２ａに送り、ＦＡＴ ＵＮＩＴ１２ａは、そのリクエ
ストのアドレスでフローティングアドレステーブル（Ｆ
ＡＴ）４４を検索する（ステップ２２）。この結果、こ
のリクエストはクラスタ２ａ系メモリ空間に対してアク
セスするリクエストであると判明するため（ステップ２
３）、バス拡張装置１０ａ内で処理を終了する。ＣＰＵ
５０ａからシステムバス１ａにリクエストが送出された
とき、主記憶装置３０ａのバスインターフェース３１ａ
も同時にそのリクエストを受信するが、アドレスデコー
ダ３２ａによってこのリクエストが主記憶装置３０ａに
対するアクセスであることが判明するため、このリクエ
ストは、主記憶部３３ａに送られ、このリクエストがリ
ードリクエストであるときは、それに対するリプライ
を、上述の経路と逆の経路でＣＰＵ５０ａに返送され
る。
ａからクラスタ２ａの主記憶装置３０ａに対してアクセ
スする場合は、まずＣＰＵ５０ａからシステムバス１ａ
にリクエストが送出される。このリクエストは、バス拡
張装置１０ａのバスインターフェース１１で受信される
（ステップ２１）。リクエストを受信したバスインター
フェース１１は、そのリクエストのアドレスをフローテ
ィングアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）
１２ａに送り、ＦＡＴ ＵＮＩＴ１２ａは、そのリクエ
ストのアドレスでフローティングアドレステーブル（Ｆ
ＡＴ）４４を検索する（ステップ２２）。この結果、こ
のリクエストはクラスタ２ａ系メモリ空間に対してアク
セスするリクエストであると判明するため（ステップ２
３）、バス拡張装置１０ａ内で処理を終了する。ＣＰＵ
５０ａからシステムバス１ａにリクエストが送出された
とき、主記憶装置３０ａのバスインターフェース３１ａ
も同時にそのリクエストを受信するが、アドレスデコー
ダ３２ａによってこのリクエストが主記憶装置３０ａに
対するアクセスであることが判明するため、このリクエ
ストは、主記憶部３３ａに送られ、このリクエストがリ
ードリクエストであるときは、それに対するリプライ
を、上述の経路と逆の経路でＣＰＵ５０ａに返送され
る。
【００２２】クラスタ２ａのプロセッサ（ＣＰＵ）５０
ａからクラスタ２ｂの主記憶装置３０ｂに対してアクセ
スする場合は、まずＣＰＵ５０ａからシステムバス１ａ
にリクエストが送出される。このリクエストは、バス拡
張装置１０ａのバスインターフェース１１で受信される
（ステップ２１）。これと同時に主記憶装置３０ａのバ
スインターフェース３１ａもそのリクエストを受信する
が、アドレスデコーダ３２ａによってこのリクエストが
主記憶装置３０ａに対するアクセスでないことが判明す
るため、主記憶装置３０ａ内におけるこのリクエストの
処理は中止される。バスインターフェース１１で受信さ
れたリクエストは、ＦＡＴ ＵＮＩＴ１２ａに送られ、
そのリクエストのアドレスによってフローティングアド
レステーブル（ＦＡＴ）４４を索引される（ステップ２
２）。この結果、このリクエストはクラスタ２ｂ系メモ
リ空間に対してアクセスするリクエストであると判明す
るため（ステップ２３）、このリクエストはクラスタ２
ａのバス拡張装置１０ａのクラスタ間インターフエース
１３から相手側のクラスタ２ｂのバス拡張装置１０ｂの
クラスタ間インターフエース１３に送出される（ステッ
プ２４）。クラスタ２ｂのバス拡張装置１０ｂのクラス
タ間インターフエース１３がリクエストを受信すると、
バス拡張装置１０ｂのバスインターフェース１１は、シ
ステムバス１ｂにそのリクエストを送出する（ステップ
２５）。これによってクラスタ２ｂの主記憶装置３０ｂ
は、バスインターフェース３１ｂによってそのリクエス
トを受信し、アドレスデコーダ３２ｂを経由して主記憶
部３３ｂに伝達する。このリクエストがリードリクエス
トであるときは、それに対するリプライは、上述の経路
と逆の経路によってＣＰＵ５０ａに返送される。
ａからクラスタ２ｂの主記憶装置３０ｂに対してアクセ
スする場合は、まずＣＰＵ５０ａからシステムバス１ａ
にリクエストが送出される。このリクエストは、バス拡
張装置１０ａのバスインターフェース１１で受信される
（ステップ２１）。これと同時に主記憶装置３０ａのバ
スインターフェース３１ａもそのリクエストを受信する
が、アドレスデコーダ３２ａによってこのリクエストが
主記憶装置３０ａに対するアクセスでないことが判明す
るため、主記憶装置３０ａ内におけるこのリクエストの
処理は中止される。バスインターフェース１１で受信さ
れたリクエストは、ＦＡＴ ＵＮＩＴ１２ａに送られ、
そのリクエストのアドレスによってフローティングアド
レステーブル（ＦＡＴ）４４を索引される（ステップ２
２）。この結果、このリクエストはクラスタ２ｂ系メモ
リ空間に対してアクセスするリクエストであると判明す
るため（ステップ２３）、このリクエストはクラスタ２
ａのバス拡張装置１０ａのクラスタ間インターフエース
１３から相手側のクラスタ２ｂのバス拡張装置１０ｂの
クラスタ間インターフエース１３に送出される（ステッ
プ２４）。クラスタ２ｂのバス拡張装置１０ｂのクラス
タ間インターフエース１３がリクエストを受信すると、
バス拡張装置１０ｂのバスインターフェース１１は、シ
ステムバス１ｂにそのリクエストを送出する（ステップ
２５）。これによってクラスタ２ｂの主記憶装置３０ｂ
は、バスインターフェース３１ｂによってそのリクエス
トを受信し、アドレスデコーダ３２ｂを経由して主記憶
部３３ｂに伝達する。このリクエストがリードリクエス
トであるときは、それに対するリプライは、上述の経路
と逆の経路によってＣＰＵ５０ａに返送される。
【００２３】次に、バス拡張装置１０ａのＦＡＴ ＵＮ
ＩＴ１２ａの動作の詳細について、図３を参照して説明
する。
ＩＴ１２ａの動作の詳細について、図３を参照して説明
する。
【００２４】本ＦＡＴ ＵＮＩＴ１２ａはパイプライン
構造になっており、バスインターフェース１１から受信
したリクエストは、クロック信号に同期してアドレスレ
ジスタ４１および４６に伝達され、アドレスレジスタ４
６からクラスタ間インターフェース１３に送出される。
構造になっており、バスインターフェース１１から受信
したリクエストは、クロック信号に同期してアドレスレ
ジスタ４１および４６に伝達され、アドレスレジスタ４
６からクラスタ間インターフェース１３に送出される。
【００２５】ＦＡＴ ＵＮＩＴ１２ａは、バスインター
フェース１１からリクエストを受信すると、まず始めの
クロックサイクルでアドレスレジスタ４１にそのリクエ
ストを格納し、ヴァリッドレジスタ（Ｖレジスタ）４２
に“１”を格納する。次のクロックサイクルで、アドレ
スレジスタ４１のビット２１〜２５を用いてフローティ
ングアドレステーブル（ＦＡＴ）４４を索引し、その結
果は論理回路４５に送られる。論理回路４５は、ＦＡＴ
４４の出力信号６４とクラスタレジスタ４３の出力信号
６５とが異った信号であり、かつＶレジスタ４２の出力
信号６３が“１”のときに“１”を出力する。従ってこ
の場合は、ＦＡＴ４４の出力信号６４が“１”を出力し
た場合にのみ“１”を出力する。すなわち、受信したリ
クエストがクラスタ２ａ系メモリ空間に対するアクセス
である場合にのみ論理回路４５の出力信号６６は“１”
となる。論理回路４５の出力信号６６はＶレジスタ４７
に送られて格納される。このとき、アドレスレジスタ４
６には、出力信号６１によってアドレスレジスタ４１か
ら送られてきたリクエストが格納される。更に次のクロ
ックサイクルで、アドレスレジスタ４６からクラスタ間
インターフエース１３に出力信号６７によってリクエス
トが送出されるが、このリクエストがクラスタ２ａ系メ
モリ空間に対するアクセスである場合は、Ｖレジスタ４
７の出力信号６８が“０”であるため、クラスタ間イン
ターフエース１３は、このリクエストは無効であるとみ
なして以後の処理は行わない。
フェース１１からリクエストを受信すると、まず始めの
クロックサイクルでアドレスレジスタ４１にそのリクエ
ストを格納し、ヴァリッドレジスタ（Ｖレジスタ）４２
に“１”を格納する。次のクロックサイクルで、アドレ
スレジスタ４１のビット２１〜２５を用いてフローティ
ングアドレステーブル（ＦＡＴ）４４を索引し、その結
果は論理回路４５に送られる。論理回路４５は、ＦＡＴ
４４の出力信号６４とクラスタレジスタ４３の出力信号
６５とが異った信号であり、かつＶレジスタ４２の出力
信号６３が“１”のときに“１”を出力する。従ってこ
の場合は、ＦＡＴ４４の出力信号６４が“１”を出力し
た場合にのみ“１”を出力する。すなわち、受信したリ
クエストがクラスタ２ａ系メモリ空間に対するアクセス
である場合にのみ論理回路４５の出力信号６６は“１”
となる。論理回路４５の出力信号６６はＶレジスタ４７
に送られて格納される。このとき、アドレスレジスタ４
６には、出力信号６１によってアドレスレジスタ４１か
ら送られてきたリクエストが格納される。更に次のクロ
ックサイクルで、アドレスレジスタ４６からクラスタ間
インターフエース１３に出力信号６７によってリクエス
トが送出されるが、このリクエストがクラスタ２ａ系メ
モリ空間に対するアクセスである場合は、Ｖレジスタ４
７の出力信号６８が“０”であるため、クラスタ間イン
ターフエース１３は、このリクエストは無効であるとみ
なして以後の処理は行わない。
【００２６】バス拡張装置１０ｂのＦＡＴ ＵＮＩＴ１
２ａの動作も全く同様である。
２ａの動作も全く同様である。
【００２７】バス拡張装置１０ａおよび１０ｂ内のＦＡ
Ｔ ＵＮＩＴ１２ａと、主記憶装置３０ａ内のアドレス
デコーダ３２ａおよび主記憶装置３０ｂ内のアドレスデ
コーダ３２ｂとは、機能的にほぼ同じものである。しか
し、主記憶装置３０ａ内のアドレスデコーダ３２ａおよ
び主記憶装置３０ｂ内のアドレスデコーダ３２ｂが保持
する情報は、物理メモリ空間の中で自主記憶に割あてら
れた領域と他の領域とを区別するための情報であるが、
バス拡張装置１０ａおよび１０ｂ内のＦＡＴＵＮＩＴ１
２ａが保持する情報は、物理メモリ空間の中で自己の属
するクラクタ系メモリ空間に割当てられた領域と他のク
ラクタ系メモリ空間に割当てられた領域とを区別するた
めの情報であることが異なっている。
Ｔ ＵＮＩＴ１２ａと、主記憶装置３０ａ内のアドレス
デコーダ３２ａおよび主記憶装置３０ｂ内のアドレスデ
コーダ３２ｂとは、機能的にほぼ同じものである。しか
し、主記憶装置３０ａ内のアドレスデコーダ３２ａおよ
び主記憶装置３０ｂ内のアドレスデコーダ３２ｂが保持
する情報は、物理メモリ空間の中で自主記憶に割あてら
れた領域と他の領域とを区別するための情報であるが、
バス拡張装置１０ａおよび１０ｂ内のＦＡＴＵＮＩＴ１
２ａが保持する情報は、物理メモリ空間の中で自己の属
するクラクタ系メモリ空間に割当てられた領域と他のク
ラクタ系メモリ空間に割当てられた領域とを区別するた
めの情報であることが異なっている。
【００２８】上述のバス拡張装置は、種々の構成のバス
方式の情報処理システムに対応することが可能である。
すなわち、双方のシステムバスにそれぞれ２台ずつの主
記憶装置を接続し、合計４台の主記憶装置を有する情報
処理システムの場合や、一方のシステムバスにのみ主記
憶装置を接続した情報処理システムの場合に、アドレス
デコーダ３２ａおよび３２ｂ並びにＦＡＴ ＵＮＩＴ１
２ａに格納する情報の内容を変更するのみで、容易に対
応することが可能である。
方式の情報処理システムに対応することが可能である。
すなわち、双方のシステムバスにそれぞれ２台ずつの主
記憶装置を接続し、合計４台の主記憶装置を有する情報
処理システムの場合や、一方のシステムバスにのみ主記
憶装置を接続した情報処理システムの場合に、アドレス
デコーダ３２ａおよび３２ｂ並びにＦＡＴ ＵＮＩＴ１
２ａに格納する情報の内容を変更するのみで、容易に対
応することが可能である。
【００２９】図４は本発明の第二の実施形態のフローテ
ィングアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）
の詳細を示すブロック図である。
ィングアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）
の詳細を示すブロック図である。
【００３０】本実施形態は、図１の実施形態のバス拡張
装置１０ａおよび１０ｂのフローティングアドレステー
ブルユニット（ＦＡＴ ＵＮＩＴ）１２ａのフローティ
ングアドレステーブル（ＦＡＴ）４４の代りに、モード
選択レジスタ（ＭＯＤＥ）およびセレクタを用いたもの
である。
装置１０ａおよび１０ｂのフローティングアドレステー
ブルユニット（ＦＡＴ ＵＮＩＴ）１２ａのフローティ
ングアドレステーブル（ＦＡＴ）４４の代りに、モード
選択レジスタ（ＭＯＤＥ）およびセレクタを用いたもの
である。
【００３１】すなわち図４に示すように、フローティン
グアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）１２
ｂは、アドレスレジスタ４１および４６と、ヴァリッド
レジスタ（Ｖレジスタ）４２および４７と、クラスタレ
ジスタ４３と、モード選択レジスタ（ＭＯＤＥ）７８
と、セレクタ７４と、論理回路４５とを有している。
グアドレステーブルユニット（ＦＡＴ ＵＮＩＴ）１２
ｂは、アドレスレジスタ４１および４６と、ヴァリッド
レジスタ（Ｖレジスタ）４２および４７と、クラスタレ
ジスタ４３と、モード選択レジスタ（ＭＯＤＥ）７８
と、セレクタ７４と、論理回路４５とを有している。
【００３２】これらの構成要素のうち、アドレスレジス
タ４１および４６と、ヴァリッドレジスタ（Ｖレジス
タ）４２および４７と、クラスタレジスタ４３と、論理
回路４５の構成および動作は、図１の各対応する要素の
構成および動作と同じである。モード選択レジスタ（Ｍ
ＯＤＥ）７８は、“００”または“０１”または“１
０”または“１１”の何れか一つの値を格納する。この
ＭＯＤＥ７８に格納する値は、本情報処理システムの初
期化のときに設定され、その後設定値が変更されること
はない。ＭＯＤＥ７８に格納した値はセレクタ７４に送
られて、アドレスレジスタ４１から取出したリクエスト
アドレスの何れのビットを選択するかを指示する。図４
においては、アドレスレジスタ４１のビット２２〜２５
の４ビットがビット信号８２としてセレクタ７４に取出
され、それらのうちの任意のビットがＭＯＤＥ７８の指
示によって使用される。
タ４１および４６と、ヴァリッドレジスタ（Ｖレジス
タ）４２および４７と、クラスタレジスタ４３と、論理
回路４５の構成および動作は、図１の各対応する要素の
構成および動作と同じである。モード選択レジスタ（Ｍ
ＯＤＥ）７８は、“００”または“０１”または“１
０”または“１１”の何れか一つの値を格納する。この
ＭＯＤＥ７８に格納する値は、本情報処理システムの初
期化のときに設定され、その後設定値が変更されること
はない。ＭＯＤＥ７８に格納した値はセレクタ７４に送
られて、アドレスレジスタ４１から取出したリクエスト
アドレスの何れのビットを選択するかを指示する。図４
においては、アドレスレジスタ４１のビット２２〜２５
の４ビットがビット信号８２としてセレクタ７４に取出
され、それらのうちの任意のビットがＭＯＤＥ７８の指
示によって使用される。
【００３３】次に、上述のように構成したＦＡＴ ＵＮ
ＩＴ１２ｂの動作について、クラスタ２ａのＦＡＴ Ｕ
ＮＩＴ１２ｂを例として説明する。クラスタ２ｂのＦＡ
ＴＵＮＩＴ１２ｂの動作も同様である。
ＩＴ１２ｂの動作について、クラスタ２ａのＦＡＴ Ｕ
ＮＩＴ１２ｂを例として説明する。クラスタ２ｂのＦＡ
ＴＵＮＩＴ１２ｂの動作も同様である。
【００３４】ＦＡＴ ＵＮＩＴ１２ｂは、バスインター
フェース１１からリクエストを受信すると、まず始めの
クロックサイクルでアドレスレジスタ４１にそのリクエ
ストを格納し、ヴァリッドレジスタ（Ｖレジスタ）４２
に“１”を格納する。次のクロックサイクルで、アドレ
スレジスタ４１のビット２２〜２５がビット信号８２と
してセレクタ７４に取出され、それらのうちの何れかが
ＭＯＤＥ７８の出力信号８８によって選択されて出力信
号８４として論理回路４５に送られる。論理回路４５
は、セレクタ７４の出力信号８４とクラスタレジスタ４
３の出力信号６５とが異った信号であり、かつＶレジス
タ４２の出力信号６５が“１”のとき“１”を出力す
る。すなわち、受信したリクエストがクラスタ２ｂ系メ
モリ空間に対するアクセスである場合にのみ論理回路４
５の出力信号６６は“１”となる。論理回路４５の出力
信号６６はＶレジスタ４７に送られて格納される。更に
次のクロックサイクルで、アドレスレジスタ４６からク
ラスタ間インターフエース１３に出力信号６７によって
リクエストが送出されるが、このリクエストがクラスタ
２ａ系メモリ空間に対するアクセスである場合は、Ｖレ
ジスタ４７の出力信号６８が“０”であるため、クラス
タ間インターフエース１３は、このリクエストは無効で
あるとみなして以後の処理は行わない。
フェース１１からリクエストを受信すると、まず始めの
クロックサイクルでアドレスレジスタ４１にそのリクエ
ストを格納し、ヴァリッドレジスタ（Ｖレジスタ）４２
に“１”を格納する。次のクロックサイクルで、アドレ
スレジスタ４１のビット２２〜２５がビット信号８２と
してセレクタ７４に取出され、それらのうちの何れかが
ＭＯＤＥ７８の出力信号８８によって選択されて出力信
号８４として論理回路４５に送られる。論理回路４５
は、セレクタ７４の出力信号８４とクラスタレジスタ４
３の出力信号６５とが異った信号であり、かつＶレジス
タ４２の出力信号６５が“１”のとき“１”を出力す
る。すなわち、受信したリクエストがクラスタ２ｂ系メ
モリ空間に対するアクセスである場合にのみ論理回路４
５の出力信号６６は“１”となる。論理回路４５の出力
信号６６はＶレジスタ４７に送られて格納される。更に
次のクロックサイクルで、アドレスレジスタ４６からク
ラスタ間インターフエース１３に出力信号６７によって
リクエストが送出されるが、このリクエストがクラスタ
２ａ系メモリ空間に対するアクセスである場合は、Ｖレ
ジスタ４７の出力信号６８が“０”であるため、クラス
タ間インターフエース１３は、このリクエストは無効で
あるとみなして以後の処理は行わない。
【００３５】
【発明の効果】以上説明したように、本発明のバス拡張
装置は、バスインターフェースを介してシステムバスか
ら受信したリクエストのアドレスが二つのシステムバス
のうちの何れのシステムバスに接続されている主記憶装
置に割当てられているアドレス空間に対してアクセスす
べきリクエストであるかを判断して転送すべきシステム
バスを決定するフローティングアドレステーブルユニッ
トを設けることにより、不必要なリクエストをシステム
バスに送出するのを抑止することができるため、システ
ムバスの負荷を軽減してその処理能力のボトルネックを
回避することができ、従ってシステム全体の性能向上を
図ることができるという効果がある。
装置は、バスインターフェースを介してシステムバスか
ら受信したリクエストのアドレスが二つのシステムバス
のうちの何れのシステムバスに接続されている主記憶装
置に割当てられているアドレス空間に対してアクセスす
べきリクエストであるかを判断して転送すべきシステム
バスを決定するフローティングアドレステーブルユニッ
トを設けることにより、不必要なリクエストをシステム
バスに送出するのを抑止することができるため、システ
ムバスの負荷を軽減してその処理能力のボトルネックを
回避することができ、従ってシステム全体の性能向上を
図ることができるという効果がある。
【図１】本発明の第一の実施形態を示すブロック図であ
る。
る。
【図２】図１の実施形態の動作を示すフローチャートで
ある。
ある。
【図３】図１の実施形態のフローティングアドレステー
ブルユニットの詳細を示すブロック図である。
ブルユニットの詳細を示すブロック図である。
【図４】本発明の第二の実施形態のフローティングアド
レステーブルユニットの詳細を示すブロック図である。
レステーブルユニットの詳細を示すブロック図である。
１ａ・１ｂ システムバス ２ａ・２ｂ クラスタ １０ａ・１０ｂ バス拡張装置 １１ バスインターフェース １２ａ・１２ｂ フローティングアドレステーブルユ
ニット（ＦＡＴ ＵＮＩＴ） １３ クラスタ間インターフェース ２１〜２５ ステップ ３０ａ・３０ｂ 主記憶装置 ３１ａ・３１ｂ バスインターフェース ３２ａ・３２ｂ アドレスデコーダ ３３ａ・３３ｂ 主記憶部 ５０ａ・５０ｂ プロセッサ（ＣＰＵ） ４１・４６ アドレスレジスタ ４２・４７ ヴァリッドレジスタ（Ｖレジスタ） ４３ クラスタレジスタ ４４ フローティングアドレステーブル（ＦＡＴ） ４５ 論理回路 ６１・６３・６４・６５・６６・６７・６８・８４・８
８ 出力信号 ６２・８２ ビット信号 ７４ セレクタ ７８ モード選択レジスタ（ＭＯＤＥ）
ニット（ＦＡＴ ＵＮＩＴ） １３ クラスタ間インターフェース ２１〜２５ ステップ ３０ａ・３０ｂ 主記憶装置 ３１ａ・３１ｂ バスインターフェース ３２ａ・３２ｂ アドレスデコーダ ３３ａ・３３ｂ 主記憶部 ５０ａ・５０ｂ プロセッサ（ＣＰＵ） ４１・４６ アドレスレジスタ ４２・４７ ヴァリッドレジスタ（Ｖレジスタ） ４３ クラスタレジスタ ４４ フローティングアドレステーブル（ＦＡＴ） ４５ 論理回路 ６１・６３・６４・６５・６６・６７・６８・８４・８
８ 出力信号 ６２・８２ ビット信号 ７４ セレクタ ７８ モード選択レジスタ（ＭＯＤＥ）
Claims (2)
- 【請求項１】 それぞれ任意の数のプロセッサおよび主
記憶装置および入出力装置を接続している二つのシステ
ムバスのそれぞれに接続し、前記二つのシステムバスの
うちの一方のシステムバス上に送出されたリクエストを
他方のシステムバス上に転送するためのバス拡張装置で
あって、 前記システムバスと接続するバスインターフェースと、
前記バスインターフェースを介して前記システムバスか
ら受信した前記リクエストのアドレスが前記二つのシス
テムバスのうちの何れのシステムバスに接続されている
前記主記憶装置に割当てられているアドレス空間に対し
てアクセスすべきリクエストであるかを判断して転送す
べきシステムバスを決定するフローティングアドレステ
ーブルユニットと、前記リクエストを相手側のバス拡張
装置のクラスタ間インターフエースに送出するクラスタ
間インターフエースとを備え、 前記フローティングアドレステーブルユニットが、前記
システムバスから受信した前記リクエストのアドレスが
前記二つのシステムバスのうちの何れのシステムバスに
接続されている前記主記憶装置に割当てられているアド
レス空間に対してアクセスすべきリクエストであるかを
示す情報を保持するフローティングアドレステーブル
と、前記フローティングアドレステーブルの出力信号と
あらかじめ設定されるているクラスタ情報を格納してい
るクラスタレジスタからの出力信号と前記バスインター
フェースから入力した信号を格納する第一のヴァリッド
レジスタの出力信号とを入力し、前記フローティングア
ドレステーブルの出力信号と前記クラスタレジスタから
の出力信号とが異った信号であり、かつ前記第一のヴァ
リッドレジスタの出力信号が“１”のときに“１”を出
力する論理回路と、前記論理回路の出力信号を入力して
前記クラスタ間インターフエースに対して出力信号を出
力する第二のヴァリッドレジスタと、前記バスインター
フェースから入力した信号を保持する第一のアドレスレ
ジスタの出力信号を入力して前記クラスタ間インターフ
エースに対して出力信号を出力する第二のアドレスレジ
スタとを有することを特徴とするバス拡張装置。 - 【請求項２】 それぞれ任意の数のプロセッサおよび主
記憶装置および入出力装置を接続している二つのシステ
ムバスのそれぞれに接続し、前記二つのシステムバスの
うちの一方のシステムバス上に送出されたリクエストを
他方のシステムバス上に転送するためのバス拡張装置で
あって、 前記システムバスと接続するバスインターフェースと、
前記バスインターフェースを介して前記システムバスか
ら受信した前記リクエストのアドレスが前記二つのシス
テムバスのうちの何れのシステムバスに接続されている
前記主記憶装置に割当てられているアドレス空間に対し
てアクセスすべきリクエストであるかを判断して転送す
べきシステムバスを決定するフローティングアドレステ
ーブルユニットと、前記リクエストを相手側のバス拡張
装置のクラスタ間インターフエースに送出するクラスタ
間インターフエースとを備え、 前記フローティングアドレステーブルユニットが、あら
かじめ所定の値を格納しているモード選択レジスタと、
前記モード選択レジスタからの信号によって前記システ
ムバスから受信した前記リクエストのアドレスのうちの
特定のビットのみを選択するセレクタと、前記セレクタ
の出力信号とあらかじめ設定されるているクラスタ情報
を格納しているクラスタレジスタからの出力信号と前記
バスインターフェースから入力した信号を格納する第一
のヴァリッドレジスタの出力信号とを入力して前記リク
エストが他方のシステムバスに転送すべきか否かを判断
して他方のシステムバスに転送すべきでないとき他方の
システムバスへの前記リクエストの転送を阻止する信号
を出力する論理回路と、前記論理回路の出力信号を入力
して前記クラスタ間インターフエースに対して出力信号
を出力する第二のヴァリッドレジスタと、前記バスイン
ターフェースから入力した信号を保持する第一のアドレ
スレジスタの出力信号を入力して前記クラスタ間インタ
ーフエースに対して出力信号を出力する第二のアドレス
レジスタとを有することを特徴とするバス拡張装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069886A JP2972568B2 (ja) | 1996-03-26 | 1996-03-26 | バス拡張装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069886A JP2972568B2 (ja) | 1996-03-26 | 1996-03-26 | バス拡張装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09259076A JPH09259076A (ja) | 1997-10-03 |
| JP2972568B2 true JP2972568B2 (ja) | 1999-11-08 |
Family
ID=13415679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8069886A Expired - Fee Related JP2972568B2 (ja) | 1996-03-26 | 1996-03-26 | バス拡張装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972568B2 (ja) |
-
1996
- 1996-03-26 JP JP8069886A patent/JP2972568B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09259076A (ja) | 1997-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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