JPH06237246A - 自動入力位相調整回路 - Google Patents
自動入力位相調整回路Info
- Publication number
- JPH06237246A JPH06237246A JP5023820A JP2382093A JPH06237246A JP H06237246 A JPH06237246 A JP H06237246A JP 5023820 A JP5023820 A JP 5023820A JP 2382093 A JP2382093 A JP 2382093A JP H06237246 A JPH06237246 A JP H06237246A
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- JP
- Japan
- Prior art keywords
- data
- flip
- flop
- pieces
- phase
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- Pending
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【目的】 装置間で電気信号の授受を行う回路に関し、
データとクロックの位相に関係なくデータを取り込む回
路を提供することを目的とする。 【構成】 入力データを均等な位相差をもつn個のデー
タに変換する位相変換部1と、該位相変換部1が出力す
るn個のデータの各々についてのフリップフロップ演算
を行う回路を含み、かつ前記n個のデータに対応した数
の出力をもつフリップフロップ部2と、該フリップフロ
ップ部2が出力するn個のデータの多数決判定を行い、
当該判定結果をもとにn個のデータ中から最適位相のデ
ータを選択するための判定信号を出力する判定部3と、
該判定信号をもとに、入力クロックの立ち上がりタイミ
ングで前記フリップフロップ部2から出力されるデータ
をセレクトデータとして選ぶセレクト部4とを設けるよ
うに構成する。
データとクロックの位相に関係なくデータを取り込む回
路を提供することを目的とする。 【構成】 入力データを均等な位相差をもつn個のデー
タに変換する位相変換部1と、該位相変換部1が出力す
るn個のデータの各々についてのフリップフロップ演算
を行う回路を含み、かつ前記n個のデータに対応した数
の出力をもつフリップフロップ部2と、該フリップフロ
ップ部2が出力するn個のデータの多数決判定を行い、
当該判定結果をもとにn個のデータ中から最適位相のデ
ータを選択するための判定信号を出力する判定部3と、
該判定信号をもとに、入力クロックの立ち上がりタイミ
ングで前記フリップフロップ部2から出力されるデータ
をセレクトデータとして選ぶセレクト部4とを設けるよ
うに構成する。
Description
【0001】
【産業上の利用分野】本発明は、装置間で電気信号の授
受を行う回路に関するものである。
受を行う回路に関するものである。
【0002】
【従来の技術】図5は従来の一実施例回路の動作を示す
図であり、(A)は回路構成、(B)はタイムチャート
である。
図であり、(A)は回路構成、(B)はタイムチャート
である。
【0003】なお、図5(A)において、10a,10b は送
り出し側に備えたバッファであり、10a はデータ用、10
b はクロック用である。また、20a は受け取り側に備え
たフリップフロップ(FF)である さらに、図5(B)において、(a) は送り出し側(例え
ば第1プリント板)のバッファ10a と受け取り側(例え
ば第2プリント板)のフリップフロップ20a 間で授受さ
れるデータである。
り出し側に備えたバッファであり、10a はデータ用、10
b はクロック用である。また、20a は受け取り側に備え
たフリップフロップ(FF)である さらに、図5(B)において、(a) は送り出し側(例え
ば第1プリント板)のバッファ10a と受け取り側(例え
ば第2プリント板)のフリップフロップ20a 間で授受さ
れるデータである。
【0004】なお、(b) は送り出し側(第1プリント板
または装置)のバッファ10b と受け取り側(第2プリン
ト板または装置)のフリップフロップ20a 間で授受され
るクロックである。また、データ(a) とクロック(b) と
はペア(対)接続がされているとする。
または装置)のバッファ10b と受け取り側(第2プリン
ト板または装置)のフリップフロップ20a 間で授受され
るクロックである。また、データ(a) とクロック(b) と
はペア(対)接続がされているとする。
【0005】図5(A)に示す回路において、FF20a
において受け取られたデータ(a) はクロック(b) で叩か
れ、FF20a からデータが送出される。このようにデー
タ(a) の授受が行われる場合、図5(B)の(a) に示す
ようにFF20a では、1データ区間の始まりにセットア
ップ時間(Ts)、および1データ区間の終わりにホー
ルド時間(Th)が必要である。
において受け取られたデータ(a) はクロック(b) で叩か
れ、FF20a からデータが送出される。このようにデー
タ(a) の授受が行われる場合、図5(B)の(a) に示す
ようにFF20a では、1データ区間の始まりにセットア
ップ時間(Ts)、および1データ区間の終わりにホー
ルド時間(Th)が必要である。
【0006】このセットアップ時間(Ts)とホルド時
間(Th)の関係からデータの取り込み範囲である有効
時間(Ta)が決まり、クロック(b) の立ち上がりタイ
ミングは有効時間(Ta)のほぼ中央に設定されること
が望ましい。
間(Th)の関係からデータの取り込み範囲である有効
時間(Ta)が決まり、クロック(b) の立ち上がりタイ
ミングは有効時間(Ta)のほぼ中央に設定されること
が望ましい。
【0007】このため、当該有効時間(Ta)に合わせ
て送り出し側で、データ(a) の変化点とクロック(b) の
エッジ(例えば立ち上がり)との関係を厳密に規定して
おく必要がある。
て送り出し側で、データ(a) の変化点とクロック(b) の
エッジ(例えば立ち上がり)との関係を厳密に規定して
おく必要がある。
【0008】しかし、例えば第1プリント板および第2
プリント板の各回路における電源変動や温度変化等によ
りバッファ10a,10b で遅延量の変動が生じると、この時
間関係が維持出来なくなってくる。
プリント板の各回路における電源変動や温度変化等によ
りバッファ10a,10b で遅延量の変動が生じると、この時
間関係が維持出来なくなってくる。
【0009】従って、製品出荷時において、データ(a)
とクロック(b) が正しい位相関係で出力されているの
か、また、取り込み範囲が正常であるかの確認を行い、
満足していなければ両者間の遅延量の調整が必要にな
る。
とクロック(b) が正しい位相関係で出力されているの
か、また、取り込み範囲が正常であるかの確認を行い、
満足していなければ両者間の遅延量の調整が必要にな
る。
【0010】
【発明が解決しようとする課題】従って、従来例の技術
においては、製品出荷時にデータとクロックとの遅延量
の調整が必要になるという課題がある。
においては、製品出荷時にデータとクロックとの遅延量
の調整が必要になるという課題がある。
【0011】本発明は、データとクロックの位相に関係
なく、確実にデータを取り込むことを可能にする回路を
提供することを目的とする。
なく、確実にデータを取り込むことを可能にする回路を
提供することを目的とする。
【0012】
【課題を解決するための手段】上記の目的を達成するた
め、図1に示すごとく、入力データを均等な位相差をも
つn個のデータに変換する位相変換部1と、該位相変換
部1が出力するn個のデータの各々についてのフリップ
フロップ演算を行う回路を含み、かつ前記n個のデータ
に対応した数の出力をもつフリップフロップ部2と、該
フリップフロップ部2が出力するn個のデータの多数決
判定を行い、当該判定結果をもとにn個のデータ中から
最適位相のデータを選択するための判定信号を出力する
判定部3と、該判定信号をもとに、入力クロックの立ち
上がりタイミングで前記フリップフロップ部2から出力
されるデータをセレクトデータとして選ぶセレクト部4
とを設けるように構成する。
め、図1に示すごとく、入力データを均等な位相差をも
つn個のデータに変換する位相変換部1と、該位相変換
部1が出力するn個のデータの各々についてのフリップ
フロップ演算を行う回路を含み、かつ前記n個のデータ
に対応した数の出力をもつフリップフロップ部2と、該
フリップフロップ部2が出力するn個のデータの多数決
判定を行い、当該判定結果をもとにn個のデータ中から
最適位相のデータを選択するための判定信号を出力する
判定部3と、該判定信号をもとに、入力クロックの立ち
上がりタイミングで前記フリップフロップ部2から出力
されるデータをセレクトデータとして選ぶセレクト部4
とを設けるように構成する。
【0013】
【作用】本発明は図1に示すように、位相変換部1にお
いて入力データを均等な位相差をもつn個のデータに変
換し、フリップフロップ部2において該位相変換部1が
出力するn個のデータのフリップフロップ演算を行い、
さらに、判定部3において前記フリップフロップ部2が
出力するn個のデータの多数決判定を行い、当該判定結
果をもとにn個のデータ中から最適位相のデータを選択
するための判定信号を出力するようにする。
いて入力データを均等な位相差をもつn個のデータに変
換し、フリップフロップ部2において該位相変換部1が
出力するn個のデータのフリップフロップ演算を行い、
さらに、判定部3において前記フリップフロップ部2が
出力するn個のデータの多数決判定を行い、当該判定結
果をもとにn個のデータ中から最適位相のデータを選択
するための判定信号を出力するようにする。
【0014】従って、セレクト部4では当該判定信号を
もとにして、入力クロックの立ち上がりタイミングで前
記フリップフロップ部2から出力されるデータをセレク
トデータとして選ぶことが可能になる。
もとにして、入力クロックの立ち上がりタイミングで前
記フリップフロップ部2から出力されるデータをセレク
トデータとして選ぶことが可能になる。
【0015】
【実施例】以下、図2〜図4により本発明の実施例を説
明する。図2は本発明の一実施例回路の構成を示す図で
あり、図3は本発明の一実施例回路における判定部の構
成を示す図である。また、図4は本発明の一実施例回路
の動作を示す図である。
明する。図2は本発明の一実施例回路の構成を示す図で
あり、図3は本発明の一実施例回路における判定部の構
成を示す図である。また、図4は本発明の一実施例回路
の動作を示す図である。
【0016】図2において、1a〜1dは図1に示す位相変
換部1に対応した第1遅延部〜第4遅延部であり、第1
遅延部1aは入力データの1/5周期を遅延したデータφ
2を出力するもの、第2遅延部1bは入力データの2/5
周期を遅延したデータφ3を出力するもの、第3遅延部
1cは入力データの3/5周期を遅延したデータφ4を出
力するもの、第4遅延部1dは入力データの4/5周期を
遅延したデータφ5を出力するものである。
換部1に対応した第1遅延部〜第4遅延部であり、第1
遅延部1aは入力データの1/5周期を遅延したデータφ
2を出力するもの、第2遅延部1bは入力データの2/5
周期を遅延したデータφ3を出力するもの、第3遅延部
1cは入力データの3/5周期を遅延したデータφ4を出
力するもの、第4遅延部1dは入力データの4/5周期を
遅延したデータφ5を出力するものである。
【0017】2a〜2eは図1に示すフリップフロップ部
(FF部)2に対応した第1FF〜第5FFであり、各
FF2a〜FF2eでは入力される信号φ1〜信号φ5を入
力クロックの立ち上がりで取り込み、ラッチされたデー
タ1(D1) 〜データ5(D5) をFF2a〜FF2eより出力す
る。
(FF部)2に対応した第1FF〜第5FFであり、各
FF2a〜FF2eでは入力される信号φ1〜信号φ5を入
力クロックの立ち上がりで取り込み、ラッチされたデー
タ1(D1) 〜データ5(D5) をFF2a〜FF2eより出力す
る。
【0018】3は判定部であり、データ1(D1) 〜データ
5(D5) による多数決判定の結果をもとに、データ1(D1)
〜データ5(D5) の中で最適位相にあるセレクトデータを
選択するための判定信号〜判定信号を出力するもの
である。なお、判定信号〜判定信号の中の一つは
‘1’となり、他の二つは‘0’になるように演算され
る。
5(D5) による多数決判定の結果をもとに、データ1(D1)
〜データ5(D5) の中で最適位相にあるセレクトデータを
選択するための判定信号〜判定信号を出力するもの
である。なお、判定信号〜判定信号の中の一つは
‘1’となり、他の二つは‘0’になるように演算され
る。
【0019】4は2入力論理積演算のANDゲート4a〜
ANDゲート4cと3入力論理和演算のORゲート4dより
なるセレクト部である。なお、該セレクト部4は、例え
ば第2FF2b〜第4FF2dからのデータD2〜データD4と
判定部3からの判定信号〜判定信号間の演算により
最適のセレクトデータを出力する。
ANDゲート4cと3入力論理和演算のORゲート4dより
なるセレクト部である。なお、該セレクト部4は、例え
ば第2FF2b〜第4FF2dからのデータD2〜データD4と
判定部3からの判定信号〜判定信号間の演算により
最適のセレクトデータを出力する。
【0020】図4(A)は図2で扱われるデータを示
し、(a) は入力データ、(b) は入力クロック(出力クロ
ック)である。なお、(c) 〜(g) は入力データを所定の
時間だけ遅延させたデータである。なお、(c) は入力デ
ータ(a) そのまま(遅延量=0)のデータ、(d) は第1
遅延部1aから出力されるデータ、(e) は第2遅延部1bか
ら出力されるデータ、(f) は第3遅延部1cから出力され
るデータ、(g) は第4遅延部1dから出力されるデータで
ある。
し、(a) は入力データ、(b) は入力クロック(出力クロ
ック)である。なお、(c) 〜(g) は入力データを所定の
時間だけ遅延させたデータである。なお、(c) は入力デ
ータ(a) そのまま(遅延量=0)のデータ、(d) は第1
遅延部1aから出力されるデータ、(e) は第2遅延部1bか
ら出力されるデータ、(f) は第3遅延部1cから出力され
るデータ、(g) は第4遅延部1dから出力されるデータで
ある。
【0021】また、(h) 〜(l) は第1FF2a〜第5FF
2eから出力されるデータ(D1)〜データ(D5)であり、(m)
はORゲート4dからの出力されるセレクトデータであ
る。図2と図4に示すように、まず、入力データ(a) の
1周期の1/5の遅延量をつくる第1遅延部1aを挿入し
てデータφ2(d)をつくり、以下同様にして第2遅延部1
b, 第3遅延部1c、第4遅延部1dをそれぞれ挿入し、互
いに入力データの1周期の1/5だけ位相の異なったデ
ータφ1(c) 〜データφ5(g) の5種つくる。
2eから出力されるデータ(D1)〜データ(D5)であり、(m)
はORゲート4dからの出力されるセレクトデータであ
る。図2と図4に示すように、まず、入力データ(a) の
1周期の1/5の遅延量をつくる第1遅延部1aを挿入し
てデータφ2(d)をつくり、以下同様にして第2遅延部1
b, 第3遅延部1c、第4遅延部1dをそれぞれ挿入し、互
いに入力データの1周期の1/5だけ位相の異なったデ
ータφ1(c) 〜データφ5(g) の5種つくる。
【0022】この5種のデータφ1(c) 〜φ5(g) を入
力クロック(b) で第1FF2a〜第5FF2eに取り込み、
出力されたデータD1(h) 〜データD5(l) を判定部3に対
して加える。本例では、入力クロック(b) の立ち上がり
とデータφ1の切り替わりの両タイミングが一致してい
るため、データD1(h) は不定になる。
力クロック(b) で第1FF2a〜第5FF2eに取り込み、
出力されたデータD1(h) 〜データD5(l) を判定部3に対
して加える。本例では、入力クロック(b) の立ち上がり
とデータφ1の切り替わりの両タイミングが一致してい
るため、データD1(h) は不定になる。
【0023】判定部3は図4(B)に示すように、5本
のデータD1(h) 〜データD5(l) の各々を互いに比較し、
同一データが3本以上ある組を探し(一致)、その組に
対応するデータ位置を選択し、判定部3から図2に示す
ように判定信号〜判定信号を送出する。
のデータD1(h) 〜データD5(l) の各々を互いに比較し、
同一データが3本以上ある組を探し(一致)、その組に
対応するデータ位置を選択し、判定部3から図2に示す
ように判定信号〜判定信号を送出する。
【0024】セレクト部4において、ANDゲート4aで
は判定信号と第2FF2bからのデータD2(i) の間にお
いて論理積を求め、得られた結果をORゲート4dに加え
る。ANDゲート4bでは判定信号と第3FF2cからの
データD3(j) の間において論理積を求め、得られた結果
をORゲート4dに加える。なお、ANDゲート4cでは判
定信号と第4FF2dからのデータD4(k) の間において
論理積を求め、得られた3つの結果をORゲート4dに加
える。
は判定信号と第2FF2bからのデータD2(i) の間にお
いて論理積を求め、得られた結果をORゲート4dに加え
る。ANDゲート4bでは判定信号と第3FF2cからの
データD3(j) の間において論理積を求め、得られた結果
をORゲート4dに加える。なお、ANDゲート4cでは判
定信号と第4FF2dからのデータD4(k) の間において
論理積を求め、得られた3つの結果をORゲート4dに加
える。
【0025】ORゲート4dでは、3 つのANDゲート4a
〜ANDゲート4cの中、判定信号〜判定信号の中で
‘1’である例えばANDゲート4cに入力するデータD3
(j)をセレクトデータ(m) として出力する。
〜ANDゲート4cの中、判定信号〜判定信号の中で
‘1’である例えばANDゲート4cに入力するデータD3
(j)をセレクトデータ(m) として出力する。
【0026】即ち、入力データ(a) が入力クロック(b)
に対して位相ずれを生じても、必ず入力クロック(b) の
立ち上がりタイミングに固定され、かつ位相の異にする
複数データの中から最適位相のデータを選択しセレクト
データ(m) として出力する。
に対して位相ずれを生じても、必ず入力クロック(b) の
立ち上がりタイミングに固定され、かつ位相の異にする
複数データの中から最適位相のデータを選択しセレクト
データ(m) として出力する。
【0027】以下、図3により判定部3の動作を詳細に
説明する。図3において、3a〜3eは3データ乃至5デー
タの排他的否定論理和のENORゲートであり、3f〜3h
は2入力論理和のORゲートである。また、3iと3jは2
入力論理積(反転入力の端子に○印を付与)のANDゲ
ートである。
説明する。図3において、3a〜3eは3データ乃至5デー
タの排他的否定論理和のENORゲートであり、3f〜3h
は2入力論理和のORゲートである。また、3iと3jは2
入力論理積(反転入力の端子に○印を付与)のANDゲ
ートである。
【0028】いま一例として、第1FF2aの出力D1と第
2FF2bの出力D2はともに‘0’であり、第3FF2cの
出力D3と第4FF2dの出力D4および第5FF2eの出力D5
はともに‘1’であるとする。
2FF2bの出力D2はともに‘0’であり、第3FF2cの
出力D3と第4FF2dの出力D4および第5FF2eの出力D5
はともに‘1’であるとする。
【0029】この場合、ENORゲート3cの出力のみが
‘1’になり、他のENORゲート3a,3b,3d,3e の出力
は‘0’になる。また、ORゲート3fから出力される判
定信号は‘0’になり、ORゲート3gの出力もまた
‘0’なので、ORゲート3hの出力は‘0’になり、A
NDゲート3jから出力される判定信号は‘0’にな
る。
‘1’になり、他のENORゲート3a,3b,3d,3e の出力
は‘0’になる。また、ORゲート3fから出力される判
定信号は‘0’になり、ORゲート3gの出力もまた
‘0’なので、ORゲート3hの出力は‘0’になり、A
NDゲート3jから出力される判定信号は‘0’にな
る。
【0030】従って、ANDゲート3jにはENORゲー
ト3cから出力される‘1’とORゲート3hから出力され
る‘0’の反転の‘1’が加わり、ANDゲート3jは
‘1’になる判定信号を出力する。
ト3cから出力される‘1’とORゲート3hから出力され
る‘0’の反転の‘1’が加わり、ANDゲート3jは
‘1’になる判定信号を出力する。
【0031】この判定信号が図2のANDゲート4cの
みをオンにし、図4(B)に示すように、データD4(k)
を最適なるセレクトデータ(m) として選びANDゲート
4dから出力する。
みをオンにし、図4(B)に示すように、データD4(k)
を最適なるセレクトデータ(m) として選びANDゲート
4dから出力する。
【0032】
【発明の効果】以上の説明から明らかなように本発明に
よれば、部品が搭載されたプリント板または装置の単体
試験において、授受されるデータとクロック間の位相調
整が不要になるという効果を奏する。
よれば、部品が搭載されたプリント板または装置の単体
試験において、授受されるデータとクロック間の位相調
整が不要になるという効果を奏する。
【図1】 本発明の原理構成の回路を示す図である。
【図2】 本発明の一実施例回路の構成を示す図であ
る。
る。
【図3】 本発明の一実施例回路における判定部の構成
を示す図である。
を示す図である。
【図4】 本発明の一実施例回路の動作を示す図であ
る。
る。
【図5】 従来の一実施例回路の動作を示す図である。
1は位相変換部 2はフリップフロップ部(FF部) 3は判定部 4はセレクト部
Claims (1)
- 【請求項1】 入力データを均等な位相差をもつn個の
データに変換する位相変換部(1) と、 該位相変換部(1) が出力するn個のデータの各々につい
てのフリップフロップ演算を行う回路を含み、かつ前記
n個のデータに対応した数の出力をもつフリップフロッ
プ部(2) と、 該フリップフロップ部(2) が出力するn個のデータの多
数決判定を行い、当該判定結果をもとにn個のデータ中
から最適位相のデータを選択するための判定信号を出力
する判定部(3) と、 該判定信号をもとに、入力クロックの立ち上がりタイミ
ングで前記フリップフロップ部(2) から出力されるデー
タをセレクトデータとして選ぶセレクト部(4)とを備え
たことを特徴とした自動入力位相調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5023820A JPH06237246A (ja) | 1993-02-12 | 1993-02-12 | 自動入力位相調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5023820A JPH06237246A (ja) | 1993-02-12 | 1993-02-12 | 自動入力位相調整回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06237246A true JPH06237246A (ja) | 1994-08-23 |
Family
ID=12120998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5023820A Pending JPH06237246A (ja) | 1993-02-12 | 1993-02-12 | 自動入力位相調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06237246A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
JP2009077134A (ja) * | 2007-09-20 | 2009-04-09 | Ricoh Co Ltd | データリカバリ方法およびデータリカバリ回路 |
JP2010198590A (ja) * | 2009-01-30 | 2010-09-09 | Nikon Corp | データ転送装置およびカメラ |
JP2020065298A (ja) * | 2018-07-05 | 2020-04-23 | ソニー株式会社 | 受信装置および通信システム |
-
1993
- 1993-02-12 JP JP5023820A patent/JPH06237246A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6526106B1 (en) | 1997-05-08 | 2003-02-25 | Nec Corporation | Synchronous circuit controller for controlling data transmission between asynchrous circuit |
JP2009077134A (ja) * | 2007-09-20 | 2009-04-09 | Ricoh Co Ltd | データリカバリ方法およびデータリカバリ回路 |
JP2010198590A (ja) * | 2009-01-30 | 2010-09-09 | Nikon Corp | データ転送装置およびカメラ |
JP2020065298A (ja) * | 2018-07-05 | 2020-04-23 | ソニー株式会社 | 受信装置および通信システム |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010313 |