JP2728877B2 - マトリクス型ディスプレイのデータドライバ - Google Patents
マトリクス型ディスプレイのデータドライバInfo
- Publication number
- JP2728877B2 JP2728877B2 JP62305168A JP30516887A JP2728877B2 JP 2728877 B2 JP2728877 B2 JP 2728877B2 JP 62305168 A JP62305168 A JP 62305168A JP 30516887 A JP30516887 A JP 30516887A JP 2728877 B2 JP2728877 B2 JP 2728877B2
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- Japan
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- data
- parallel
- latch
- bits
- display
- Prior art date
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- Expired - Lifetime
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の詳細な説明】
〔概要〕
AC形PDP（プラズマ・ディスプレイ・パネル）等のマ
トリクス型ディスプレイで、中間調（階調）表示を行な
う場合に必要なデータをディスプレイに供給するマトリ
クス型ディスプレイのデータドライバに関し、 比較的多い画素数のディスプレイを、データドライバ
へのデータ転送周波数を低くして駆動できることを目的
とし、 転送データを１水平走査期間当り複数ビットのパラレル
転送データとし、該パラレル転送データをシフトするシ
フトレジスタを該パラレル転送データに夫々対応して複
数並列に設け、該各シフトレジスタの各パラレル出力を
順次切換え選択して１水平走査期間当り上記複数ビット
のデータを順次マトリクス型ディスプレイのデータ側電
極群に供給する切換選択手段を設けた構成とする。 〔産業上の利用分野〕 本発明は、AC形PDP等のマトリクス型ディスプレイ
で、中間調表示を行なう場合に必要なデータをディスプ
レイに供給するマトリクス型ディスプレイのデータドラ
イバに関する。 上記のように、特に中間調示を行なう場合は、一般の
２値表示と異なってｎビットのデータを用いる必要があ
る。この場合、データドライバへのデータ転送周波数と
しては、現在では16MHz〜20MHz程度が限界であり、この
ような現状からデータ転送周波数は低い方が望ましい。 〔従来の技術〕 AC形PDP等で中間調表示を行なう方法として、フィー
ルド内時分割法が知られている。ディスプレイの画素数
が例えば640（横＝データ側）×400（縦＝走査側）の場
合、一般の２値表示であれば１水平走査期間（1H）当り
640（画素）のデータを転送すればよいが、フィールド
内時分割法を用いた中間調表示（例えは16中間調の場合
は４ビット）であれば第７図に示すように1H当り４（ビ
ット）×640（画素）のデータをシリアルに転送しなけ
ればならない。第７図中、HSYNCは水平同期信号、Ｉ〜I
Vは４ビットのシリアル転送データで、中間調の重みを
示す。一方、中間調の重みを時間的長さで模式的に示し
たものとディスプレイの縦方向の走査線（電極）No.と
の関係を第８図に示す。第８図では、縦軸に走査線No.
横軸に１フィールド（１画面）分の走査時間を夫々とっ
てある。 ここで、第７図及び第８図を併せ参照してデータの形
態を説明するに、最初の1Hの期間、第１ビットＩは第１
ライン目のデータが640画素分、第２ビットIIは第197ラ
イン目のデータが640画素分、第３ビットIIIは第189ラ
イン目のデータ640画素分、第４ビットIVは第173ライン
目のデータが640画素分含まれており、以下、次の1Hの
期間もこれに準じる構成とされている。つまり、最初の
1Hの期間で第１、第197、第189、第173の各ラインの画
素データが送られ、次の1Hの期間で第２、第198、…の
画素データが送られる。 第９図は従来のデータドライバのブロック図を示す。
第７図において説明した様な1H当り４ビットのシリアル
転送データはシフトクロックによってシフトレジスタ１
に取込まれ、シフトレジスタ１から出力されたデータは
ラッチ２にてラッチされた後、ディスプレイ３に供給さ
れて、ここで転送データに基づいた中間調表示が行なわ
れる。この場合、フィールド内時分割法を用いているの
で、2n中間調（ｎビット）の場合は1Hにｎ回データをシ
リアルに転送する必要がある。 〔発明が解決しようとする問題点〕 ディスプレイの画素数を例えば640（横）×400（縦）
の場合ｎ＝１の２値表示のときデータ転送速度は約16MH
zとなり、データ電極が２分割されて上下に取出される
通常のディスプレイでは各8MHzとなる。然るに、前述の
ような中間調表示では複数ビット必要とされ、例えばｎ
＝４（16中間調）のときデータ転送速度は約32MHzとな
り、中間調数や画素数を増やすとデータ転送速度は更に
速くなる。 しかしながら、現在の技術ではデータドライバへのデ
ータ転送速度は16MHz〜20MHz程度が限界で、今後更に高
速のものが開発されても消費電力の増加が問題となり、
従って、前述のような640（横）×400（縦）のような比
較的多い画素数のディスプレイには適用できない問題点
があった。 本発明は、比較的多い画素数のディスプレイを、デー
タドライバへのデータ転送周波数を低くして駆動できる
マトリクス型ディスプレイのデータドライバを提供する
ことを目的とする。 〔問題点を解決するための手段〕 第１図は本発明の原理図を示す。同図中、Ｉ〜IVは1H
当り複数ビットのパラレル転送データである。11〜14は
該パラレル転送データをシフトするシフトレジスタで、
該パラレル転送データに夫々対応して複数並列に設けら
れている。７は切換選択手段で、各シフトレジスタの各
パラレル出力を順次切換え選択して1H当り上記複数ビッ
トのデータを順次マトリクス型ディスプレイ３のデータ
側電極群に供給する。切換選択手段７は、各シフトレジ
スタ11〜14の各パラレル出力毎に設けられ、各シフトレ
ジスタ11〜14の各パラレル出力を順次切換え選択するス
イッチ4a〜と各シフトレジスタ11〜14の各パラレル出力
をラッチするラッチ21〜24とから構成される。 〔作用〕 1H当り４ビットのパラレル転送データＩ〜IVに対応し
て設けられたシフトレジスタ11〜14にて転送データをシ
フトする。シフトレジスタ11〜14の出力を切換選択手段
７にて順次切換え選択して1H期間に４ビットのデータを
順次ディスプレイ３のデータ側電極に供給する。この場
合、転送データを1H当り４ビットのパラレルで転送して
いるので、各シフトレジスタの転送周波数は従来のもの
の1/4で済む。また、データをラッチに取り込み、スイ
ッチにより切り換えることにより時分割でデータに応じ
た出力パルスを発生させることができるため、ドライバ
の数をデータライン分と済ませることができる。 〔実施例〕 第２図は本発明になるデータドライバの第１実施例の
ブロック図を示す。同図中、11〜14はシフトレジスタ
で、後述の転送データＩ〜IVに各々対応して並列に設け
られており、転送データＩ〜IVを夫々シフトする。21〜
24はラッチで、夫々シフトレジスタ11〜14に対応して設
けられており、シフトレジスタ11〜14の各出力をラッチ
する。4a,4b,…は切換スイッチで、ラッチ21〜24の各出
力を1H当り時分割的に切換えて取出す。 ここで、転送データとしては、第３図（Ａ）に示す▲
▼の1H当り640画素分のデータからなるビッ
トＩ〜ビットIVの転送データ（第３図（Ｂ））がパラレ
ルに入力（つまり、1H当りｎビットのパラレルデータで
入力）する構成とされている。従って、転送データ周波
数は、第９図で説明した従来のものの転送周波数の1/n
になる。 第２図において、データＩ〜IVは夫々シフトレジスタ
11〜14に供給されてシフトされ、ラッチ22〜24に第３図
（Ｃ）に示すラッチ信号のタイミングでラッチされる。
ラッチ21〜24から出力されたデータは、第３図（Ｅ）に
示す切換信号のタイミングでスイッチングされるスイッ
チ4a,4b,…にて切換出力され、第３図（Ｄ）に示すよう
な1H当り４ビットのデータにされ、ディスプレイ３に供
給される。 このように、データドライバ内に複数（ｎ個）のシフ
トレジスタ11〜14を並列に設けてデータを1H当りｎビッ
トのパラレルで転送しているので、各シフトレジスタ11
〜14の転送周波数は従来のものの1/nで済み、従って、6
40（横）×400（縦）の画素数を持つ比較的大きいディ
スプレイにも十分適用できる。 第４図は本発明の第２実施例のブロック図を示し、同
図中、第２図と同一部分には同一番号を付してその説明
を省略する。同図中、５はラッチで、スイッチ4a,4b,…
の切換タイミングと同じタイミングでラッチを行なう。 この場合の転送データは、第５図（Ｂ）に示す如く、
1H当り４ビットのパラレルのデータＩ〜IVが1Hをｎ（＝
４）等分した期間順次ずれたタイミンで入力される構成
とされている。このものは、ラッチ１個で済む。 第４図において、データＩ〜IVは夫々シフトレジスタ
11〜14に供給されてシフトされ、第５図（Ｄ）に示すラ
ッチ信号と同じタイミングでスイッチングされるスイッ
チ4a,4b,…にて切換出力される。スイッチ4a,4b,…の出
力はラッチ５にて第５図（Ｄ）に示すラッチ信号のタイ
ミングでラッチされ、第５図（Ｃ）に示すような1H当り
４ビットのデータにされ、ディスプレイ３のデータ側電
極に供給される。 この実施例も前述の実施例と同様、データを1H当りｎ
ビットのパラレルで転送しているので、転送周波数を従
来のものの1/nで済む。 なお、前述の各実施例ではｎビットに対してｎ個のシ
フトレジスタを備えた構成であるが、転送周波数が許せ
ば、シフトレジスタの数は（n/2）個でもよい。このも
のは、第６図に示す如く、シリアルとパラレルとの両方
の形でデータを転送し、ビットI,IIのデータをシフトレ
ジスタ61に、ビットIII,IVのデータをシフトレジスタ62
に夫々供給する。 〔発明の効果〕 以上説明した如く、本発明によれば、複数（ｎ個）の
シフトレジスタを並列に設けてデータを1H当りｎビット
のパラレルで転送しているので、各シフトレジスタの転
送周波数は従来のものの1/nで済み、従って、例えば640
（横）×400（縦）等の画素数を持つ比較的大きいディ
スプレイも十分適用できる。また、データをラッチに取
り込み、スイッチにより切り換えることにより時分割で
データに応じた出力パルスを発生させることができるた
め、ドライバの数をデータライン分と済ませることがで
きる。
トリクス型ディスプレイで、中間調（階調）表示を行な
う場合に必要なデータをディスプレイに供給するマトリ
クス型ディスプレイのデータドライバに関し、 比較的多い画素数のディスプレイを、データドライバ
へのデータ転送周波数を低くして駆動できることを目的
とし、 転送データを１水平走査期間当り複数ビットのパラレル
転送データとし、該パラレル転送データをシフトするシ
フトレジスタを該パラレル転送データに夫々対応して複
数並列に設け、該各シフトレジスタの各パラレル出力を
順次切換え選択して１水平走査期間当り上記複数ビット
のデータを順次マトリクス型ディスプレイのデータ側電
極群に供給する切換選択手段を設けた構成とする。 〔産業上の利用分野〕 本発明は、AC形PDP等のマトリクス型ディスプレイ
で、中間調表示を行なう場合に必要なデータをディスプ
レイに供給するマトリクス型ディスプレイのデータドラ
イバに関する。 上記のように、特に中間調示を行なう場合は、一般の
２値表示と異なってｎビットのデータを用いる必要があ
る。この場合、データドライバへのデータ転送周波数と
しては、現在では16MHz〜20MHz程度が限界であり、この
ような現状からデータ転送周波数は低い方が望ましい。 〔従来の技術〕 AC形PDP等で中間調表示を行なう方法として、フィー
ルド内時分割法が知られている。ディスプレイの画素数
が例えば640（横＝データ側）×400（縦＝走査側）の場
合、一般の２値表示であれば１水平走査期間（1H）当り
640（画素）のデータを転送すればよいが、フィールド
内時分割法を用いた中間調表示（例えは16中間調の場合
は４ビット）であれば第７図に示すように1H当り４（ビ
ット）×640（画素）のデータをシリアルに転送しなけ
ればならない。第７図中、HSYNCは水平同期信号、Ｉ〜I
Vは４ビットのシリアル転送データで、中間調の重みを
示す。一方、中間調の重みを時間的長さで模式的に示し
たものとディスプレイの縦方向の走査線（電極）No.と
の関係を第８図に示す。第８図では、縦軸に走査線No.
横軸に１フィールド（１画面）分の走査時間を夫々とっ
てある。 ここで、第７図及び第８図を併せ参照してデータの形
態を説明するに、最初の1Hの期間、第１ビットＩは第１
ライン目のデータが640画素分、第２ビットIIは第197ラ
イン目のデータが640画素分、第３ビットIIIは第189ラ
イン目のデータ640画素分、第４ビットIVは第173ライン
目のデータが640画素分含まれており、以下、次の1Hの
期間もこれに準じる構成とされている。つまり、最初の
1Hの期間で第１、第197、第189、第173の各ラインの画
素データが送られ、次の1Hの期間で第２、第198、…の
画素データが送られる。 第９図は従来のデータドライバのブロック図を示す。
第７図において説明した様な1H当り４ビットのシリアル
転送データはシフトクロックによってシフトレジスタ１
に取込まれ、シフトレジスタ１から出力されたデータは
ラッチ２にてラッチされた後、ディスプレイ３に供給さ
れて、ここで転送データに基づいた中間調表示が行なわ
れる。この場合、フィールド内時分割法を用いているの
で、2n中間調（ｎビット）の場合は1Hにｎ回データをシ
リアルに転送する必要がある。 〔発明が解決しようとする問題点〕 ディスプレイの画素数を例えば640（横）×400（縦）
の場合ｎ＝１の２値表示のときデータ転送速度は約16MH
zとなり、データ電極が２分割されて上下に取出される
通常のディスプレイでは各8MHzとなる。然るに、前述の
ような中間調表示では複数ビット必要とされ、例えばｎ
＝４（16中間調）のときデータ転送速度は約32MHzとな
り、中間調数や画素数を増やすとデータ転送速度は更に
速くなる。 しかしながら、現在の技術ではデータドライバへのデ
ータ転送速度は16MHz〜20MHz程度が限界で、今後更に高
速のものが開発されても消費電力の増加が問題となり、
従って、前述のような640（横）×400（縦）のような比
較的多い画素数のディスプレイには適用できない問題点
があった。 本発明は、比較的多い画素数のディスプレイを、デー
タドライバへのデータ転送周波数を低くして駆動できる
マトリクス型ディスプレイのデータドライバを提供する
ことを目的とする。 〔問題点を解決するための手段〕 第１図は本発明の原理図を示す。同図中、Ｉ〜IVは1H
当り複数ビットのパラレル転送データである。11〜14は
該パラレル転送データをシフトするシフトレジスタで、
該パラレル転送データに夫々対応して複数並列に設けら
れている。７は切換選択手段で、各シフトレジスタの各
パラレル出力を順次切換え選択して1H当り上記複数ビッ
トのデータを順次マトリクス型ディスプレイ３のデータ
側電極群に供給する。切換選択手段７は、各シフトレジ
スタ11〜14の各パラレル出力毎に設けられ、各シフトレ
ジスタ11〜14の各パラレル出力を順次切換え選択するス
イッチ4a〜と各シフトレジスタ11〜14の各パラレル出力
をラッチするラッチ21〜24とから構成される。 〔作用〕 1H当り４ビットのパラレル転送データＩ〜IVに対応し
て設けられたシフトレジスタ11〜14にて転送データをシ
フトする。シフトレジスタ11〜14の出力を切換選択手段
７にて順次切換え選択して1H期間に４ビットのデータを
順次ディスプレイ３のデータ側電極に供給する。この場
合、転送データを1H当り４ビットのパラレルで転送して
いるので、各シフトレジスタの転送周波数は従来のもの
の1/4で済む。また、データをラッチに取り込み、スイ
ッチにより切り換えることにより時分割でデータに応じ
た出力パルスを発生させることができるため、ドライバ
の数をデータライン分と済ませることができる。 〔実施例〕 第２図は本発明になるデータドライバの第１実施例の
ブロック図を示す。同図中、11〜14はシフトレジスタ
で、後述の転送データＩ〜IVに各々対応して並列に設け
られており、転送データＩ〜IVを夫々シフトする。21〜
24はラッチで、夫々シフトレジスタ11〜14に対応して設
けられており、シフトレジスタ11〜14の各出力をラッチ
する。4a,4b,…は切換スイッチで、ラッチ21〜24の各出
力を1H当り時分割的に切換えて取出す。 ここで、転送データとしては、第３図（Ａ）に示す▲
▼の1H当り640画素分のデータからなるビッ
トＩ〜ビットIVの転送データ（第３図（Ｂ））がパラレ
ルに入力（つまり、1H当りｎビットのパラレルデータで
入力）する構成とされている。従って、転送データ周波
数は、第９図で説明した従来のものの転送周波数の1/n
になる。 第２図において、データＩ〜IVは夫々シフトレジスタ
11〜14に供給されてシフトされ、ラッチ22〜24に第３図
（Ｃ）に示すラッチ信号のタイミングでラッチされる。
ラッチ21〜24から出力されたデータは、第３図（Ｅ）に
示す切換信号のタイミングでスイッチングされるスイッ
チ4a,4b,…にて切換出力され、第３図（Ｄ）に示すよう
な1H当り４ビットのデータにされ、ディスプレイ３に供
給される。 このように、データドライバ内に複数（ｎ個）のシフ
トレジスタ11〜14を並列に設けてデータを1H当りｎビッ
トのパラレルで転送しているので、各シフトレジスタ11
〜14の転送周波数は従来のものの1/nで済み、従って、6
40（横）×400（縦）の画素数を持つ比較的大きいディ
スプレイにも十分適用できる。 第４図は本発明の第２実施例のブロック図を示し、同
図中、第２図と同一部分には同一番号を付してその説明
を省略する。同図中、５はラッチで、スイッチ4a,4b,…
の切換タイミングと同じタイミングでラッチを行なう。 この場合の転送データは、第５図（Ｂ）に示す如く、
1H当り４ビットのパラレルのデータＩ〜IVが1Hをｎ（＝
４）等分した期間順次ずれたタイミンで入力される構成
とされている。このものは、ラッチ１個で済む。 第４図において、データＩ〜IVは夫々シフトレジスタ
11〜14に供給されてシフトされ、第５図（Ｄ）に示すラ
ッチ信号と同じタイミングでスイッチングされるスイッ
チ4a,4b,…にて切換出力される。スイッチ4a,4b,…の出
力はラッチ５にて第５図（Ｄ）に示すラッチ信号のタイ
ミングでラッチされ、第５図（Ｃ）に示すような1H当り
４ビットのデータにされ、ディスプレイ３のデータ側電
極に供給される。 この実施例も前述の実施例と同様、データを1H当りｎ
ビットのパラレルで転送しているので、転送周波数を従
来のものの1/nで済む。 なお、前述の各実施例ではｎビットに対してｎ個のシ
フトレジスタを備えた構成であるが、転送周波数が許せ
ば、シフトレジスタの数は（n/2）個でもよい。このも
のは、第６図に示す如く、シリアルとパラレルとの両方
の形でデータを転送し、ビットI,IIのデータをシフトレ
ジスタ61に、ビットIII,IVのデータをシフトレジスタ62
に夫々供給する。 〔発明の効果〕 以上説明した如く、本発明によれば、複数（ｎ個）の
シフトレジスタを並列に設けてデータを1H当りｎビット
のパラレルで転送しているので、各シフトレジスタの転
送周波数は従来のものの1/nで済み、従って、例えば640
（横）×400（縦）等の画素数を持つ比較的大きいディ
スプレイも十分適用できる。また、データをラッチに取
り込み、スイッチにより切り換えることにより時分割で
データに応じた出力パルスを発生させることができるた
め、ドライバの数をデータライン分と済ませることがで
きる。
【図面の簡単な説明】
第１図は本発明の原理図、
第２図及び第３図は夫々本発明の第１実施例のブロック
図及びその動作タイミングチャート、 第４図及び第５図は夫々本発明の第２実施例のブロック
図及びその動作タイミングチャート、 第６図は本発明の他の実施例を説明する図、 第７図はフィールド内時分割法による転送データの様子
を示す図、 第８図は転送データのビットと走査線No.との関係を示
す図、 第９図は従来のブロック図である。 図において、 11〜14,61,62はシフトレジスタ、 21〜24,5はラッチ、 ３はディスプレイ、 4a,4b,…はスイッチ、 ７は切換選択手段 を示す。
図及びその動作タイミングチャート、 第４図及び第５図は夫々本発明の第２実施例のブロック
図及びその動作タイミングチャート、 第６図は本発明の他の実施例を説明する図、 第７図はフィールド内時分割法による転送データの様子
を示す図、 第８図は転送データのビットと走査線No.との関係を示
す図、 第９図は従来のブロック図である。 図において、 11〜14,61,62はシフトレジスタ、 21〜24,5はラッチ、 ３はディスプレイ、 4a,4b,…はスイッチ、 ７は切換選択手段 を示す。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−256384（ＪＰ，Ａ)
特開 昭62−89089（ＪＰ，Ａ)
特開 昭62−245289（ＪＰ，Ａ)
特開 昭62−276594（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．１水平期間当り複数ビットのパラレル転送データ
（I,II,III,IV）の夫々に対応して複数並列に設けら
れ、該パラレル転送データ（I,II,III,IV）をシフトす
るシフトレジスタ（11〜14）と、 前記各シフトレジスタ（11〜14）の各パラレル出力毎に
設けられ、前記各シフトレジスタ（11〜14）の各パラレ
ル出力を順次切換え選択するスイッチ（4a〜）と、 前記各スイッチ（4a〜）の各出力をラッチするラッチ
（５）とを有し、 １水平走査期間当り上記複数ビットのデータを順次マト
リクス型ディスプレイ（３）のデータ側電極群に供給す
ることを特徴とするマトリクス型ディスプレイドライ
バ。 ２．１水平期間当り複数ビットのパラレル転送データ
（I,II,III,IV）の夫々に対応して複数並列に設けら
れ、該パラレル転送データ（I,II,III,IV）をシフトす
るシフトレジスタ（11〜14）と、 前記各シフトレジスタ（11〜14）の各パラレル出力をラ
ッチするラッチ（21〜24）と、 各ラッチ（21〜24）の出力毎に設けられ、前記各ラッチ
（21〜24）の各出力を順次切換え選択するスイッチ（4a
〜）とを有し、 １水平走査期間当り上記複数ビットのデータを順次マト
リクス型ディスプレイ（３）のデータ側電極群に供給す
ることを特徴とするマトリクス型ディスプレイドライ
バ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305168A JP2728877B2 (ja) | 1987-12-02 | 1987-12-02 | マトリクス型ディスプレイのデータドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305168A JP2728877B2 (ja) | 1987-12-02 | 1987-12-02 | マトリクス型ディスプレイのデータドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01145693A JPH01145693A (ja) | 1989-06-07 |
| JP2728877B2 true JP2728877B2 (ja) | 1998-03-18 |
Family
ID=17941882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62305168A Expired - Lifetime JP2728877B2 (ja) | 1987-12-02 | 1987-12-02 | マトリクス型ディスプレイのデータドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728877B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3862966B2 (ja) * | 2001-03-30 | 2006-12-27 | 株式会社日立製作所 | 画像表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120989A (ja) * | 1984-07-10 | 1986-01-29 | 株式会社富士通ゼネラル | ドツトマトリツクス型デイスプレイの輝度変調回路 |
-
1987
- 1987-12-02 JP JP62305168A patent/JP2728877B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01145693A (ja) | 1989-06-07 |
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