JP2725463B2 - サーボモータの速度検出装置 - Google Patents
サーボモータの速度検出装置Info
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- JP2725463B2 JP2725463B2 JP3056595A JP5659591A JP2725463B2 JP 2725463 B2 JP2725463 B2 JP 2725463B2 JP 3056595 A JP3056595 A JP 3056595A JP 5659591 A JP5659591 A JP 5659591A JP 2725463 B2 JP2725463 B2 JP 2725463B2
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- Japan
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- signal
- circuit
- output
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- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高精度なNC装置やロ
ボットに使用されるサーボモータの速度検出装置に関す
る。
ボットに使用されるサーボモータの速度検出装置に関す
る。
【0002】
【従来の技術】従来の速度信号検出装置の構成を図5お
よび図6に示し、その動作原理を説明する。
よび図6に示し、その動作原理を説明する。
【0003】図5において、サーボモータ1に直結した
ロータリーエンコーダ2の出力を入力とする4逓倍回路
4において、CW回転時にはパルス列出力PCWを出力
し、CCW回転時にはパルス列出力PCCWを出力す
る。パルス列出力PCWとパルス列出力PCCWを入力
とするOR回路33によって2つの入力を加算し、CP
U34の割り込み入力INTに接続する。CPU34に
おいては、図6のフローチャートに示すように、速度ル
ープ36の演算周期毎に割り込み入力INTを許可し
(37)、割り込みが発生すると(38)、パルス列出
力PCWとパルス列出力PCCWを入力とするUP/D
OWNカウンタ35の出力を読み込み(39)、さらに
内部タイマー値を読み込んだ(40)後、割り込み入力
INTを禁止する(41)。次に、前回発生した割り込
みから今回発生した割り込みまでのタイマー値とパルス
数から速度フィールドバック信号を演算する(42)。
以上のようにしてモータ1の速度を計算していた。
ロータリーエンコーダ2の出力を入力とする4逓倍回路
4において、CW回転時にはパルス列出力PCWを出力
し、CCW回転時にはパルス列出力PCCWを出力す
る。パルス列出力PCWとパルス列出力PCCWを入力
とするOR回路33によって2つの入力を加算し、CP
U34の割り込み入力INTに接続する。CPU34に
おいては、図6のフローチャートに示すように、速度ル
ープ36の演算周期毎に割り込み入力INTを許可し
(37)、割り込みが発生すると(38)、パルス列出
力PCWとパルス列出力PCCWを入力とするUP/D
OWNカウンタ35の出力を読み込み(39)、さらに
内部タイマー値を読み込んだ(40)後、割り込み入力
INTを禁止する(41)。次に、前回発生した割り込
みから今回発生した割り込みまでのタイマー値とパルス
数から速度フィールドバック信号を演算する(42)。
以上のようにしてモータ1の速度を計算していた。
【0004】
【発明が解決しようとする課題】しかし、このような方
法においては、割り込みの発生するタイミングが定まら
ないので、演算上必要な所では割り込みを禁止する必要
があり、割り込みを禁止した時間だけ測定精度が悪化し
たり、速度ループの演算周期が長くなる。
法においては、割り込みの発生するタイミングが定まら
ないので、演算上必要な所では割り込みを禁止する必要
があり、割り込みを禁止した時間だけ測定精度が悪化し
たり、速度ループの演算周期が長くなる。
【0005】本発明は上記従来の課題を解決するもの
で、速度ループの演算周期の延長による応答性の劣化
や、速度フィードバック信号の演算誤差によるサーボ性
能の悪化などを改善するサーボモータの速度検出装置を
提供することを目的とする。
で、速度ループの演算周期の延長による応答性の劣化
や、速度フィードバック信号の演算誤差によるサーボ性
能の悪化などを改善するサーボモータの速度検出装置を
提供することを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に本発明の速度検出装置は、CPUの演算周期を設定す
るパルス発振回路と、サンプリング周期の最初のエンコ
ーダパルスと、次のサンプリング周期の最初のエンコー
ダパルスとの間隔時間を測定するタイマー回路と、この
タイマー回路の測定時間内に発生したエンコーダの4逓
倍のパルス数をカウントし信号処理回路のリセット信号
でクリアーするカウンタ回路と、前記タイマー回路とカ
ウンタ回路の出力をホールドするホールド回路と、この
ホールド回路の出力を前記パルス発振回路の出力P1の
タイミングで読み込み速度フィールドバック信号を演算
する前記CPUで構成している。
に本発明の速度検出装置は、CPUの演算周期を設定す
るパルス発振回路と、サンプリング周期の最初のエンコ
ーダパルスと、次のサンプリング周期の最初のエンコー
ダパルスとの間隔時間を測定するタイマー回路と、この
タイマー回路の測定時間内に発生したエンコーダの4逓
倍のパルス数をカウントし信号処理回路のリセット信号
でクリアーするカウンタ回路と、前記タイマー回路とカ
ウンタ回路の出力をホールドするホールド回路と、この
ホールド回路の出力を前記パルス発振回路の出力P1の
タイミングで読み込み速度フィールドバック信号を演算
する前記CPUで構成している。
【0007】
【作用】本発明によれば、演算周期毎に発生したパルス
数とパルス間隔をハードウェアによって正確に測定する
ことで、CPUで正確に速度フィードバック信号を演算
できる。さらに計測と計算をハードとソフトに分担する
ことで演算時間を短縮でき、演算周期を短縮することで
サーボ応答性を向上できる。
数とパルス間隔をハードウェアによって正確に測定する
ことで、CPUで正確に速度フィードバック信号を演算
できる。さらに計測と計算をハードとソフトに分担する
ことで演算時間を短縮でき、演算周期を短縮することで
サーボ応答性を向上できる。
【0008】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図1は従来例の図6のソフト処理をハード回路に置
換した改善案を示し、図2に信号処理回路5の詳細回路
例を示し、図3に速度フィードバック信号の演算フロー
を示し、図4に図1と図2における各部の信号のタイミ
ングチャートを示す。図1において、サーボモータ1に
直結したエンコーダ2の出力を入力とする4逓倍回路4
は従来例と同様にCW回転時にはパルス例PCWを出力
し、CCW回転時にはパルス列PCCWを出力する。ま
た速度ループまたは電流ループの周期を指令するパルス
発振回路3はサンプリング周期P1を出力する。次にC
PU34から第4のIO回路12とレジスタ44を通じ
て出力するパルスイネーブル信号P2を入力とする信号
処理回路5において、P2を図2インバータ17によっ
て反転してフリップフロップ回路18のセット端子に入
力してTM2を出力する。前記PCWとPCCWをOR
回路16によって加算して出力A7を前記TM2によっ
て許可してA8を出力し(NOR回路19)、前記A8
をシフトレジスタ20によって1クロックシフトしてT
M1を出力し、TM1を入力としてシフトレジスタ21
によって1クロックシフトしてリセット信号を出力す
る。さらに、前記リセット信号を前記フリップフロップ
回路18のリセット端子に入力して前記A7の入力を禁
止する。
る。図1は従来例の図6のソフト処理をハード回路に置
換した改善案を示し、図2に信号処理回路5の詳細回路
例を示し、図3に速度フィードバック信号の演算フロー
を示し、図4に図1と図2における各部の信号のタイミ
ングチャートを示す。図1において、サーボモータ1に
直結したエンコーダ2の出力を入力とする4逓倍回路4
は従来例と同様にCW回転時にはパルス例PCWを出力
し、CCW回転時にはパルス列PCCWを出力する。ま
た速度ループまたは電流ループの周期を指令するパルス
発振回路3はサンプリング周期P1を出力する。次にC
PU34から第4のIO回路12とレジスタ44を通じ
て出力するパルスイネーブル信号P2を入力とする信号
処理回路5において、P2を図2インバータ17によっ
て反転してフリップフロップ回路18のセット端子に入
力してTM2を出力する。前記PCWとPCCWをOR
回路16によって加算して出力A7を前記TM2によっ
て許可してA8を出力し(NOR回路19)、前記A8
をシフトレジスタ20によって1クロックシフトしてT
M1を出力し、TM1を入力としてシフトレジスタ21
によって1クロックシフトしてリセット信号を出力す
る。さらに、前記リセット信号を前記フリップフロップ
回路18のリセット端子に入力して前記A7の入力を禁
止する。
【0009】図1にもどり、タイマー回路6はクロック
CLKによってカウントアップし、前記信号処理回路5
の出力TM1によってタイマー値A1を第1のホールド
回路9によってメモリーされた後リセット信号によって
タイマー値をクリアーする。同様に第1のカウンタ回路
7は前記PCWをカウントアップし、前記信号処理回路
5の出力TM1によってカウンタ値A2を第2のホール
ド回路10によってメモリーされた後、リセット信号に
よってカウンタ値をクリアーする。同様に第2のカウン
タ回路8は前記PCCWをカウントアップし、前記信号
処理回路5の出力TM1によってカウンタ値A3を第3
のホールド回路11によってメモリーされた後、リセッ
ト信号によってカウンタ値をクリアーする。
CLKによってカウントアップし、前記信号処理回路5
の出力TM1によってタイマー値A1を第1のホールド
回路9によってメモリーされた後リセット信号によって
タイマー値をクリアーする。同様に第1のカウンタ回路
7は前記PCWをカウントアップし、前記信号処理回路
5の出力TM1によってカウンタ値A2を第2のホール
ド回路10によってメモリーされた後、リセット信号に
よってカウンタ値をクリアーする。同様に第2のカウン
タ回路8は前記PCCWをカウントアップし、前記信号
処理回路5の出力TM1によってカウンタ値A3を第3
のホールド回路11によってメモリーされた後、リセッ
ト信号によってカウンタ値をクリアーする。
【0010】次にCPU34において第1のIO回路1
3、第2のIO回路14、第3のIO回路15と前記レ
ジスタ44を通じて各々A1,A2,A3を読み込む次
に図3で割り込みP1が発生すると、速度ループまたは
電流ループの演算を開始(22)、次に前記TM2を読
み込んでTM2=0の時はその演算周期でエンコーダの
フィールドバックパルスが発生しなかった時で、カウン
タmに1を加算し(29)、さらにカウンタmがオーバ
ーフロー定数k1以上の時はフラグFを1にする(3
1)。
3、第2のIO回路14、第3のIO回路15と前記レ
ジスタ44を通じて各々A1,A2,A3を読み込む次
に図3で割り込みP1が発生すると、速度ループまたは
電流ループの演算を開始(22)、次に前記TM2を読
み込んでTM2=0の時はその演算周期でエンコーダの
フィールドバックパルスが発生しなかった時で、カウン
タmに1を加算し(29)、さらにカウンタmがオーバ
ーフロー定数k1以上の時はフラグFを1にする(3
1)。
【0011】TM2=1の時はその演算周期でエンコー
ダのフィールドバックパルスが発生した時で、さらに前
記フラグF=1の時はF=0にするとともに速度フィー
ドバック信号V=0とし、F=0の時は前記mを0に
し、次に第1のIO回路13、第2のIO回路14、第
3のIO回路15を通じて各々A1,A2,A3を読み
込み、前記パルスイネーブル信号P2を出力した後、速
度フィードバック信号Vを演算する。
ダのフィールドバックパルスが発生した時で、さらに前
記フラグF=1の時はF=0にするとともに速度フィー
ドバック信号V=0とし、F=0の時は前記mを0に
し、次に第1のIO回路13、第2のIO回路14、第
3のIO回路15を通じて各々A1,A2,A3を読み
込み、前記パルスイネーブル信号P2を出力した後、速
度フィードバック信号Vを演算する。
【0012】
【発明の効果】上記実施例から明らかなように本発明に
よれば、サーボモータの速度フィードバック信号を正確
に演算でき、また演算周期を短縮できるので応答性の向
上やメモリーの短縮ができてサーボ性能を向上し、この
サーボ装置を取り付けた工作機械の加工精度が向上す
る。
よれば、サーボモータの速度フィードバック信号を正確
に演算でき、また演算周期を短縮できるので応答性の向
上やメモリーの短縮ができてサーボ性能を向上し、この
サーボ装置を取り付けた工作機械の加工精度が向上す
る。
【図1】本発明の速度検出装置の一実施例のブロック図
【図2】本発明の速度検出装置における信号処理回路の
詳細回路図
詳細回路図
【図3】本発明による速度検出の計算の流れのフローチ
ャート
ャート
【図4】本発明の速度検出装置における各部のパルスの
タイミングを示す図
タイミングを示す図
【図5】従来の速度検出装置のブロック図
【図6】従来の速度検出のフローチャート
1 モータ 2 エンコーダ 3 パルス発振回路 4 4逓倍回路 5 信号処理回路 6 タイマー回路 7 カウンタ回路 8 カウンタ回路 9 ホールド回路 10 ホールド回路 11 ホールド回路 34 CPU
Claims (2)
- 【請求項1】 モータに接続したエンコーダの二相の出
力パルスからモータの速度フィードバック信号を演算す
るサーボ制御装置において、演算周期を設定するパルス
発振回路と、前記パルス発振回路の同期信号P1を入力
としカウントイネーブル信号P2を出力するCPUと、
エンコーダの4逓倍のパルス列、クロックおよび前記C
PUのカウントイネーブル信号P2を入力とし、ホール
ド信号TM1,イネーブル信号TM2およびリセット信
号を出力する信号処理回路と、サンプリング周期の最初
のエンコーダパルスと次のサンプリング周期の最初のエ
ンコーダパルスとの間隔時間を測定するタイマー回路
と、前記タイマー回路の測定時間内に発生したエンコー
ダの4逓倍のパルス数をカウントし、前記信号処理回路
のリセット信号でクリアーするカウンタ回路と、前記タ
イマー回路とカウンタ回路の出力を前記信号処理回路の
出力TM1でホールドするホールド回路と、前記回路の
出力を前記パルス発振回路の出力P1のタイミングで読
み込み速度フィールドバック信号を演算する前記CPU
を備えているサーボモータの速度検出装置。 - 【請求項2】 信号処理回路において、CPUの出力P
2によりエンコーダの4逓倍のパルス信号入力をイネー
ブルにし、エンコーダの4逓倍の最初のパルス信号を1
クロックシフトしてホールド信号TM1を出力し、さら
に1クロックシフトしてリセット信号を出力するととも
にエンコーダの4逓倍のパルス信号入力をデスイネーブ
ルにし、さらにイネーブル信号をTM2として出力する
ことを特徴とする請求項1記載のサーボモータの速度検
出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056595A JP2725463B2 (ja) | 1991-03-20 | 1991-03-20 | サーボモータの速度検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056595A JP2725463B2 (ja) | 1991-03-20 | 1991-03-20 | サーボモータの速度検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04295287A JPH04295287A (ja) | 1992-10-20 |
JP2725463B2 true JP2725463B2 (ja) | 1998-03-11 |
Family
ID=13031557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3056595A Expired - Fee Related JP2725463B2 (ja) | 1991-03-20 | 1991-03-20 | サーボモータの速度検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2725463B2 (ja) |
-
1991
- 1991-03-20 JP JP3056595A patent/JP2725463B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH04295287A (ja) | 1992-10-20 |
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Legal Events
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