JP2725107B2 - Interrupt device - Google Patents
Interrupt deviceInfo
- Publication number
- JP2725107B2 JP2725107B2 JP4016530A JP1653092A JP2725107B2 JP 2725107 B2 JP2725107 B2 JP 2725107B2 JP 4016530 A JP4016530 A JP 4016530A JP 1653092 A JP1653092 A JP 1653092A JP 2725107 B2 JP2725107 B2 JP 2725107B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- state change
- board
- cpu
- external device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マルチ・プロセッサ方
式の監視制御装置等における割り込み装置に関し、特に
監視情報等を検出する入出力（Ｉ／Ｏ）ボード等からの
割り込みに基づく割り込み処理中に、マイクロプロセッ
サの障害によってその割り込み処理が完結しなかった場
合に、一定時間後にＩ／Ｏボード等の動作を正常に再開
させることができるようにした割り込み装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interrupt device in a multi-processor type supervisory control device and the like, and more particularly to an interrupt device for executing an interrupt process based on an interrupt from an input / output (I / O) board for detecting supervisory information and the like. More particularly, the present invention relates to an interrupt device that can normally resume the operation of an I / O board or the like after a predetermined time when its interrupt processing is not completed due to a microprocessor failure.
【０００２】マルチ・プロセッサ方式を用いた無線通信
の監視制御装置等においては、監視情報の検出等を行う
Ｉ／Ｏボード等からの割り込みによって、中央処理装置
（ＣＰＵ）を搭載したＣＰＵボードが所定の割り込み処
理を行って監視情報の収集等を行い、その割り込み処理
の中でＩ／Ｏボード等の監視情報検出等の動作を再開さ
せるシーケンスを有している。2. Description of the Related Art In a supervisory control device for wireless communication using a multi-processor system, a CPU board equipped with a central processing unit (CPU) is controlled by an interrupt from an I / O board or the like for detecting monitoring information. And performs a sequence of restarting operations such as monitoring information detection of an I / O board or the like in the interrupt process.
【０００３】このような装置において、ＣＰＵボードに
障害等が発生して、割り込み処理が異常終了した場合で
も、一定時間後には、Ｉ／Ｏボード等の動作を再開し
て、残りのＣＰＵボードとともに、正常にシステムの動
作を続けられるようにすることが要望される。In such a device, even if a failure or the like occurs in the CPU board and the interrupt processing ends abnormally, the operation of the I / O board or the like is resumed after a certain period of time, and the operation is resumed together with the remaining CPU boards. It is desired that the system can continue to operate normally.
【０００４】[0004]
【従来の技術】図４は、従来の監視制御装置の構成を示
したものであって、特に監視情報の収集を行なうＩ／Ｏ
ボードの構成を示し、１１1 〜１１n はそれぞれＣＰＵ
を搭載したＣＰＵボード、１２は各ＣＰＵボードに対す
るデータの入出力を行なうＩ／Ｏボード、１３はデータ
バス、１４は割り込み信号線、１５は割り込みベクタ要
求信号線である。またＩ／Ｏボード１２において、１６
は監視対象における状態変化を検出する状変検出部、１
７は各ＣＰＵボードに対する割り込みを行なうための割
り込み回路、１８は検出された状変情報を格納する状変
情報レジスタ、１９は制御レジスタである。2. Description of the Related Art FIG. 4 shows a configuration of a conventional monitoring and control apparatus, and particularly an I / O for collecting monitoring information.
Shows the structure of the board, 11 1 to 11 n respectively CPU
, An I / O board 12 for inputting and outputting data to and from each CPU board, 13 a data bus, 14 an interrupt signal line, and 15 an interrupt vector request signal line. In the I / O board 12, 16
Is a state change detection unit for detecting a state change in the monitoring target, 1
7 is an interrupt circuit for interrupting each CPU board, 18 is a state change information register for storing detected state change information, and 19 is a control register.
【０００５】従来の監視制御装置においては、状態変化
の情報の収集洩れを防止するため、Ｉ／Ｏボードにおい
て、次のようなシーケンスを有している。 状変検出部１６において、外部インタフェースを介
して監視対象の状態変化を検出する。[0005] In the conventional monitoring and control device, the following sequence is provided in the I / O board in order to prevent information leakage of state change from being collected. The state change detection unit 16 detects a state change of a monitoring target via an external interface.
【０００６】 状態変化検出時、割り込み回路１７か
ら割り込み信号線１４上に割り込み信号ＩＲＱを出力す
ることによって、各ＣＰＵボードに割り込みを通知し、
状態変化の情報を状変情報レジスタ１８にラッチして、
状変検出部１６における状態変化の検出を停止する。When a state change is detected, an interrupt signal is output from the interrupt circuit 17 to the interrupt signal line 14 to notify each CPU board of an interrupt.
The state change information is latched in the state change information register 18 and
The state change detection unit 16 stops detecting the state change.
【０００７】 割り込みを受けたＣＰＵボードが、割
り込みベクタ要求信号線１５に応答信号として割り込み
ベクタ要求信号ＩＡＣＫを出力し、これによってＩ／Ｏ
ボード１２からデータバス１３を介して割り込み要因に
対応するベクタ番号を受けたとき、ＣＰＵボードは所定
の割り込み処理を起動する。Ｉ／Ｏボードはベクタ番号
を送出した時点で、割り込み信号ＩＲＱをディセーブル
にする。The CPU board that has received the interrupt outputs an interrupt vector request signal IACK as a response signal to the interrupt vector request signal line 15, whereby the I / O
When receiving a vector number corresponding to an interrupt cause from the board 12 via the data bus 13, the CPU board activates a predetermined interrupt process. The I / O board disables the interrupt signal IRQ when transmitting the vector number.
【０００８】 ＣＰＵボードは、Ｉ／Ｏボード１２に
対する割り込み処理の中で、状変情報レジスタ１８から
ラッチされている情報を読み取ったのち、制御レジスタ
１９にアクセスして、コマンドによって状変検出部１６
における状態変化の検出動作を再開させる。The CPU board reads information latched from the state change information register 18 during interrupt processing for the I / O board 12, accesses the control register 19, and receives a command to change the state change detection unit 16.
Restarts the state change detection operation in.
【０００９】このようなシーケンスによって、Ｉ／Ｏボ
ードにおいて検出された状態変化の情報を収集するの
で、監視制御装置は状態変化の情報を収集洩れすること
なく、監視動作等を行なうことができるようになってい
る。According to such a sequence, the information on the state change detected in the I / O board is collected, so that the monitoring control device can perform the monitoring operation and the like without missing the information on the state change. It has become.
【００１０】[0010]
【発明が解決しようとする課題】割り込みベクタ番号を
受けたＣＰＵボードが、これに基づく割り込み処理の実
行中に、障害等によって停止した場合には、Ｉ／Ｏボー
ドに対する状態変化検出再開のコマンドが発行されない
ため、Ｉ／Ｏボードにおける監視動作が停止する。従っ
て、他のＣＰＵボードが正常に動作しているにもかかわ
らず、Ｉ／Ｏボードから状態変化の情報が出力されない
ことになって、システム上、重大な問題となる。When the CPU board receiving the interrupt vector number is stopped due to a failure or the like during execution of the interrupt processing based on the interrupt vector number, a command for restarting the state change detection for the I / O board is issued. Since it is not issued, the monitoring operation on the I / O board stops. Therefore, even though the other CPU boards are operating normally, information on the state change is not output from the I / O board, which is a serious problem in the system.
【００１１】本発明は、このような従来技術の課題を解
決しようとするものであって、Ｉ／Ｏボード等からの割
り込みに対するＣＰＵボードの割り込み処理の中で、Ｉ
／Ｏボード等における状態変化の検出等の動作を再開さ
せるシーケンスを有するマルチ・プロセッサ方式の監視
制御装置等において、ＣＰＵボードにおける割り込み処
理が異常終了した場合でも、一定時間後に、Ｉ／Ｏボー
ド等における状態変化情報検出等の動作を再開させるこ
とができる、割り込み装置を提供することを目的として
いる。An object of the present invention is to solve such a problem of the prior art. In the interrupt processing of a CPU board in response to an interrupt from an I / O board or the like, an I / O board is provided.
In a multi-processor type monitoring / control device or the like having a sequence for resuming an operation such as detection of a state change in an I / O board or the like, even if interrupt processing in the CPU board ends abnormally, the I / O board or the like after a fixed time It is an object of the present invention to provide an interrupt device capable of restarting operations such as state change information detection in.
【００１２】[0012]
【課題を解決するための手段】図１は、本発明の原理的
構成を示したものである。本発明は、複数のＣＰＵボー
ド１１〜１ｎと監視対象の状態変化を検出する外部装置
２とをバス３を介して接続してなり、外部装置２が状態
変化検出時、状態変化情報をラッチするとともに状態変
化検出の動作を停止して割り込みを発生し、いずれかの
ＣＰＵボードが割り込みを受け付けて所定の割り込み処
理を起動してラッチされた状態変化の情報を収集したの
ち外部装置２の状態変化検出の動作を再開させるマルチ
・プロセッサ方式の監視制御装置において、ＣＰＵボー
ドからの割り込み応答に応じてカウントを開始して一定
時間を計数するタイマ部４を外部装置２に設け、ＣＰＵ
ボードの割り込み処理が正常に終了しなかったときは、
タイマ部４のタイムアウトによって外部装置２の状態変
化検出の動作を再開させるようにしたものである。FIG. 1 shows the basic configuration of the present invention. The present invention is made by the external device 2 for detecting the state change of the monitored a plurality of CPU boards 1 1 to 1 n connected via a bus 3, the external device 2 is a state
When a change is detected, the state change information is latched and the
It generates an interrupt to stop the operation of the detection of either the CPU board of accepting the interrupt and starts a predetermined interrupt processing was to collect information state change latched
In the monitoring control device of the multi-processor system to resume operation of the external device 2 in the state change detection Chi, CPU baud
The external device 2 is provided with a timer unit 4 that starts counting in response to an interrupt response from the
If the interrupt processing of the board is not completed normally,
State change of the external device 2 due to timeout of the timer unit 4
This is to restart the operation of the detection of change .
【００１３】また、本発明はこの場合に、タイマ部４
が、ＣＰＵボードからの割り込み応答に応じてセットす
るＳ−Ｒ回路２１と、Ｓ−Ｒ回路２１のセットによって
カウントを開始して一定時間を計数するカウンタ回路２
２とからなるものである。In the present invention, the timer unit 4
An SR circuit 21 which is set in response to an interrupt response from the CPU board , and a counter circuit 2 which starts counting by the setting of the SR circuit 21 and counts a predetermined time.
And 2.
【００１４】[0014]
【作用】図２は、本発明の作用を説明するための図であ
る。図２においては、図４におけると同じものを同じ番
号で示している。ＣＰＵボードに対する外部装置として
のＩ／Ｏボード１２において、２０は一定時間を計数す
るタイマ部である。FIG. 2 is a diagram for explaining the operation of the present invention. In FIG. 2, the same components as those in FIG. 4 are indicated by the same numbers. In the I / O board 12 as an external device for the CPU board, reference numeral 20 denotes a timer unit for counting a certain time.
【００１５】タイマ部２０は、Ｉ／Ｏボードが送出した
割り込みがＣＰＵボードにおいて受け付けられ、ＣＰＵ
ボードから割り込みベクタ要求信号ＩＡＣＫを受けて、
Ｉ／Ｏボードがベクタ番号をＣＰＵボードに送出した時
点からカウントを開始し、割り込み処理が正常に終了し
て、ＣＰＵボードから制御レジスタ１９を経て状変検出
部１６に対する状態変化検出再開のコマンドが送出され
たとき、リセットされて停止する。タイマ部２０は、再
度、割り込みベクタ要求信号ＩＡＣＫを受けたときは、
再び０からカウントを開始する。The timer unit 20 receives an interrupt sent from the I / O board in the CPU board,
Upon receiving the interrupt vector request signal IACK from the board,
The counting is started from the time when the I / O board sends the vector number to the CPU board, the interrupt processing ends normally, and a command to restart the state change detection from the CPU board to the state change detection unit 16 via the control register 19 is issued. When sent, reset and stop. When the timer unit 20 receives the interrupt vector request signal IACK again,
It starts counting from 0 again.
【００１６】一方、タイマ部２０は、一定時間経過して
もＣＰＵボードから状態変化検出再開のコマンドが発行
されなかったときは、状態変化検出強制再開の信号を状
変検出部１６に対して送出する。On the other hand, when a command for restarting the state change detection has not been issued from the CPU board even after a certain period of time, the timer section 20 sends a signal for forcibly restarting the state change detection to the state change detecting section 16. I do.
【００１７】Ｉ／Ｏボード１２が割り込み信号線１４に
送出した割り込み信号ＩＲＱがＣＰＵボードにおいて受
け付けられ、ＣＰＵボードが応答信号として割り込みベ
クタ要求信号線１５に割り込みベクタ要求信号ＩＡＣＫ
を送出したとき、Ｉ／Ｏボードはデータバス１３を経て
ベクタ番号をＣＰＵボードに通知するとともに、タイマ
部２０においてカウントを開始する。The interrupt signal IRQ sent from the I / O board 12 to the interrupt signal line 14 is received by the CPU board, and the CPU board sends the interrupt vector request signal IACK to the interrupt vector request signal line 15 as a response signal.
Is transmitted, the I / O board notifies the CPU board of the vector number via the data bus 13 and starts counting in the timer section 20.
【００１８】ＣＰＵボードにおいて割り込み処理が正常
に終了すると、ＣＰＵボードから状態変化検出再開のコ
マンドが発行されるので、タイマ部２０はカウント値を
０に戻して停止するとともに、状変検出部１６におい
て、状態変化検出の動作が再開される。一方、ＣＰＵボ
ードにおいて割り込み処理に異常を生じたときは、一定
時間後にタイマ部２０がカウントアップして、状態変化
検出強制再開の信号を送出するので、状変検出部１６に
おいて、状態変化検出の動作が再開される。When the interrupt processing in the CPU board is completed normally, a command for restarting the state change detection is issued from the CPU board, so that the timer section 20 returns the count value to 0 and stops, and the state change detecting section 16 Then, the operation of the state change detection is restarted. On the other hand, when an abnormality occurs in the interrupt processing in the CPU board, the timer unit 20 counts up after a predetermined time and sends a signal for forcibly restarting the state change detection. Operation resumes.
【００１９】このように、外部装置からの割り込みに基
づいて、ＣＰＵボードが、外部装置において検出された
監視情報を収集する等の割り込み処理を行う装置におい
て、割り込み処理を実行中のＣＰＵボードが障害等を起
こして、その割り込み処理が完結しなかったとき、外部
装置の動作がシーケンス上停止してしまう場合に、一定
時間後に外部装置の動作を強制的に再開させるので、残
りのＣＰＵボードとともに、以後、システムの動作が正
常に続けられる。As described above, in a device in which the CPU board performs an interrupt process such as collecting monitoring information detected in the external device based on an interrupt from the external device, the CPU board executing the interrupt process may fail. When the interrupt processing is not completed, the operation of the external device is forcibly restarted after a certain period of time. Thereafter, the operation of the system continues normally.
【００２０】[0020]
【実施例】図３は、本発明の一実施例の構成を示したも
のであって、図２におけると同じものを同じ番号で示
し、２１は割り込みベクタ要求信号ＩＡＣＫ送出により
セットされるセット・リセット・フリップフロップから
なるＳ−Ｒ回路、２２は一定時間を計数しＳ−Ｒ回路２
１のＱ出力によってクリアされるカウンタ回路である。FIG. 3 shows the structure of an embodiment of the present invention, in which the same elements as those in FIG. 2 are denoted by the same reference numerals, and reference numeral 21 denotes a set bit set by sending an interrupt vector request signal IACK. An SR circuit 22 consisting of a reset flip-flop, 22
This is a counter circuit that is cleared by the 1 Q output.
【００２１】Ｉ／Ｏボード１２が割り込み信号線１４に
送出した割り込みが、ＣＰＵボードにおいて受け付けら
れ、これに対してＣＰＵボードが割り込みベクタ要求信
号線１５に割り込みベクタ要求信号ＩＡＣＫを送出して
応答し、Ｉ／Ｏボードがデータバス１３を介してＣＰＵ
ボードにベクタ番号を送出するとき、同時に、割り込み
ベクタ要求信号ＩＡＣＫがＳ−Ｒ回路２１のセット入力
ＳＥＴに加えらる。これによってＳ−Ｒ回路２１からＱ
出力が発生するので、カウンタ回路２２のクリア入力Ｃ
ＬＲがディセーブルになり、カウンタ回路２２はカウン
トを開始する。The interrupt sent from the I / O board 12 to the interrupt signal line 14 is accepted by the CPU board, and the CPU board responds to the interrupt by sending an interrupt vector request signal IACK to the interrupt vector request signal line 15. , The I / O board is connected to the CPU via the data bus 13.
When transmitting the vector number to the board, the interrupt vector request signal IACK is simultaneously applied to the set input SET of the SR circuit 21. As a result, the S-R circuit 21
Since the output is generated, the clear input C of the counter circuit 22 is generated.
The LR is disabled, and the counter circuit 22 starts counting.
【００２２】ＣＰＵボードにおいて割り込み処理が正常
に終了すると、ＣＰＵボードからデータバス１３を介し
てＩ／Ｏボード１２に状態変化検出再開のコマンドが送
出され、制御レジスタ１９を経て状変検出部１６に与え
られる。これによって状変検出部１６が動作を再開する
とともに、制御レジスタ１９を経てＳ−Ｒ回路２１のリ
セット端子ＲＳＴに入力が与えられるので、そのＱ出力
の消滅によってカウンタ回路２２のクリア入力ＣＬＲが
イネーブルになって、カウンタ回路２２はカウント値が
０に戻るとともに、カウント動作も停止する。When the interrupt processing is normally completed in the CPU board, a command for restarting state change detection is sent from the CPU board to the I / O board 12 via the data bus 13 and sent to the state change detection unit 16 via the control register 19. Given. As a result, the state change detecting section 16 resumes its operation, and an input is given to the reset terminal RST of the SR circuit 21 via the control register 19, so that the clear input CLR of the counter circuit 22 is enabled by the disappearance of the Q output. , The counter circuit 22 returns the count value to 0 and stops the counting operation.
【００２３】一方、ＣＰＵボードにおいて割り込み処理
中に、ＣＰＵボードに異常が生じて、割り込み処理が途
中で停止した場合には、カウンタ回路２２はそのままカ
ウントを続け、一定時間後カウントアップして、状態変
化検出を強制的に再開させる信号を状変検出部１６に対
して出力する。従って、ＣＰＵボードにおいて割り込み
処理が異常終了しても、一定時間後には、Ｉ／Ｏボード
において、状態変化の検出動作を再開することができ
る。On the other hand, when an abnormality occurs in the CPU board during the interrupt processing of the CPU board and the interrupt processing is stopped halfway, the counter circuit 22 continues counting and counts up after a predetermined time. A signal for forcibly restarting the change detection is output to the state change detection unit 16. Therefore, even if the interrupt processing in the CPU board ends abnormally, the state change detection operation in the I / O board can be restarted after a certain period of time.
【００２４】[0024]
【発明の効果】以上説明したように本発明によれば、複
数のＣＰＵボードとＩ／Ｏボード等の外部装置からなる
マルチ・プロセッサ方式の装置において、外部装置から
の割り込みに基づいていずれかのＣＰＵボードが割り込
み処理を行って、この割り込み処理の中で外部装置の動
作を再開させるシーケンスを有する場合に、割り込み処
理を実行中のＣＰＵボードに障害が発生して、その割り
込み処理が異常終了したときでも、一定時間後には外部
装置の動作を強制的に再開させるので、残りのＣＰＵボ
ードとともに、システムの動作が以後正常に行なわれる
ようになる。As described above, according to the present invention, in a multi-processor system comprising a plurality of CPU boards and an external device such as an I / O board, any one of the devices is controlled based on an interrupt from the external device. When the CPU board performs an interrupt process and has a sequence to restart the operation of the external device during the interrupt process, a failure occurs in the CPU board executing the interrupt process, and the interrupt process ends abnormally. Even at this time, the operation of the external device is forcibly restarted after a certain period of time, so that the operation of the system together with the remaining CPU boards can be performed normally thereafter.
【図１】本発明の原理的構成を示す図である。FIG. 1 is a diagram showing a basic configuration of the present invention.
【図２】本発明の作用を説明するための図である。FIG. 2 is a diagram for explaining the operation of the present invention.
【図３】本発明の一実施例の構成を示す図である。FIG. 3 is a diagram showing a configuration of an embodiment of the present invention.
【図４】従来の監視制御装置の構成を示す図である。FIG. 4 is a diagram showing a configuration of a conventional monitoring control device.
１1 〜１n ＣＰＵボード ２ 外部装置 ３ バス ４ タイマ部 ２１ Ｓ−Ｒ回路 ２２ カウンタ回路1 1 to 1 n CPU board 2 External device 3 Bus 4 Timer section 21 SR circuit 22 Counter circuit
フロントページの続き (56)参考文献 特開 平２−123448（ＪＰ，Ａ) 特開 平２−103619（ＪＰ，Ａ) 特開 昭58−44553（ＪＰ，Ａ) 特開 昭56−143072（ＪＰ，Ａ) 特開 平２−224051（ＪＰ，Ａ) 特開 平２−130658（ＪＰ，Ａ) 特開 昭63−293648（ＪＰ，Ａ) 特開 平２−47758（ＪＰ，Ａ)Continuation of front page (56) References JP-A-2-123448 (JP, A) JP-A-2-103619 (JP, A) JP-A-58-44553 (JP, A) JP-A-56-143072 (JP, A) JP-A-2-224051 (JP, A) JP-A-2-130658 (JP, A) JP-A-63-293648 (JP, A) JP-A-2-47758 (JP, A)
Claims (2)
視対象の状態変化を検出する外部装置（２）とをバス
（３）を介して接続してなり、該外部装置（２）が状態
変化検出時、該状態変化情報をラッチするとともに状態
変化検出の動作を停止して割り込みを発生し、いずれか
のＣＰＵボードが該割り込みを受け付けて所定の割り込
み処理を起動して前記ラッチされた状態変化の情報を収
集したのち該外部装置（２）の状態変化検出の動作を再
開させるマルチ・プロセッサ方式の監視制御装置におい
て、前記ＣＰＵボード からの割り込み応答に応じてカウント
を開始して一定時間を計数するタイマ部（４）を該外部
装置（２）に設け、 前記ＣＰＵボードの割り込み処理が正常に終了しなかっ
たときは、該タイマ部（４）のタイムアウトによって該
外部装置（２）の状態変化検出の動作を再開させること
を特徴とする割り込み装置。1. A superintendent a plurality of CPU boards (1 1 to 1 n)
External device for detecting the state change of the target visual and (2) will be connected via a bus (3), external device (2) state
When a change is detected, the state change information is latched and the state
The change detection operation is stopped and an interrupt is generated, and one of the CPU boards receives the interrupt and activates a predetermined interrupt process to collect the latched state change information.
In a multi-processor type monitoring and control device for resuming the operation of detecting a state change of the external device (2) after collecting the data, a timer unit which starts counting in response to an interrupt response from the CPU board and counts a predetermined time (4) is provided in the external device (2), and when the interrupt processing of the CPU board does not end normally, an operation of detecting a state change of the external device (2) by timeout of the timer unit (4). An interrupt device characterized by restarting.
ドからの割り込み応答に応じてセットするＳ−Ｒ回路
（２１）と、該Ｓ−Ｒ回路（２１）のセットによってカ
ウントを開始して一定時間を計数するカウンタ回路（２
２）とからなることを特徴とする請求項１に記載の割り
込み装置。2. The system according to claim 1, wherein the timer section (4) is provided with the CPU board.
An SR circuit (21) that is set in response to an interrupt response from the counter, and a counter circuit (2) that starts counting by the setting of the SR circuit (21) and counts a predetermined time.
2. The interrupt device according to claim 1, wherein the interrupt device comprises:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016530A JP2725107B2 (en) | 1992-01-31 | 1992-01-31 | Interrupt device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016530A JP2725107B2 (en) | 1992-01-31 | 1992-01-31 | Interrupt device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210540A JPH05210540A (en) | 1993-08-20 |
| JP2725107B2 true JP2725107B2 (en) | 1998-03-09 |
Family
ID=11918828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016530A Expired - Fee Related JP2725107B2 (en) | 1992-01-31 | 1992-01-31 | Interrupt device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725107B2 (en) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816493B2 (en) * | 1980-04-10 | 1983-03-31 | パナフアコム株式会社 | Hang-up release processing method in multiprocessor processing system |
| JPS5844553A (en) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | Exclusive controlling system |
| JPS63293648A (en) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | Deadlock avoiding mechanism |
| JPH0247758A (en) * | 1988-08-08 | 1990-02-16 | Nec Corp | Data processing system |
| JPH02103619A (en) * | 1988-10-12 | 1990-04-16 | Mitsubishi Electric Corp | Adapter device |
| JPH02123448A (en) * | 1988-11-02 | 1990-05-10 | Fujitsu Ltd | Bus mediation circuit |
| JPH02130658A (en) * | 1988-11-11 | 1990-05-18 | Nec Corp | Fault processing system |
| JPH02224051A (en) * | 1989-02-23 | 1990-09-06 | Nec Corp | Multi-processor system |
-
1992
- 1992-01-31 JP JP4016530A patent/JP2725107B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210540A (en) | 1993-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2725107B2 (en) | Interrupt device | |
| JPH1153225A (en) | Fault processor | |
| JPH0644093A (en) | System for changing-over duplicating device | |
| JP3313667B2 (en) | Failure detection method and method for redundant system | |
| JPH06202764A (en) | Power source disconnecting device | |
| JP3320570B2 (en) | How to recover from a system error | |
| JPS6389941A (en) | Monitor and control equipment for microprocessor applied equipment | |
| JP2749994B2 (en) | Numerical control unit | |
| JP3358199B2 (en) | I / O device status detection method | |
| JP2744113B2 (en) | Computer system | |
| JPS62123531A (en) | Cpu supervisory unit | |
| JPH04278617A (en) | Reset circuit | |
| JPH0356501B2 (en) | ||
| JPH1020968A (en) | Selective hardware resetting circuit | |
| KR890007083Y1 (en) | Cpu restart circuit by real time clock inspection | |
| JPH06250864A (en) | Method for preventing generation of error output from programmable controller | |
| JPS6388660A (en) | Microprocessor system | |
| JPH10143393A (en) | Diagnosis and processing device | |
| JP2858493B2 (en) | Failure information storage method | |
| JPS6289160A (en) | Computer system equipment with trouble detecting function | |
| JPS6059447A (en) | Microcomputer system | |
| JPH04102154A (en) | Information processor | |
| JPS58184667A (en) | Information processing unit | |
| JP2001075935A (en) | Inter-processor communication method | |
| JPS62293442A (en) | Backup system for computer system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971014 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |