JPH02123448A - Bus mediation circuit - Google Patents
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- JPH02123448A JPH02123448A JP63278964A JP27896488A JPH02123448A JP H02123448 A JPH02123448 A JP H02123448A JP 63278964 A JP63278964 A JP 63278964A JP 27896488 A JP27896488 A JP 27896488A JP H02123448 A JPH02123448 A JP H02123448A
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
複数の処理装置で共有されたバスの使用権を調停するバ
ス調停回路に関し、
１つの処理装置によるバスの使用権の占有を防ぐことを
目的とし、
バスの占有を指示するための第１タイミング信号と前記
バスの占有を解除するための第２タイミング信号とを出
力する処理装置と、第１タイミング信号に応じて処理装
置による前記バスを介したデータの入出力動作を許可す
る制御信号を出力するとともに、第２タイミング信号に
応じてこの制御信号の出力を停止するバス使用権制御手
段と、バス使用権制御手段による制御信号の出力状態に
関する時間に応じてバス使用権制御手段による制御信号
の出力の停止を指示する時間測定手段とを備えるように
構成する。[Detailed Description of the Invention] [Summary] Regarding a bus arbitration circuit that arbitrates the right to use a bus shared by a plurality of processing units, the present invention aims to prevent one processing unit from monopolizing the right to use the bus. a processing device outputting a first timing signal for instructing occupancy of the bus and a second timing signal for releasing the occupancy of the bus; and a processing device for outputting data via the bus by the processing device in response to the first timing signal. bus right control means for outputting a control signal for permitting input/output operations and stopping the output of the control signal in response to a second timing signal; and time measuring means for instructing the bus right control means to stop outputting the control signal.
（産業上の利用分野）
本発明は、複数のプロセッサで共有するバスの使用権を
調停するバス調停回路に関するものである。(Field of Industrial Application) The present invention relates to a bus arbitration circuit that arbitrates the right to use a bus shared by a plurality of processors.
（従来の技術〕
例えば、複数のプロセッサが共通のハスに接続されてい
るシステムにおい一ζは、ハス調停回路を用いて複数の
ブロセッナの間でバスの使用権を調停する必要がある。(Prior Art) For example, in a system in which a plurality of processors are connected to a common bus, it is necessary to use a bus arbitration circuit to arbitrate the right to use the bus among the plural processors.
第４図に、ハス調停回路を用いた従来例を示す。FIG. 4 shows a conventional example using a lotus arbitration circuit.
マスクプロセッサ４０１は、バスの使用権を要求する際
乙、＝アクセス要求信号Ｓ１とこのアクセス要求信号′
：汽と所定の関係にあるタイミング信−号１゛１を出力
する。When requesting the right to use the bus, the mask processor 401 uses the access request signal S1 and the access request signal '
: Outputs a timing signal 1-1 having a predetermined relationship with the steam.
調停部４３０のアクセス要求検出部４３１は、アクセス
要求信号Ｓつに応じてバス使用権の調停動作を行ない、
タイミング信号１゛、の立ちｌ−がりに同期してハスリ
クエスト信号を“１゛として出力する。The access request detection unit 431 of the arbitration unit 430 performs an arbitration operation for bus usage rights in response to the access request signals S,
The has request signal is output as "1" in synchronization with the rising edge of the timing signal "1".
このハスリクエスト信号は、バスバッファ４゜４の制御
端子Ｓに導入され、パスバッファ４０４のバッファ動作
を有効とする。−力、パスハッソア４０５の制御端子Ｓ
にはハスリクエスト信号が反転入力されており、パスバ
ッファ４０５はバッファと１７で動作し２ない。This has request signal is introduced to the control terminal S of the bus buffer 404, and enables the buffer operation of the pass buffer 404. - Power, control terminal S of pass hassore 405
An inverted Has request signal is input to the path buffer 405, and the path buffer 405 operates in conjunction with the buffer 17 and does not operate 2.
ごのようにして、マスタブＬ：ｌセノリ４０１は、バス
の使用権を獲得してバスを介したＹ〜夕の授受を行ない
、ごのデータの授受が終了した後乙こタイミング信号′
■゛２を出力づ−る。As described above, the master L:l slave 401 acquires the right to use the bus and performs data transmission and reception via the bus.
■ Output ゛2.
リセント信号生成部４３２は、このタイミング信号Ｔ２
に応じてリセッ［・信号を住成［，７１、二のリセット
信号に基づいて、アクセス要求検出部４３１はパスリク
エスト信号を“０゛とする。The recent signal generation section 432 generates the timing signal T2.
Based on the second reset signal, the access request detection unit 431 sets the path request signal to "0".
ハスリクエスト信号が０゛であるときは、スレーブプロ
セッサ４０２に接続された）＼′スハッファ４０５が動
作する。このとき５．アクセス要求信号ＳＳを出力する
ことにより、スレーシブ１１セツサ４０２がハスの使用
権を獲得し、バスを介したデータの授受を行な・うこと
ができる。When the has request signal is 0', the )\' shuffer 405 connected to the slave processor 402 operates. At this time 5. By outputting the access request signal SS, the slave 11 setter 402 acquires the right to use the lotus and can exchange data via the bus.
ところで、上述した従来方式にあっては、マスクプロセ
ッサ４０１から供給されるタイミング信号Ｔ２に応じて
ハスリクエスト信号が変化して、スレーブプロセッサ４
０２に接続されたパスバッファ４０５の動作が有効とな
る。By the way, in the conventional method described above, the has request signal changes according to the timing signal T2 supplied from the mask processor 401, and the slave processor 4
The operation of the path buffer 405 connected to 02 becomes effective.
このため、マスタプロセッサ４０１にタイミング信号Ｔ
２を出力できないような障害が生じた場合は、バスリク
エスト信号が“°１゛となったままとなり、スレーブプ
ロセンサ４０２がバスを使用することができな（なると
いう問題点があった。Therefore, the timing signal T is sent to the master processor 401.
If a failure occurs that makes it impossible to output 2, the bus request signal remains at 1, and the slave processor 402 is unable to use the bus.
本発明は、このような点にかんがみて創作されたもので
あり、処理装置に障害が発生した場合に１つの処理装置
がバスの使用権を占有することを防ぐよ・）にしまたバ
ス調停回路を提供することを目的としている。The present invention was created in view of the above points, and provides a bus arbitration circuit that prevents one processing device from monopolizing the right to use the bus when a failure occurs in the processing device. is intended to provide.
（課題を解決するだめの手段〕
第１図は、本発明のハス調停回路の原理ブロック図であ
る。(Means for Solving the Problem) FIG. 1 is a block diagram of the principle of the lotus arbitration circuit of the present invention.
図において、処理装置１１１は、ハスの占有を指示する
ための第１タイミング信閃とバスの占有を解除するため
の第２タイミング信号とを出力する。In the figure, a processing device 111 outputs a first timing signal for instructing occupation of a lotus and a second timing signal for releasing occupation of a bus.
ハス使用権制御手段１２１は、第１タイミング信号に応
じて処理装置１１１によるバスを介したデータの入出力
動作を許可する制御信号を出力するとともに、第２タイ
ミング信号に応じてこの制御信号の出力を停止する。The lotus usage right control means 121 outputs a control signal that allows the processing device 111 to input/output data via the bus in response to the first timing signal, and outputs this control signal in response to the second timing signal. stop.
時間測定手段１３１は、バス使用権制御手段１２１によ
る制御信号の出力状態に関する時間に応じて、バス使用
権制御手段１２１による制御信号の出力の停止を指示す
る。The time measuring means 131 instructs the bus right control means 121 to stop outputting the control signal, depending on the time related to the output state of the control signal by the bus right control means 121.
〔作 用］
処理装置１１１から供給される第１タイミング信号に応
じて、バス使用権制御手段１２１は処理装置１１１によ
るバスを介し７たデータの入出力動作を許可する制御信
号を出力する。時間測定手段１３１ば、この制御信号の
出力状態に関する時間を測定し、この測定結果に基づい
てバス使用権制御手段１２１による制御信号の出力の停
止を指示する。[Operation] In response to the first timing signal supplied from the processing device 111, the bus right control means 121 outputs a control signal that allows the processing device 111 to input and output data via the bus. The time measurement means 131 measures the time related to the output state of this control signal, and instructs the bus right control means 121 to stop outputting the control signal based on the measurement result.
バス使用権制御手段１２１は、時間測定手段１３１によ
る制御信号の出力の停止の指示あるいは処理装置１１１
から供給される第２タイミング信号に応じて制御信号の
出力を停止し、処理装置１１１によるバスの占有を解除
する。The bus right control means 121 instructs the time measurement means 131 to stop outputting the control signal or the processing device 111
The output of the control signal is stopped in response to the second timing signal supplied from the processor 111, and the bus is no longer occupied by the processor 111.
本発明にあっては、第２タイミング信号あるいは時間測
定手段１３１による制御信号の出力の停止の指示に基づ
いて、バス使用権制御手段１２１は処理装置１１１によ
るバスの占有を解除する。In the present invention, based on the second timing signal or the instruction to stop the output of the control signal from the time measurement means 131, the bus right control means 121 releases the bus from the processing device 111.
従って、第２タイミング信号が供給されない場合におい
ても、処理装置１１１がバスの使用権を独占することは
ない。Therefore, even when the second timing signal is not supplied, the processing device 111 does not monopolize the right to use the bus.
以下、図面に基づいて本発明の実施例について詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第２図は、本発明の一実施例におけるバス調停回路の構
成を示す。FIG. 2 shows the configuration of a bus arbitration circuit in one embodiment of the present invention.
■、 と １ との
ここで、本発明の実施例と第１図との対応関係を示して
おく。(1) Here, the correspondence between the embodiment of the present invention and FIG. 1 will be shown.
処理装置１１１は、マスクプロセッサ２０１に相当する
。The processing device 111 corresponds to the mask processor 201.
バス使用権制御手段１２１は、バスリクエスト信号生成
部２３１．リセット信号生成部２３２゜アンドゲート２
３３に相当する。The bus right control means 121 includes a bus request signal generation section 231. Reset signal generation section 232° AND gate 2
It corresponds to 33.
時間測定手段１３１は、タイマ回路２４０に相当する。The time measuring means 131 corresponds to the timer circuit 240.
以上のような対応関係があるものとして、以下本発明の
実施例について説明する。Examples of the present invention will be described below assuming that the correspondence relationship as described above exists.
■、 の および
第３図は、第２図に示した実施例の動作を表すタイミン
グ図である。2, 2 and 3 are timing diagrams showing the operation of the embodiment shown in FIG. 2.
第２図において、マスクプロセッサ２０１はバス２０６
の使用権を要求する際に、アクセス要求信号Ｓ、とこの
アクセス要求信号Ｓ、と所定の関係にあるタイミング信
号ＴＩ （第３図（ａ）参照）を出力して、バスリクエ
スト信号生成部２３１に供給する。In FIG. 2, mask processor 201 is connected to bus 206.
When requesting the right to use the bus, the bus request signal generating unit 231 outputs an access request signal S and a timing signal TI (see FIG. 3(a)) having a predetermined relationship with the access request signal S. supply to.
バスリクエスト信号生成部２３１は、このアクセス要求
信号Ｓ、とスレーブプロセッサ２０２から供給されるア
クセス要求信号Ｓｓに応じて調停動作を行なう。The bus request signal generation unit 231 performs an arbitration operation according to the access request signal S and the access request signal Ss supplied from the slave processor 202.
この調停動作の結果、マスクプロセッサ２０１にバス２
０６の使用権が与えられる場合は、バスリクエスト信号
生成部２３１によって生成されるバスリクエスト信号Ｒ
Ｑは、タイミング信号Ｔ。As a result of this arbitration operation, the mask processor 201
06, the bus request signal R generated by the bus request signal generation unit 231
Q is a timing signal T.
の立ち上がりに同期して“１”°となる（第３図（Ｃ）
参照）。It becomes "1" degree in synchronization with the rise of (Fig. 3 (C)
reference).
このバスリクエスト信号ＲＱは、バスバッファ２０５ａ
の制御端子Ｓに入力されており、また、パスバッファ２
０５ｂの制御端子Ｓに反転入力されている。また、マス
タプロセッサ２０１はパスバッファ２０５ａを介してバ
ス２０６に接続されており、スレーブプロセッサ２０２
はバスバッファ２０５ｂを介してバス２０６に接続され
ている。This bus request signal RQ is transmitted to the bus buffer 205a.
is input to the control terminal S of the path buffer 2.
The inverted signal is input to the control terminal S of 05b. Further, the master processor 201 is connected to a bus 206 via a path buffer 205a, and the slave processor 202
is connected to bus 206 via bus buffer 205b.
パスバッファ２０５ａは制御端子Ｓに“１゛が入力され
たときにバッファとして動作し、“０”が入力されたと
きはマスクプロセッサ２０１とバス２０６とを絶縁状態
とするように構成されている。パスバッファ２０５ｂは
、逆に、制御端子Ｓに“０”が入力されたときにバッフ
ァとして動作し、°“１”が入力されたときはスレーブ
プロセッサ２０２とバス２０６とを絶縁状態とするよう
に構成されている。The path buffer 205a is configured to operate as a buffer when "1" is input to the control terminal S, and to isolate the mask processor 201 and the bus 206 when "0" is input. Conversely, the path buffer 205b operates as a buffer when "0" is input to the control terminal S, and isolates the slave processor 202 and the bus 206 when "1" is input. It is configured.
従って、バスリクエスト信号ＲＱが“ｌ゛となっている
間はパスバッファ２０５ａがバッファとして動作し、マ
スクプロセッサ２０１はバス２゜６を介してデータの授
受を行なう。一方、スレーブプロセッサ２０２とバス２
０６とは切り離された状態となる。Therefore, while the bus request signal RQ is "L", the path buffer 205a operates as a buffer, and the mask processor 201 exchanges data via the bus 2.6.On the other hand, the slave processor 202 and the bus 2.
It will be in a state separated from 06.
また、このバスリクエスト信号ＲＱは、タイマ回路２４
０を形成している７個のＤ型−フリップフロップ（Ｄ−
ＦＦ）２４１ａ、２４１ｂ、−−２４１ｇのそれぞれの
プリセット端子ＰＲ（負論理）に導入されている。従っ
て、ハスリフニス［・信号ＲＱが“０゛のときプリセッ
ト処理が行なわれ、Ｄ−ＦＦ２４１ａ、−−−，２４１
ｇのそれぞれの出力端子Ｑからの出力は“１′′に設定
される。Further, this bus request signal RQ is transmitted to the timer circuit 24.
7 D-type flip-flops (D-
FF) 241a, 241b, --241g are introduced into each preset terminal PR (negative logic). Therefore, the preset processing is performed when the Hasrifinis signal RQ is "0", and the D-FF241a, ---, 241
The output from each output terminal Q of g is set to "1".
また、Ｄ−ＦＦ２４１ａ、−−−，２４１ｇのそれぞれ
のクロック端子には、第３図（ｄ）に示したようなりロ
ック信号φがスレーブプロセッサ２゜２から供給されて
いる。Further, a lock signal φ as shown in FIG. 3(d) is supplied to each clock terminal of the D-FFs 241a, 241g from the slave processor 2.2.
Ｄ−ＦＦ２４１ａの入力端子りは接地されており、Ｄ−
ＦＦ２４１ａの出力端子ＱはＤ−ＦＦ２４１ｂの入力端
子りに接続されている。同様にして、Ｄ−ＦＦ２４１ｂ
、 ・・・、２４１ｇは直列に接続されている。The input terminal of D-FF241a is grounded, and the D-FF241a input terminal is grounded.
The output terminal Q of the FF 241a is connected to the input terminal of the D-FF 241b. Similarly, D-FF241b
, ..., 241g are connected in series.
ハスリクエスト信号ＲＱが′”１′となると、ＤＦＦ２
４１ａ、−，２４１ｇのブリセラ１〜処理は解除され、
クロック信号φに同期した動作が開始される。、Ｄ−Ｆ
Ｆ２４１．ａの入力端子りに入力された固定論理“０゛
は、Ｄ−ＦＦ２４１ｂ。When the has request signal RQ becomes ``1'', DFF2
41a, -, 241g Bricella 1 ~ processing is canceled,
The operation is started in synchronization with the clock signal φ. , D-F
F241. The fixed logic "0" input to the input terminal of a is the D-FF 241b.
・・・、２４１．ｇに順に伝達される。これにより、Ｄ
ＦＦ２４１ｇの出力はパスリフニス１信号ＲＱが“１゛
となった時点から７クロツク分の時間が経過したときに
“０゛となる。..., 241. g in turn. As a result, D
The output of the FF 241g becomes "0" when a time period of 7 clocks has elapsed since the pass reflex 1 signal RQ became "1".
このようにして、タイマ回路２４０は例えば７クロツク
分の時間が設定されたタイマとして動作し、このＤ〜Ｆ
Ｆ ２４１ ｇの出力をリセット信号Ｒ２としてアン
ドゲート２３３の入力端子の一方に供給する。In this way, the timer circuit 240 operates as a timer set with a time of, for example, seven clocks, and
The output of F 241 g is supplied to one of the input terminals of the AND gate 233 as a reset signal R2.
ところで、マスタプロセンサ２０１の動作が正常である
場合は、マスクプロセッサ２０１は、バスリクエスト信
号ＲＱと所定の関係を持ちマスクプロセッサ２０１によ
るバス２０６のアクセスが終了したごとを示すタイミン
グ信号′Ｉ゛２を出力する。このタイミング信号Ｔ２ば
、第３図（ｂ）に示したように、ハスリクエスト信号Ｒ
Ｑが” １ ”となった後に°“０“となり、バス２０
６を介したデータの授受の終了後に１“となる。ごこで
、バスリクエスト信号ＲＱが１″゛となった時点からタ
イミング信号Ｔ２が“１゛となるまでの時間は、マクロ
ツク分の時間よりも短いものとする（例えば５クロック
分の時間）。By the way, when the operation of the master processor 201 is normal, the mask processor 201 generates a timing signal 'I'2 which has a predetermined relationship with the bus request signal RQ and indicates each time the access to the bus 206 by the mask processor 201 is completed. Output. This timing signal T2 is, as shown in FIG. 3(b), a lot request signal R.
After Q becomes “1”, ° becomes “0” and bus 20
The value becomes 1" after the end of the data transfer via 6. Here, the time from the time when the bus request signal RQ becomes 1" until the timing signal T2 becomes "1" is the time corresponding to the macro clock. (for example, a time of 5 clocks).
このタイミング信号Ｔ２はリセット信号生成部２３２に
供給され、リセット信号生成部２３２はこのタイミング
信号Ｔ２の立ち上がりに同期して°”０゛となるような
リセット信号Ｒ１を生成してアンドゲート２３３の入力
端子の他方に供給する。This timing signal T2 is supplied to the reset signal generation section 232, and the reset signal generation section 232 generates a reset signal R1 that becomes 0'' in synchronization with the rise of this timing signal T2, and inputs it to the AND gate 233. Supplied to the other terminal.
アンドゲート２３３の出力は、リセット信号Ｒ４および
リセット信号Ｒ２の何れか一方が“ｏ゛となったときに
０′′となり、このアンドゲート２３３の出力はりセン
Ｉ・信号Ｒ０としてバスリクエスト信号生成部２３１の
リセッ１一端子Ｒ３（負論理）に供給されている。The output of the AND gate 233 becomes 0'' when either the reset signal R4 or the reset signal R2 becomes "o", and the output of the AND gate 233 is sent to the bus request signal generator as the sensor I signal R0. It is supplied to the reset 1 terminal R3 (negative logic) of 231.
従って、マスクプロセッサ２０１が正常に動作している
場合は、リセット信号Ｒ６はりセット信号Ｒ３に応じて
変化し、このリセット信号Ｒ８が“０゛となったときに
、第３図（Ｃ）に点線で示したようにバスリクエスト信
号ＲＱは゛ｏパとなる。Therefore, when the mask processor 201 is operating normally, the reset signal R6 changes according to the set signal R3, and when the reset signal R8 becomes "0", the dotted line in FIG. As shown, the bus request signal RQ becomes opaque.
−・方、マスクプロセッサ２０１にタイミング信号Ｔ２
を出力できないような障害が発生した場合は、リセット
信号Ｒ５ば“′ビのままとなるが、この場合、リセット
信号Ｒ６はりセット信号Ｒ２に応じて“０′′となる。- On the other hand, the timing signal T2 is sent to the mask processor 201.
If a failure occurs that prevents the output of the reset signal R5, the reset signal R5 remains at "0", but in this case, the reset signal R6 becomes "0" in response to the set signal R2.
このリセット信号Ｒ０に基づいて、バスリクエスト信号
ＲＱは第３図（ｃ）に実線で示したように、それ自身の
立ち上がりの時点から７クロツク分の時間が経過したと
きに“０°゛となるように変化する。Based on this reset signal R0, the bus request signal RQ becomes "0°" when a time period of 7 clocks has elapsed from the time of its own rise, as shown by the solid line in FIG. 3(c). It changes like this.
バスリクエスト信号ＲＱが“０“となったことにより、
ハスバッファ２０５ｂがバッファとして動作し、スレー
ブプロセッサ２０２はバス２０６を用いたデータの授受
が可能となる。As the bus request signal RQ becomes “0”,
The hash buffer 205b operates as a buffer, allowing the slave processor 202 to send and receive data using the bus 206.
１−１１刊岨ζ佐
上述したように、マスクプロセッサ２０１がバス２０６
の使用権を保持しているときに、ｒ）−ＦＦ２４１ａ、
・・・、２４１ｇはクロック信号φに同期して動作
し、７クロツク分の時間が経過するとリセット信号Ｒ２
を生成する。リセット信号Ｒ０は、このリセット信号Ｒ
２とリセット信号生成部２３２によって生成されたリセ
ット信号Ｒ４に基づいて生成される。As mentioned above, the mask processor 201 is connected to the bus 206.
r)-FF241a,
. . , 241g operates in synchronization with the clock signal φ, and when a time period of 7 clocks has elapsed, the reset signal R2 is activated.
generate. The reset signal R0 is the reset signal R0.
2 and the reset signal R4 generated by the reset signal generating section 232.
従って、マスクプロセッサ２０１がバス２０６の使用権
を獲得してから所定の時間が経過したときにバスリクエ
スト信号ＲＱを“０°゛として、スレーブプロセッサ２
０２にバス２０６の使用権を与えることが可能となる。Therefore, when a predetermined time has elapsed since the mask processor 201 acquired the right to use the bus 206, the bus request signal RQ is set to "0°", and the slave processor 2
02 can be given the right to use the bus 206.
これにより、マスクプロセッサ２０１にタイミング信号
Ｔ２を出力できないような障害が発生した場合でも、マ
スクプロセッサ２０１がバス２０６を占有することを防
ぐことができる。Thereby, even if a failure occurs in which the mask processor 201 cannot output the timing signal T2, the mask processor 201 can be prevented from occupying the bus 206.
Ｎ−虜ＬＩＩＵ腹贋様
なお、上述した本発明の実施例にあっては、スレーブプ
ロセッサ２０２から供給されるクロック信号φに基づい
て、タイマ回路２４０により所定の時間を測定する場合
を考えたが、これに限らず、マスクプロセッサ２０１が
バス２０６の使用権を保持している時間が所定の時間を
超えた時点を検出するものであれば適用できる。また、
タイマ回路２４０に設定する時間にも限定されない。In the embodiment of the present invention described above, a case was considered in which the timer circuit 240 measures a predetermined time based on the clock signal φ supplied from the slave processor 202. However, the present invention is not limited to this, and can be applied as long as it detects the time when the mask processor 201 holds the right to use the bus 206 exceeds a predetermined time. Also,
The time set in the timer circuit 240 is also not limited.
更に、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。Furthermore, in ``correspondence between examples and FIG. 1'',
Although the correspondence between the present invention and the embodiments has been described, those skilled in the art will easily assume that the present invention is not limited to this and that there are various modifications.
上述したように、本発明によれば、バス使用権制御手段
による制御信号の出力状態に関する時間に応じて、時間
測定手段によりバス使用権制御手段による制御信号の出
力の停止が指示される。従って、第２タイミング信号が
供給されない場合でも、処理装置によるバスの占有を解
除することが可能となり、処理装置に障害が発生した場
合においても処理装置がバスを独占することはないので
、実用的には極めて有用である。As described above, according to the present invention, the time measuring means instructs the bus right control means to stop outputting the control signal, depending on the time related to the output state of the control signal by the bus right control means. Therefore, even if the second timing signal is not supplied, it is possible to release the bus from the processing unit, and even if a failure occurs in the processing unit, the processing unit will not monopolize the bus, which is practical. It is extremely useful.
第１図は本発明のバス調停回路の原理ブロック図、第２
図は本発明の一実施例によるバス調停回路を用いたシス
テムの構成図、
第３図は実施例の動作を表すタイミング図、第４図は従
来のバス調停回路の説明図である。
図において、
１１１は処理装置、
１２１はバス使用権制御手段、
１３１は時間測定手段、
２０１．４０１はマスタブロセ・ンサ、２０２．４０２
はスレーブプロセ・ンサ、２０５．４０４．４０５はバ
スノ〈・ソファ、２０６はバス、
２３１はバスリクエスト信号生成部、
２３２．４３２はリセ・ント信号生成部、２３３はアン
ドゲート、
２４０はタイマ回路、
２４１はＤ−ＦＦ。
４３０は調停部、
４３１はアクセス要求検出部である。FIG. 1 is a principle block diagram of the bus arbitration circuit of the present invention, and FIG.
FIG. 3 is a block diagram of a system using a bus arbitration circuit according to an embodiment of the present invention, FIG. 3 is a timing diagram showing the operation of the embodiment, and FIG. 4 is an explanatory diagram of a conventional bus arbitration circuit. In the figure, 111 is a processing device, 121 is a bus right control means, 131 is a time measurement means, 201.401 is a master processor, 202.402
is a slave processor, 205.404.405 is a bus controller, 206 is a bus, 231 is a bus request signal generator, 232.432 is a reset signal generator, 233 is an AND gate, 240 is a timer circuit, 241 is D-FF. 430 is an arbitration unit, and 431 is an access request detection unit.
Claims (1)
と前記バスの占有を解除するための第２タイミング信号
とを出力する処理装置（１１１）と、前記第１タイミン
グ信号に応じて前記処理装置（１１１）による前記バス
を介したデータの入出力動作を許可する制御信号を出力
するとともに、前記第２タイミング信号に応じてこの制
御信号の出力を停止するバス使用権制御手段（１２１）
と、前記バス使用権制御手段（１２１）による制御信号
の出力状態に関する時間に応じて、前記バス使用権制御
手段（１２１）による制御信号の出力の停止を指示する
時間測定手段（１３１）と、を備えるように構成したこ
とを特徴とするバス調停回路。(1) a processing device (111) that outputs a first timing signal for instructing bus occupancy and a second timing signal for releasing the bus occupancy; Bus usage right control means (121) that outputs a control signal that allows the device (111) to input and output data via the bus, and stops outputting this control signal in response to the second timing signal.
and a time measuring means (131) for instructing the bus right to use control means (121) to stop outputting the control signal according to the time related to the output state of the control signal by the bus right to use control means (121); What is claimed is: 1. A bus arbitration circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278964A JPH02123448A (en) | 1988-11-02 | 1988-11-02 | Bus mediation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278964A JPH02123448A (en) | 1988-11-02 | 1988-11-02 | Bus mediation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123448A true JPH02123448A (en) | 1990-05-10 |
Family
ID=17604522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278964A Pending JPH02123448A (en) | 1988-11-02 | 1988-11-02 | Bus mediation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123448A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210540A (en) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | Interruption device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975238A (en) * | 1972-11-22 | 1974-07-19 | ||
| JPS5923826B2 (en) * | 1981-04-28 | 1984-06-05 | チヤンピオン犬具株式会社 | Electric fluff cutting machine |
| JPS60230255A (en) * | 1984-04-28 | 1985-11-15 | Toshiba Corp | Microprocessor |
-
1988
- 1988-11-02 JP JP63278964A patent/JPH02123448A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975238A (en) * | 1972-11-22 | 1974-07-19 | ||
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