JP2713461B2 - 集積電流ミラー回路 - Google Patents
集積電流ミラー回路Info
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- 230000003071 parasitic effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
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Description
【発明の詳細な説明】 本発明は、各々ベース、コレクタ及びエミッタを有す
る第1及び第2トランジスタを具え、それらのべースを
相互接続すると共に第1トランジスタのコレクタに接続
して成る集積電流ミラー回路に関するものである。
る第1及び第2トランジスタを具え、それらのべースを
相互接続すると共に第1トランジスタのコレクタに接続
して成る集積電流ミラー回路に関するものである。
電流ミラー回路自体は種々のものが既知であり、説明
を要しないであろう。電流ミラー回路を縦形トランジス
タを用いて実現しようとする場合、縦形トランジスタ内
にコレクタ領域と、コレクタ領域を基板から分離する中
間層との間に形成される寄生キャパシタンスが回路の正
しい動作に悪影響を及ぼす問題が生ずる。コレクタ領域
の導電型と反対導電型の前記中間層は、コレクタ領域と
この中間層との間の接合及び基板とこの中間層との間の
接合がターンオンし得ないような電圧にする必要があ
り、この目的のために、中間層は通常、正電源端子又は
当該縦形トランジスタのエミッタに接続される。この結
果、電流ミラー回路の場合には、コレクタ領域と中間層
との間の寄生キャパシタンスがトランジスタの主電流通
路と並列になり、電流ミラー回路の入力電流と出力電流
との間の伝達関数に不所望な高周波数の極を生ずる。更
に、電源ラインから出力電流端子へと妨害信号を導く不
所望な容量性接続路を形成する。
を要しないであろう。電流ミラー回路を縦形トランジス
タを用いて実現しようとする場合、縦形トランジスタ内
にコレクタ領域と、コレクタ領域を基板から分離する中
間層との間に形成される寄生キャパシタンスが回路の正
しい動作に悪影響を及ぼす問題が生ずる。コレクタ領域
の導電型と反対導電型の前記中間層は、コレクタ領域と
この中間層との間の接合及び基板とこの中間層との間の
接合がターンオンし得ないような電圧にする必要があ
り、この目的のために、中間層は通常、正電源端子又は
当該縦形トランジスタのエミッタに接続される。この結
果、電流ミラー回路の場合には、コレクタ領域と中間層
との間の寄生キャパシタンスがトランジスタの主電流通
路と並列になり、電流ミラー回路の入力電流と出力電流
との間の伝達関数に不所望な高周波数の極を生ずる。更
に、電源ラインから出力電流端子へと妨害信号を導く不
所望な容量性接続路を形成する。
本発明の目的は縦形トランジスタを用いて上述の問題
を生じない集積電流ミラーを実現する方法を提供するこ
とにある。
を生じない集積電流ミラーを実現する方法を提供するこ
とにある。
本発明は、各々ベース、コレクタ及びエミッタを有す
る第1及び第2トランジスタを具え、それらのベースを
相互接続すると共に第1トランジスタのコレクタに接続
して成る集積電流ミラー回路において、前記第1及び第
2トランジスタを第1導電型の基板から第2導電型の中
間層により分離された第1導電型のコレクタを有する縦
形トランジスタとして構成し、前記中間層と両トランジ
スタの相互接続ベースとを接続したことを特徴とする。
る第1及び第2トランジスタを具え、それらのベースを
相互接続すると共に第1トランジスタのコレクタに接続
して成る集積電流ミラー回路において、前記第1及び第
2トランジスタを第1導電型の基板から第2導電型の中
間層により分離された第1導電型のコレクタを有する縦
形トランジスタとして構成し、前記中間層と両トランジ
スタの相互接続ベースとを接続したことを特徴とする。
図面を参照して本発明の実施例を詳細に説明する。
第1図は例えばドイツ国特許第3609629号明細書に開
示されているタイプの既知の集積縦形トランジスタを示
す。この縦形トランジスタ構造はp型基板1を具え、そ
の上にn型分離領域2が位置し、その上にp型コレクタ
領域3が位置する。n型ベース領域4はコレクタ領域3
上に位置し、n+高ドープ領域5を経てベース端子6に
接続される。ベース領域4内にp型エミッタ領域7が形
成され、その上にエミッタ端子8が設けられる。コレク
タ領域3はp+ドープ領域9を経てコレクタ端子10に接
続される。中間層2はn+ドープ領域11を経て端子12に
接続される。基板はp+ドープ領域13を経て基板端子14
に接続することができる。
示されているタイプの既知の集積縦形トランジスタを示
す。この縦形トランジスタ構造はp型基板1を具え、そ
の上にn型分離領域2が位置し、その上にp型コレクタ
領域3が位置する。n型ベース領域4はコレクタ領域3
上に位置し、n+高ドープ領域5を経てベース端子6に
接続される。ベース領域4内にp型エミッタ領域7が形
成され、その上にエミッタ端子8が設けられる。コレク
タ領域3はp+ドープ領域9を経てコレクタ端子10に接
続される。中間層2はn+ドープ領域11を経て端子12に
接続される。基板はp+ドープ領域13を経て基板端子14
に接続することができる。
第2図はこの縦型トランジスタの2つの等価回路図を
示すものである。第2a図のトランジスタTは第1図のコ
レクタ領域3と、ベース領域4と、エミッタ領域7とで
構成され、エミッタ端子8とベース端子6とコレクタ端
子10とを具えている。第1図から明らかなように、領域
2及び3間にpn接合が形成されると共に領域1及び2間
に逆向きのpn接合が形成される。第2a図ではこれらの接
合を容量性ダイオード素子D1及びD2として記号的に示し
てある。これら2つの接合の組合せは第2b図に示すよう
に寄生トランジスタTPとみなすこともできる。
示すものである。第2a図のトランジスタTは第1図のコ
レクタ領域3と、ベース領域4と、エミッタ領域7とで
構成され、エミッタ端子8とベース端子6とコレクタ端
子10とを具えている。第1図から明らかなように、領域
2及び3間にpn接合が形成されると共に領域1及び2間
に逆向きのpn接合が形成される。第2a図ではこれらの接
合を容量性ダイオード素子D1及びD2として記号的に示し
てある。これら2つの接合の組合せは第2b図に示すよう
に寄生トランジスタTPとみなすこともできる。
第2a図および第2b図から明らかなように、寄生素子D
1,D2またはTPの影響は中間層2を端子12を経て比較的高
い電圧にすることにより除去される。即ち、この結果2
つの寄生接合がカットオフされる。この手段を電流ミラ
ー回路に含まれる2つの斯るトランジスタについて実施
すると、この場合の等価回路図は第3図に示すようにな
る。
1,D2またはTPの影響は中間層2を端子12を経て比較的高
い電圧にすることにより除去される。即ち、この結果2
つの寄生接合がカットオフされる。この手段を電流ミラ
ー回路に含まれる2つの斯るトランジスタについて実施
すると、この場合の等価回路図は第3図に示すようにな
る。
第3図においてTa及びTbは電流ミラー回路内に含まれ
る第1及び第2のトランジスタである。両トランジスタ
は電源ライン+Vに結合されたエミッタと、相互接続さ
れ且つトランジスタTaのコレクタに接続されたベースを
有している。入力電流IinはトランジスタTaを流れ、出
力電流IoutはトランジスタTbを流れる。これら両トラン
ジスタTa及びTbを集積縦型トランジスタとして構成し、
且つ中間分離層2を関連する接続端子を経て電源ライン
+Vに接続すると、第3図に示すように寄生容量ダイオ
ードD1a及びD1bがトランジスタTa及びTbの主電流通路と
並列に配置される。これらの両寄生キャパシタンスD1a
及びD1bはIin及びIout間の伝達関数に不所望な高周波数
の極を生ずる。更に、電源ライン+V上に現れる高周波
スプリアス信号が寄生キャパシタンスD1bを経て出力電
流Iout上に重畳され得る。
る第1及び第2のトランジスタである。両トランジスタ
は電源ライン+Vに結合されたエミッタと、相互接続さ
れ且つトランジスタTaのコレクタに接続されたベースを
有している。入力電流IinはトランジスタTaを流れ、出
力電流IoutはトランジスタTbを流れる。これら両トラン
ジスタTa及びTbを集積縦型トランジスタとして構成し、
且つ中間分離層2を関連する接続端子を経て電源ライン
+Vに接続すると、第3図に示すように寄生容量ダイオ
ードD1a及びD1bがトランジスタTa及びTbの主電流通路と
並列に配置される。これらの両寄生キャパシタンスD1a
及びD1bはIin及びIout間の伝達関数に不所望な高周波数
の極を生ずる。更に、電源ライン+V上に現れる高周波
スプリアス信号が寄生キャパシタンスD1bを経て出力電
流Iout上に重畳され得る。
第4図はこれらの問題を除去し得る本発明の手段を示
すものである。第4図にも電源ライン+Vに接続された
電流ミラー回路内に含まれる2つのトランジスタTa及び
Tbを示してある。しかし、ここでは各トランジスタの分
離層2を関連する接続端子を経て両トランジスタTa及び
Tbの相互接続ベースに接続する。この結果、キャパシタ
ンスD1aは実際上短絡され、従って最早何の影響も及ぼ
さない(このためこのキャパシタンスは破線で示してあ
る。)。キャパシタンスD1bはトランジスタTbのベース
−コレクタ接合間に配置される。このようにすると入力
Iin及び出力Iout間の高周波数伝達関数の前記不所望な
極が事実上除去される。更に電源ライン+Vから出力I
outへの妨害信号の容量性通路も事実上除去される。更
に、電流ミラー回路の入力端子と出力端子との間にキャ
パシタンスD1bを経て高周波直接接続が形成され、この
高周波直接接続はバイパス又はフィードフォーワード接
続として知られている。
すものである。第4図にも電源ライン+Vに接続された
電流ミラー回路内に含まれる2つのトランジスタTa及び
Tbを示してある。しかし、ここでは各トランジスタの分
離層2を関連する接続端子を経て両トランジスタTa及び
Tbの相互接続ベースに接続する。この結果、キャパシタ
ンスD1aは実際上短絡され、従って最早何の影響も及ぼ
さない(このためこのキャパシタンスは破線で示してあ
る。)。キャパシタンスD1bはトランジスタTbのベース
−コレクタ接合間に配置される。このようにすると入力
Iin及び出力Iout間の高周波数伝達関数の前記不所望な
極が事実上除去される。更に電源ライン+Vから出力I
outへの妨害信号の容量性通路も事実上除去される。更
に、電流ミラー回路の入力端子と出力端子との間にキャ
パシタンスD1bを経て高周波直接接続が形成され、この
高周波直接接続はバイパス又はフィードフォーワード接
続として知られている。
第5図はこの回路配置を縦形トランジスタ構造を用
い、比較的小数の異なるドープ領域を用いてどのように
集積回路に実現し得るかを示すものである。第5図にお
いて、p型基板は21で示してある。この基板上にn型中
間層22を配置し、その上に2個のp型コレクタ領域23a
及び23bを形成する。この層上にn型エピタキシャル層2
4を形成する。このエピタキシャル層24内に、2個の深
い環状拡散領域25及び26により2つの別個のベース領域
27及び28を限界する。別個のn+ドープ領域29及び30に
よりベース接点Ba及びBbを形成する。これらベース領域
内にpドープ領域によりエミッタ領域31及び32を形成
し、これら領域にそれぞれエミッタ端子Ea及びEbを設け
る。前記深い環状ドープ領域25及び26にはコレクタ端子
Ca及びCbを設ける。別の深い環状n+ドープ領域33を中
間層22まで延在させ、その上面に端子Bnを設ける。必要
に応じ、基板まで延在する更に別の深いドープ領域34を
設けることができると共にこの領域に基板接点Scを設け
ることができる。
い、比較的小数の異なるドープ領域を用いてどのように
集積回路に実現し得るかを示すものである。第5図にお
いて、p型基板は21で示してある。この基板上にn型中
間層22を配置し、その上に2個のp型コレクタ領域23a
及び23bを形成する。この層上にn型エピタキシャル層2
4を形成する。このエピタキシャル層24内に、2個の深
い環状拡散領域25及び26により2つの別個のベース領域
27及び28を限界する。別個のn+ドープ領域29及び30に
よりベース接点Ba及びBbを形成する。これらベース領域
内にpドープ領域によりエミッタ領域31及び32を形成
し、これら領域にそれぞれエミッタ端子Ea及びEbを設け
る。前記深い環状ドープ領域25及び26にはコレクタ端子
Ca及びCbを設ける。別の深い環状n+ドープ領域33を中
間層22まで延在させ、その上面に端子Bnを設ける。必要
に応じ、基板まで延在する更に別の深いドープ領域34を
設けることができると共にこの領域に基板接点Scを設け
ることができる。
第5図に示すように、接点Ba,Ca,Bb,Bnを相互接続
する外部接続導体35を設ける。第2接続導体36は接点Ea
及びEbを相互接続する。第4図と第5図を比較すると、
電源電圧+Vを接続導体36に供給する必要があるだけで
入力及び出力電流Iin及びIoutが2つのコレクタ端子Ca
及びCbを経て流れることがわかる。
する外部接続導体35を設ける。第2接続導体36は接点Ea
及びEbを相互接続する。第4図と第5図を比較すると、
電源電圧+Vを接続導体36に供給する必要があるだけで
入力及び出力電流Iin及びIoutが2つのコレクタ端子Ca
及びCbを経て流れることがわかる。
第6図は電流ミラー回路が出力トランジスタに結合さ
れた電力出力段に本発明の原理を用いた回路を示すもの
である。ここでも電流ミラー回路はトランジスタTa及び
Tbを具え、出力段はトランジスタTcを具えている。本発
明の原理に従ってコレクタ分離中間層をトランジスタTa
及びTbの相互接続ベースに結合すると、トランジスタTa
の寄生構造は完全に除去される。トランジスタTbの寄生
構造(本例では寄生トランジスタTpbとして示してあ
る)は第6図に示すように配置される。この寄生構造の
エミッタはトランジスタTbのコレクタに結合され、ベー
スはトランジスタTa及びTbの相互接続ベースに結合さ
れ、コレクタは基板接点に接続される。
れた電力出力段に本発明の原理を用いた回路を示すもの
である。ここでも電流ミラー回路はトランジスタTa及び
Tbを具え、出力段はトランジスタTcを具えている。本発
明の原理に従ってコレクタ分離中間層をトランジスタTa
及びTbの相互接続ベースに結合すると、トランジスタTa
の寄生構造は完全に除去される。トランジスタTbの寄生
構造(本例では寄生トランジスタTpbとして示してあ
る)は第6図に示すように配置される。この寄生構造の
エミッタはトランジスタTbのコレクタに結合され、ベー
スはトランジスタTa及びTbの相互接続ベースに結合さ
れ、コレクタは基板接点に接続される。
出力トランジスタTcのコレクタ−エミッタ電圧がその
ベース−エミッタ電圧(0.6V)より小さくなると、寄
生トランジスタTpbが導通状態になる。従って、トラン
ジスタTbのコレクタ電流の一部が前記寄生トランジスタ
Tpbを経て基板へと流れるため、ベース電流が出力トラ
ンジスタTcから引き出される。この結果として出力トラ
ンジスタTcが飽和し得なくなり、このことは一般に電力
出力段において望ましいことである。
ベース−エミッタ電圧(0.6V)より小さくなると、寄
生トランジスタTpbが導通状態になる。従って、トラン
ジスタTbのコレクタ電流の一部が前記寄生トランジスタ
Tpbを経て基板へと流れるため、ベース電流が出力トラ
ンジスタTcから引き出される。この結果として出力トラ
ンジスタTcが飽和し得なくなり、このことは一般に電力
出力段において望ましいことである。
第1図は既知の集積縦形トランジスタの断面図、 第2図は第1図に示すトランジスタの等価回路図、 第3図はトランジスタのコレクタ領域と基板との間の中
間層を電源電圧又は関連するトランジスタのエミッタに
接続した場合に得られる集積電流ミラー回路の等価回路
図、 第4図は種々の領域を本発明の原理に従って接続した場
合に得られる集積電流ミラー回路の等価回路図、 第5図は本発明による集積電流ミラー回路内に配置され
た2個の縦形トランジスタの集積構造の断面図、 第6図は本発明電流ミラー回路により駆動される電力出
力段の等価回路図である。 Ta,Tb……縦形トランジスタ D1a,D1b……寄生キャパシタンス 21……基板、22……中間層 23a,23b……コレクタ領域 24……エピタキシャル層、25,26……環状拡散領域 27,28……ベース領域、29,30……ベース接点 31,32……エミッタ領域、33,34……環状拡散領域 35,36……接続導体
間層を電源電圧又は関連するトランジスタのエミッタに
接続した場合に得られる集積電流ミラー回路の等価回路
図、 第4図は種々の領域を本発明の原理に従って接続した場
合に得られる集積電流ミラー回路の等価回路図、 第5図は本発明による集積電流ミラー回路内に配置され
た2個の縦形トランジスタの集積構造の断面図、 第6図は本発明電流ミラー回路により駆動される電力出
力段の等価回路図である。 Ta,Tb……縦形トランジスタ D1a,D1b……寄生キャパシタンス 21……基板、22……中間層 23a,23b……コレクタ領域 24……エピタキシャル層、25,26……環状拡散領域 27,28……ベース領域、29,30……ベース接点 31,32……エミッタ領域、33,34……環状拡散領域 35,36……接続導体
Claims (3)
- 【請求項1】各々ベース、コレクタ及びエミッタを有す
る第1及び第2トランジスタを具え、それらのベースを
相互接続すると共に第1トランジスタのコレクタに接続
して成る集積電流ミラー回路において、前期第1及び第
2トランジスタを第1導電型の基板から第2導電型の中
間層により分離された第1導電型のコレクタを有する縦
形トランジスタとして構成し、前記中間層と両トランジ
スタの相互接続ベースとを接続したことを特徴とする集
積電流ミラー回路。 - 【請求項2】両トランジスタのコレクタ領域を共通の中
間層上に形成してあることを特徴とする請求項1記載の
集積電流ミラー回路。 - 【請求項3】両電流ミラートランジスタの相互接続エミ
ッタを出力トランジスタの主電流通路に結合し、第2電
流ミラートランジスタのコレクタを出力トランジスタの
ベースに接続して出力トランジスタの駆動段として構成
したことを特徴とする請求項1又は2記載の集積電流ミ
ラー回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8801520 | 1988-06-15 | ||
NL8801520 | 1988-06-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0244805A JPH0244805A (ja) | 1990-02-14 |
JP2713461B2 true JP2713461B2 (ja) | 1998-02-16 |
Family
ID=19852462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1146918A Expired - Lifetime JP2713461B2 (ja) | 1988-06-15 | 1989-06-12 | 集積電流ミラー回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4894622A (ja) |
EP (1) | EP0346978B1 (ja) |
JP (1) | JP2713461B2 (ja) |
KR (1) | KR900001027A (ja) |
DE (1) | DE68912415T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5512859A (en) * | 1994-11-16 | 1996-04-30 | National Semiconductor Corporation | Amplifier stage having compensation for NPN, PNP beta mismatch and improved slew rate |
US5510754A (en) * | 1994-11-18 | 1996-04-23 | National Semiconductor Corporation | Fast slewing amplifier using dynamic current mirrors |
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DE102005019157A1 (de) | 2005-04-25 | 2006-10-26 | Robert Bosch Gmbh | Anordnung von MOSFETs zur Steuerung von demselben |
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