JP2712313B2 - Sense amplifier - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はセンスアンプに関し、特に１ビットの情報を
真補のデータを記憶する２個のメモリセルで構成された
メモリセル対に保持し、該保持されたデータを高速で読
み出すセンスアンプに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier, and in particular, stores 1-bit information in a memory cell pair composed of two memory cells storing true complement data, The present invention relates to a sense amplifier that reads the held data at high speed.
［従来の技術］ 従来、この種のセンスアンプとしては1985IEEE Inter
national Solid-State Circuit Conference P162〜163:
「A 25ns 16k CMOS PROM using a 4-Transistor call」
に記載されたものがあり、これを第６図を参照しながら
簡単に説明しておく。[Prior art] Conventionally, this type of sense amplifier has been
national Solid-State Circuit Conference P162 ~ 163:
`` A 25ns 16k CMOS PROM using a 4-Transistor call ''
And this will be briefly described with reference to FIG.
第６図に示したように従来のセンスアンプは、第１の
入力端子SINが入力に接続されＮチャンネル型の電界効
果トランジスタ（以下MOSFET）T1,T2より成る第１のカ
スコードアンプ（カルコードアンプ−１）と、第２の入
力端子▲▼が入力されＮチャンネル型MOSFET T3,
T4より成る第２のカスコードアンプ（カルコードアンプ
−２）と、第１及び第２のカスコードアンプの出力Ａ及
びが入力され、Ｐチャンネル型MOSFET T5,T7及びＮチ
ャンネル型MOSFET T6,T8,T9より成る作動増幅器と、作
動増幅器の出力Ｓ及びが入力されＮチャンネル型MOSF
ET T12〜T17より成るレベルシフト・ラッチ回路と、レ
ベルシフト・ラッチ回路の出力に接続された第１及び第
２の出力端子SA及び▲▼とで構成されている。また
第１及び第２の入力端子SIN及び▲▼はＮチャン
ネル型MOSFETより成るＹセレクタT18及びT20を介して列
線対Di及び▲▼に接続され、列線対Di及び▲▼
にはメモリセル対Mi及び▲▼と、ドレインが電源電
圧端子VCC（以下VCCと記す）に接続されYREF1がゲート
入力されたＮチャンネル型MOSFETより成る列線対チャー
ジアップ用MOSFET T19及びT21が接続されている。As shown in FIG. 6, the conventional sense amplifier comprises a first cascode amplifier (Kalcode amplifier) having a first input terminal SIN connected to an input and comprising N-channel type field effect transistors (hereinafter, MOSFETs) T1 and T2. -1) and the second input terminal ▲ ▼ are input and the N-channel MOSFET T3,
A second cascode amplifier (cal code amplifier-2) composed of T4 and outputs A and A of the first and second cascode amplifiers are input, and P-channel MOSFETs T5 and T7 and N-channel MOSFETs T6, T8 and T9 are input. N-channel type MOSF
It is composed of a level shift latch circuit composed of ETT12 to T17, and first and second output terminals SA and ▼ connected to the output of the level shift latch circuit. The first and second input terminals SIN and ▼ are connected to the pair of column lines Di and ▼ via Y selectors T18 and T20 each formed of an N-channel MOSFET, and the pair of column lines Di and ▲ ▼ are connected.
Is connected to a memory cell pair Mi and ▲ ▼, and a column line pair charge-up MOSFET T19 and T21 composed of an N-channel type MOSFET having a drain connected to a power supply voltage terminal VCC (hereinafter referred to as VCC) and a YREF1 gate input. Have been.
次にその動作について簡単に説明しておく。第６図に
おいて、行線Wiが選択された高レベルになり、メモリセ
ル対を構成するメモリセルMiがオフ、メモリセルMiがオ
ンしている場合、ゲートにYREF1（例えばYREF1＝2.0V）
が印加されたチャージアップ用MOSFET T19及びT21によ
り列線対Di及び▲▼はYREF1−VTN（例えばVTN＝1.0
V）＝2.0−1.0＝1.0Vにチャージアップされ、チャージ
アップ用MOSFET T19及びT21がカットオフする。上述し
たVTNはＮチャンネル型MOSFETのしきい値電圧を示し、
以下VTNと記す。そして列線対Diおよび▲▼が1.0V
にチャージアップされると共に、センスアンプの第１及
び第２の入力端子SIN及び▲▼もＹセレクタT18及
びT20を介してYREF1−VTN＝1.0Vにチャージアップされ
る。ここで例えばYREF2＝2.1VとするとＹセレクタT18を
介して第１の入力端子SINに接続されたメモリセルMiは
オフであるので、第１の入力端子SIN及び列線Diは第１
のカスコードアンプ（カスコードアンプ−１）を構成す
るＮチャンネル型MOSFET T1及びT2を介してYREF2−VTN
＝2.1−1.0＝1.1VにチャージアップされてＮチャンネル
型MOSFET T2がカットオフし、第１のカスコードアンプ
（カスコドアンプ−１）の出力ＡはVCC（例えば5.0V）
−VTN＝5.0−1.0＝4.0Vとなり、一方ＹセレクタT20を介
して第２の入力端子▲▼に接続されたメモリセル
▲▼はオンしているので、第２のカスコードアンプ
（カスコードアンプ−２）を構成するＮチャンネル型MO
SFET T3及びT4を介してメモリセル▲▼に電流が供
給されるため、第１のカスコードアンプ（カスコードア
ンプ−１）の出力Ａの電位（4.0V）よりも低い電位（例
えば3.5V）が第２カスコードアンプ（カスコードアンプ
−２）の出力から出力される。この第１及び第２のカ
スコードアンプの出力Ａ及びを受けて作動増幅器の出
力Ｓからは低レベル、作動増幅器の出力からは高レベ
ルが出力され、さらに作動増幅器の出力Ｓ及びを受け
て、レベルシフト・ラッチ回路の出力に接続された第１
の出力端子SAからは低レベルが、第２の出力端子▲
▼からは高レベルが出力される。Next, the operation will be briefly described. In FIG. 6, when the row line Wi goes to the selected high level and the memory cell Mi forming the memory cell pair is off and the memory cell Mi is on, YREF1 (for example, YREF1 = 2.0 V) is applied to the gate.
Column line pair Di and ▲ are YREF1-VTN (for example, VTN = 1.0) by charge-up MOSFETs T19 and T21 to which
V) = 2.0−1.0 = 1.0 V, and the charge-up MOSFETs T19 and T21 are cut off. VTN described above indicates the threshold voltage of the N-channel type MOSFET,
Hereinafter referred to as VTN. And column line pair Di and ▲ ▼ are 1.0V
, And the first and second input terminals SIN and ▼ of the sense amplifier are also charged up to YREF1−VTN = 1.0 V via the Y selectors T18 and T20. Here, for example, if YREF2 = 2.1 V, the memory cell Mi connected to the first input terminal SIN via the Y selector T18 is off, so that the first input terminal SIN and the column line Di
YREF2-VTN via N-channel MOSFETs T1 and T2 constituting the cascode amplifier (cascode amplifier-1) of FIG.
= 2.1-1.0 = 1.1V, the N-channel MOSFET T2 is cut off, and the output A of the first cascode amplifier (cascade amplifier-1) is VCC (for example, 5.0V).
−VTN = 5.0−1.0 = 4.0 V. On the other hand, since the memory cell ▲ ▼ connected to the second input terminal ▲ ▼ via the Y selector T20 is on, the second cascode amplifier (cascode amplifier-2) N-channel MO that constitutes)
Since a current is supplied to the memory cell ▼ via the SFETs T3 and T4, a potential (for example, 3.5 V) lower than the potential (4.0 V) of the output A of the first cascode amplifier (cascode amplifier-1) is supplied. It is output from the output of a two-cascode amplifier (cascode amplifier-2). In response to the outputs A and A of the first and second cascode amplifiers, a low level is output from the output S of the operational amplifier, and a high level is output from the output of the operational amplifier. A first terminal connected to the output of the shift / latch circuit
Low level from the output terminal SA of the second output terminal ▲
▼ outputs a high level.
尚、メモリセルMiがオン、メモリセル▲▼がオフ
の場合には上述した動作とは全く逆の動作をするため、
この場合の動作の説明は省略する。When the memory cell Mi is on and the memory cell ▲ ▼ is off, the operation is completely opposite to the operation described above.
The description of the operation in this case is omitted.
［発明が解決しようとする問題点］ 上述した従来のセンスアンプが第６図に示したように
17個のMOSFET T1〜Tnで構成されると共にチャージアッ
プ用MOSFETを必要とし、さらに作動増幅器に印加する低
電圧VCを発生させるための回路（T10及びT11で構成）及
びYREF1とYREF2の電位を発生させるための回路が必要で
あるので、従来のセンスアンプは回路構成が複雑で半導
体基板上に集積するためには大きな面積を必要とする欠
点がある。[Problems to be Solved by the Invention] As shown in FIG.
It consists of 17 MOSFETs T1 to Tn, requires a charge-up MOSFET, and generates a circuit (configured with T10 and T11) to generate a low voltage VC applied to the operational amplifier and generates potentials of YREF1 and YREF2 The conventional sense amplifier has a disadvantage that the circuit configuration is complicated and a large area is required for integration on a semiconductor substrate.
さらに第１及び第２の出力端子SA及び▲▼から出
力される高レベルはVCC−VTN＝5.0−1.0＝4.0vであるの
で、第１及び第２の出力端子SA及び▲▼から出力さ
れる信号の振幅が小さくノイズマージンが小さくなると
いう欠点がある。Further, since the high level output from the first and second output terminals SA and ▲ is VCC−VTN = 5.0−1.0 = 4.0v, the high level is output from the first and second output terminals SA and ▼. There is a disadvantage that the signal amplitude is small and the noise margin is small.
［発明の従来技術に対する相違点］ 上述した従来のセンスアンプに対し、本発明は回路構
成が簡単でしかもセンスアンプの出力信号は接地電位と
電源電圧間をフル振幅するという相違点を有する。[Differences of the Invention from the Prior Art] The present invention has a difference from the conventional sense amplifier described above in that the circuit configuration is simple and the output signal of the sense amplifier has a full amplitude between the ground potential and the power supply voltage.
［問題点を解決するための手段］ 本願発明の要旨は、１ビットの情報を真補のデータで
記憶する２個のメモリセルで構成されたメモリセル対を
列方向及び行方向に複数個配列して成るメモリセルアレ
イと、前記メモリセル対を列方向に接続する複数の列線
対と、前記メモリセル対を行方向に接続する複数の行線
と、アドレス信号を入力とし前記列線対を選択する列線
対選択回路と、アドレス信号を入力とし前記行線を選択
する行選択回路とを有する読み出し専用半導体記憶装置
用のセンスアンプにおいて、前記メモリセルアレイ内の
選択されたメモリセル対に記憶されたデータの読み出し
に用いられ、ドレインが第１の接続点に、ゲートが第１
のノアゲートの出力に、ソースが第１の入力端子にそれ
ぞれ接続された一導電型の第１電界効果トランジスタ
と、ドレイン及びゲートが前記第１の接続点に、ソース
が電源電圧端子にそれぞれ接続された前記第１電界効果
トランジスタと逆導電型の第２電界効果トランジスタ
と、ドレインが第２の接続点に、ゲートが前記第１の接
続点に、ソースが前記電源電圧端子にそれぞれ接続され
た前記逆導電型の第３電界効果トランジスタと、ドレイ
ンが前記第２の接続点に、ゲートが第４の接続点にそれ
ぞれ接続された前記一導電型の第４電界効果トランジス
タと、ドレインが第３の接続点に、ゲートが第２のノア
ゲートの出力に、ソースが第２の入力端子にそれぞれ接
続された前記一導電型の第５電界効果トランジスタと、
ドレイン及びゲートが前記第３の接続点に、ソースが前
記電源電圧端子にそれぞれ接続された前記逆導電型の第
６電界効果トランジスタと、ドレインが前記第４の接続
点に、ゲートが前記第３の接続点に、ソースが前記電源
電圧端子にそれぞれ接続された前記逆導電型の第７電界
効果トランジスタと、ドレイン及びゲートが前記第４の
接続点に接続された前記一導電型の第８電界効果トラン
ジスタと、前記第４及び第８電界効果トランジスタのソ
ースと接地線との間に介在し、第１の制御信号の供給さ
れるゲートを有する第９電界効果トランジスタと、前記
第２の接続点に接続された出力端子とで構成され、前記
第１及び第２のノアゲートの第１入力がそれぞれ前記第
１及び第２の入力端子に接続され、前記第１及び第２の
ノアゲートの第２入力に前記第１の制御信号の反転信号
を印加し、前記１ビットの情報の真補のデータが前記第
１の入力端子と前記第２の入力端子とにそれぞれ供給さ
れることである。[Means for Solving the Problems] The gist of the present invention is to arrange a plurality of memory cell pairs each composed of two memory cells for storing 1-bit information as true complement data in a column direction and a row direction. A memory cell array, a plurality of column line pairs connecting the memory cell pairs in the column direction, a plurality of row lines connecting the memory cell pairs in the row direction, and an input of an address signal to the column line pair. In a sense amplifier for a read-only semiconductor memory device having a column line pair selection circuit to select and a row selection circuit to select the row line with an address signal as input, data is stored in a selected memory cell pair in the memory cell array. The data is used for reading out the data, the drain is connected to the first connection point, and the gate is connected to the first connection point.
A first field-effect transistor of one conductivity type having a source connected to the first input terminal, a drain and a gate connected to the first connection point, and a source connected to the power supply voltage terminal, respectively. A second field-effect transistor having a conductivity type opposite to that of the first field-effect transistor; a drain connected to a second connection point; a gate connected to the first connection point; and a source connected to the power supply voltage terminal. A third field-effect transistor of the opposite conductivity type, the fourth field-effect transistor of the one conductivity type having a drain connected to the second connection point, and a gate connected to the fourth connection point, respectively; A fifth point-effect transistor of one conductivity type having a gate connected to the output of the second NOR gate and a source connected to the second input terminal;
A sixth field-effect transistor of the opposite conductivity type having a drain and a gate connected to the third connection point and a source connected to the power supply voltage terminal, a drain connected to the fourth connection point, and a gate connected to the third connection point; A seventh field effect transistor of the opposite conductivity type having a source connected to the power supply voltage terminal, and an eighth field effect transistor of the one conductivity type having a drain and a gate connected to the fourth connection point. An effect transistor; a ninth field effect transistor interposed between the sources of the fourth and eighth field effect transistors and a ground line, the gate being supplied with a first control signal; and the second connection point. And the first input of the first and second NOR gates are respectively connected to the first and second input terminals, and the second input of the first and second NOR gates is connected to the first and second NOR gates. An inverted signal of said first control signal is applied to force the is that the true complement of the data of one bit of information is supplied to said second input terminal and the first input terminal.
［実施例］ 次に、本発明について実施例を通して説明する。[Examples] Next, the present invention will be described through examples.
まず第２図に示したように、１ビットの情報を記憶す
るために真補のデータを記憶する２個のメモリセルで構
成されたメモリセル対M00,▲▼〜M33,▲▼
と、メモリセル対MOO,▲▼〜M33,▲▼を列
方向及び行方向に複数個配列して成るメモリセルアレイ
11と、メモリセル対M00,▲▼〜M33,▲▼を
列方向に接続する複数の列線対D0,▲▼〜D3,▲
▼と、メモリセル対M00,▲▼〜M33,▲▼を
行方向に接続する複数の行線W0〜W3と、アドレス信号を
入力とし列線対D0,▲▼〜D3,▲▼を選択するた
めの列線対選択回路12と、アドレス信号を入力とし行線
W0〜W3を選択するための行選択回路13とを有する読み出
し専用半導体記憶装置（以下ROMと記す）において、メ
モリセルアレイ11内の選択されたメモリセル対に記憶さ
れたデータを読み出すために用いられるセンスアンプ14
であり、本発明による第１実施例を示す回路図を第１図
に示す。First, as shown in FIG. 2, a pair of memory cells M00, ▼ to M33, ▼ composed of two memory cells for storing true complement data for storing 1-bit information.
And a memory cell array in which a plurality of memory cell pairs MOO, ▲ ▼ to M33, ▲ ▼ are arranged in a column direction and a row direction.
11 and a plurality of column line pairs D0, ▲ ▼ to D3, ▲ connecting the memory cell pairs M00, ▲ to M33, ▲ in the column direction.
▼, a plurality of row lines W0 to W3 connecting the memory cell pairs M00, ▲ to M33, ▲ in the row direction, and an address signal as input to select a column line pair D0, ▲ to D3, ▲ ▼ Line pair selection circuit 12 for inputting address signals and row lines
In a read-only semiconductor memory device (hereinafter referred to as ROM) having a row selection circuit 13 for selecting W0 to W3, it is used to read data stored in a selected memory cell pair in the memory cell array 11. Sense amplifier 14
FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
第１図に示したように、ドレインが第１の接続点１に
ゲートが第１のインバータIN1の出力に、ソースが第１
の入力端子SINに接続されたＮチャンネル型MOSFET N1
と、ドレイン及びゲートが第１の接続点１にソースが電
源電圧端子VCCに接続されたＰチャンネル型MOSFETP2
と、ドレインが第２の接続点２にゲートが第１の接続点
１にソースが電源電圧端子VCCに接続されたＰチャンネ
ル型MOSFET P3と、ドレインが第２の接続点２にゲート
が第４の接続点４に接続されソースが接地されたＮチャ
ンネル型MOSFETと、ドレインが第３の接続点３にゲート
が第２のインバータIN2の出力にソースが第２の入力端
子に接続されたＮチャンネル型MOSFET N5と、ドレイン
及びゲートが第３の接続点３にソースが電源電圧端子VC
Cに接続されたＰチャンネル型MOSFETと、ドレインが第
４の接続点４にゲートが第３の接続点３にソースが電源
電圧端子VCCに接続されたＰチャンネル型MOSFET P7と、
ドレイン及びゲートが第４の接続点４に接続されソース
が接地されたＮチャンネル型MOSFET N8及び出力端子SOU
Tで構成され、第１及び第２のインバータIN1及びIN2の
入力がそれぞれ第１及び第２の入力端子SIN及び▲
▼に接続され、出力端子SOUTが第２の接続点２に接続
されて構成されている。As shown in FIG. 1, the drain is at the first connection point 1, the gate is at the output of the first inverter IN1, and the source is at the first node.
N-channel MOSFET N1 connected to the input terminal SIN
And a P-channel MOSFET P2 having a drain and a gate connected to the first connection point 1 and a source connected to the power supply voltage terminal VCC.
A P-channel MOSFET P3 having a drain connected to the second connection point 2, a gate connected to the first connection point 1, and a source connected to the power supply voltage terminal VCC, and a drain connected to the second connection point 2 and a gate connected to the fourth connection point 2. An N-channel MOSFET having a source connected to the ground, a drain connected to the third connection point 3, a gate connected to the output of the second inverter IN2, and a source connected to the second input terminal. Type MOSFET N5, the drain and the gate are connected to the third connection point 3, and the source is the power supply voltage terminal VC.
A P-channel MOSFET P7 having a drain connected to the fourth connection point 4, a gate connected to the third connection point 3, and a source connected to the power supply voltage terminal VCC;
An N-channel MOSFET N8 whose drain and gate are connected to the fourth connection point 4 and whose source is grounded, and an output terminal SOU
T, and the inputs of the first and second inverters IN1 and IN2 are the first and second input terminals SIN and ▲, respectively.
And the output terminal SOUT is connected to the second connection point 2.
次に第１図及び第３図を参照しながらその動作を簡単
に説明する。まずメモリセルアレイ11内の選択されたメ
モリセル対において、第１の入力端子SINに列線対選択
回路12を介して接続されたメモリセルがオンして電流:I
セルが流れ、第２の入力端子▲▼に列線対選択回
路12を介して接続されたメモリセルがオフして電流が流
れない場合の動作を説明する。第１の入力端子SINはセ
ンスアンプの動作レベルである第１のインバータIN1の
論理しきい値電圧にバイアスされると共に、オンしたメ
モリセルに流れる電流:Iセルが流れるようにＮチャンネ
ル型MOSFETN1のゲートがバイアスされ、Ｐチャンネル型
MOSFET P2にも電流:Iセルが流れる。そしてＰチャンネ
ル型MOSFET P2と、Ｐチャンネル型MOSFET P3はカレイン
トミラーを構成しているため、Ｐチャンネル型MOSFET P
3には第３図（ａ）のIP3に示したように飽和領域で電
流:Iセルが流れる。一方、第２の入力端子▲▼も
センスアンプの動作レベルである第２のインバータIN2
の論理しきい値電圧にバイアスされるが、第２の入力端
子▲▼に接続されたメモリセルがオフしているの
で、Ｎチャンネル型MOSFET N5もオフする用にゲートが
バイアスされ、Ｐチャンネル型MOSFETP6にも電流が流れ
ない。そしてＰチャンネル形MOSFET P6とＰチャンネル
型MOSFET P7及びＮチャンネル型MOSFET N8とＮチャンネ
ル型MOSFET N4はカレントミラーを構成しているため、
Ｐチャンネル型MOSFET P7及びＮチャンネル型MOSFETN8
に電流が流れず、Ｎチャンネル型MOSFET N4にも第３図
（ａ）のIN4に示したように電流が流れない。そして第
２の接続点２からは、第３図（ａ）に示したようにIP3
とIN3の交点（０で示してある）であるVCCが出力され
る。Next, the operation will be briefly described with reference to FIG. 1 and FIG. First, in the selected memory cell pair in the memory cell array 11, the memory cell connected to the first input terminal SIN via the column line pair selection circuit 12 is turned on, and the current: I
An operation in the case where a cell flows and a memory cell connected to the second input terminal ▼ via the column line pair selection circuit 12 is turned off and no current flows will be described. The first input terminal SIN is biased to the logic threshold voltage of the first inverter IN1, which is the operation level of the sense amplifier, and the current flowing in the turned on memory cell: the current of the N-channel MOSFET N1 is set so that the I cell flows. Gate biased, P-channel type
Current: I cell also flows through MOSFET P2. Since the P-channel MOSFET P2 and the P-channel MOSFET P3 constitute a current mirror, the P-channel MOSFET P2
3, a current: I cell flows in the saturation region as shown by IP3 in FIG. 3 (a). On the other hand, the second input terminal ▼ also has the second inverter IN2 which is at the operation level of the sense amplifier.
However, since the memory cell connected to the second input terminal ▼ is off, the gate is biased to turn off the N-channel MOSFET N5, and the P-channel No current flows through MOSFETP6. Since the P-channel MOSFET P6 and the P-channel MOSFET P7 and the N-channel MOSFET N8 and the N-channel MOSFET N4 form a current mirror,
P-channel MOSFET P7 and N-channel MOSFET N8
And no current flows through the N-channel MOSFET N4 as indicated by IN4 in FIG. 3 (a). Then, from the second connection point 2, as shown in FIG.
VCC, which is the intersection (indicated by 0) of IN3 and IN3, is output.
次にメモリセルアレイ11内の選択されたメモリセル対
において、第１の入力端子SINに列線対選択回路12を介
して接続されたメモリセルがオフして電流が流れず、第
２の入力端子▲▼に列線対選択回路12を介して接
続されたメモリセルがオンして電流:Iセルが流れている
場合、第３図（ｂ）に示したようにＰチャンネル型MOSF
ET P3には電流:IP3が流れず、一方Ｎチャンネル型MOSFE
T N4には電流:IN4が流れ、第２の接続点２からは、第３
図（ｂ）に示したようにIP3とIP4の交点（●で示してあ
る）である接地電位OVが出力される。Next, in the selected memory cell pair in the memory cell array 11, the memory cell connected to the first input terminal SIN via the column line pair selection circuit 12 is turned off and no current flows, and the second input terminal In the case where the memory cell connected via the column line pair selection circuit 12 is turned on and the current: I cell is flowing, as shown in FIG. 3 (b), as shown in FIG.
Current: IP3 does not flow through ET P3, while N-channel MOSFET
The current: IN4 flows through T N4, and the third connection point 2
As shown in FIG. 7B, the ground potential OV at the intersection (indicated by ●) of IP3 and IP4 is output.
尚、第３図（ｂ）の動作は第３図（ａ）の動作の全く
逆であるので、ここでの詳しし説明は省略した。Since the operation in FIG. 3B is completely opposite to the operation in FIG. 3A, the operation is not described in detail here.
上述したように本発明によるセンスアンプは、第１図
に示したように８個のMOSFET N1,P2,P3,N4,N5,P6,P7,N8
と２個のインバータIN1,IN2で構成され第６図に示され
た従来のセンスアンプと比較すると非常に回路構成が簡
単であり、センスアンプの出力信号は接地電位と電源電
圧間をフル振幅する。As described above, the sense amplifier according to the present invention comprises eight MOSFETs N1, P2, P3, N4, N5, P6, P7, N8 as shown in FIG.
And two inverters IN1 and IN2, the circuit configuration is very simple as compared with the conventional sense amplifier shown in FIG. 6, and the output signal of the sense amplifier has a full amplitude between the ground potential and the power supply voltage. .
第４図は本発明の第２実施例を示す回路図であり、第
１図に示した第１実施例によるセンスアンプにおいて、
Ｎチャンネル型MOSFET N4及びＮチャンネル型MOSFET N8
をＮチャンネル型MOSFET N9を介して接地し、Ｎチャン
ネル型MOSFET N9のゲートに第１制御信号STを印加する
と共に、第１及び第２のインバータIN1〜IN2を第１及び
第２のノアゲートNOR1及びNOR2の一入力に第１の制御信
号を反転した信号▲▼を印加して構成されている。
この実施例では第１実施例で示した効果の他に、第１の
制御信号STを低レベルにすることにより、Ｎチャンネル
型MOSFET N9をオフさせると共に第１及び第２のノアゲ
ートNOR1及びNOR2の出力を低レベルとし、Ｎチャンネル
型MOSFET N1とＮチャンネル型MOSFET N5をオフさせ、電
流電圧端子VCC〜接地間に流れる電流をカットすること
ができるという利点がある。第５図は本発明の第３実施
例を示す回路図であり、第４図に示した本発明による第
２実施例において、ドレインが電源電圧端子VCCにゲー
トが第１のノアゲート（NOR1）の出力にソースが第１の
接続点１に接続されたＮチャンネル型MOSFET N10と、ド
レインが電源電圧端子VCCにゲートが第２のノアゲート
（NOR2）の出力にソースが第３の接続点３に接続された
Ｎチャンネル型MOSFET N11を追加して構成されている。
この実施例では第１及び第２実施例で示した効果の他
に、第１及び第２の入力端子SIN及び▲▼及び列
線対選択回路12を介して第１及び第２の入力端子SIN及
び▲▼に接続された選択された列線対をセンスア
ンプの動作電圧にまでチャージアップするスピードが速
くなるという利点があり、以下でその動作を簡単に説明
しておく。FIG. 4 is a circuit diagram showing a second embodiment of the present invention. In the sense amplifier according to the first embodiment shown in FIG.
N-channel MOSFET N4 and N-channel MOSFET N8
Is grounded via an N-channel MOSFET N9, a first control signal ST is applied to the gate of the N-channel MOSFET N9, and the first and second inverters IN1 to IN2 are connected to the first and second NOR gates NOR1 and NOR1. It is configured by applying a signal ▼ inverting the first control signal to one input of NOR2.
In this embodiment, in addition to the effects shown in the first embodiment, by setting the first control signal ST to a low level, the N-channel MOSFET N9 is turned off and the first and second NOR gates NOR1 and NOR2 are turned off. There is an advantage that the output can be set to a low level, the N-channel MOSFET N1 and the N-channel MOSFET N5 are turned off, and the current flowing between the current voltage terminal VCC and the ground can be cut. FIG. 5 is a circuit diagram showing a third embodiment of the present invention. In the second embodiment of the present invention shown in FIG. 4, the drain has a power supply voltage terminal VCC and the gate has a first NOR gate (NOR1). An N-channel MOSFET N10 having a source connected to the first connection point 1 at the output, a drain connected to the power supply voltage terminal VCC, a gate connected to the output of the second NOR gate (NOR2), and a source connected to the third connection point 3. And an N-channel MOSFET N11.
In this embodiment, in addition to the effects shown in the first and second embodiments, the first and second input terminals SIN are provided via the first and second input terminals SIN and ▼ and the column line pair selection circuit 12. In addition, there is an advantage that the speed of charging up the selected column line pair connected to ▲ to the operating voltage of the sense amplifier is increased, and the operation will be briefly described below.
まず列線対選択回路12で列線対が選択された場合、第
１及び第２の入力端子SIN及び▲▼と列線対はOV
であり、第１及び第２のノアゲート（NOR1及びNOR2）の
出力が高レベルになってＮチャンネル型MOSFET N1及び
Ｎチャンネル型MOSFET N5がオンし、Ｐチャンネル型MOS
FET P2とＮチャンネル型MOSFET N1及びＰチャンネル型M
OSFET P6とＮチャンネル型MOSFET N5を介して、第１及
び第２の入力端子SIN及び▲▼と列線対のチャー
ジアップが開始すると共に、Ｐチャンネル型MOSFET P2
及びＰチャンネル型MOSFET P6よりも大きなgmを有する
Ｎチャンネル型MOSFET N10及びＮチャンネル型MOSFET N
11もオンしてチャージアップが急速に行われる。次にチ
ャージアップが完了し、第１及び第２の入力端子SIN及
び▲▼と列線対がセンスアンプの動作電圧（例え
ば1.5V）になった場合、第１の入力端子SINに列線対選
択回路12を介してオンしたメモリセルが接続されＰチャ
ンネル型MOSFET P2及びＮチャンネル型MOSFET N1に電流
が流れていれば第１の接続点１の電位はVCC−|VTP|−α
（例えば、VCC−|VTP|−α＝5.0−1.0−0.5＝3.5V、VTP
はＰチャンネル型MOSFETのしきい値電圧＝−1.0V）にな
ると共に第１のノアゲート（NOR1）の出力はセンスアン
プの動作電圧＋VTN＋β（例えば、センスアンプの動作
電圧＋VTN＋β＝1.5＋1.0＋0.5＝3.0V、VTNはＮチャン
ネル型MOSFETのしきい値電圧＝1.0Vになり、Ｎチャンネ
ル型MOSFET N10はゲート電位＝3.0V、ソース電位＝3.5V
となってカットオフし、センスアンプの読み出し動作に
悪影響をを与えない。一方第１の入力端子SINに列線対
選択回路12を介してオフしたメモリセルが接続されＰチ
ャンネル型MOSFET P2及びＮチャンネル型MOSFET N1に電
流は流れていなければ第１の接続点１の電位はVCC−|VT
P|（例えばVCC−|VTP|＝5.0−1.0＝4.0V）になると共に
第１のノアゲート（NOR1）の出力はセンスアンプの動作
電圧＋VTN（例えば、センスアンプの動作電圧＋VTN＝1.
5＋1.0＝1.5＋1.0＝2.5V）になり、Ｎチャンネル型MOSF
ET N10はゲート電位＝2.5V、ソース電位＝4.0Vとなって
カットオフし、この場合もセンスアンプの読み出し動作
に悪影響を与えない。First, when a column line pair is selected by the column line pair selection circuit 12, the first and second input terminals SIN and ▲ and the column line pair
And the outputs of the first and second NOR gates (NOR1 and NOR2) go high, turning on the N-channel MOSFET N1 and N5, and turning on the P-channel MOSFET.
FET P2 and N-channel MOSFET N1 and P-channel M
Via the OSFET P6 and the N-channel MOSFET N5, the charge-up of the first and second input terminals SIN and ▲ and the column line pair starts, and the P-channel MOSFET P2
N-channel MOSFET N10 and N-channel MOSFET N having a larger gm than P6 and P-channel MOSFET P6
11 is also turned on and charge-up is performed rapidly. Next, when the charge-up is completed and the first and second input terminals SIN and ▲ and the column line pair become the operating voltage (for example, 1.5 V) of the sense amplifier, the first input terminal SIN is connected to the column line pair. If the memory cell turned on is connected via the selection circuit 12 and a current flows through the P-channel MOSFET P2 and the N-channel MOSFET N1, the potential at the first connection point 1 is VCC- | VTP | -α
(For example, VCC− | VTP | −α = 5.0−1.0−0.5 = 3.5V, VTP
Becomes the threshold voltage of the P-channel type MOSFET = -1.0 V) and the output of the first NOR gate (NOR1) is the operating voltage of the sense amplifier + VTN + .beta. (For example, the operating voltage of the sense amplifier + VTN + .beta. = 1.5 + 1.0 + 0.5). = 3.0V, VTN becomes the threshold voltage of N-channel MOSFET = 1.0V, N-channel MOSFET N10 has gate potential = 3.0V, source potential = 3.5V
As a result, the cutoff is performed, and the read operation of the sense amplifier is not adversely affected. On the other hand, if the memory cell turned off is connected to the first input terminal SIN via the column line pair selection circuit 12 and no current flows through the P-channel MOSFET P2 and the N-channel MOSFET N1, the potential of the first connection point 1 Is VCC− | VT
(For example, VCC− | VTP | = 5.0−1.0 = 4.0 V) and the output of the first NOR gate (NOR1) is the operating voltage of the sense amplifier + VTN (eg, the operating voltage of the sense amplifier + VTN = 1.
5 + 1.0 = 1.5 + 1.0 = 2.5V), N-channel type MOSF
ETN10 is cut off when the gate potential = 2.5 V and the source potential = 4.0 V, and also in this case, the read operation of the sense amplifier is not adversely affected.
第２の入力端子SINに関しても全く同様の動作をする
ので説明は省略する。尚、第１図に示した第１実施例に
おいて、上述したＮチャンネル型MOSFET N10及びＮチャ
ンネル型MOSFET N11を追加して構成した場合も全く同様
の効果があることは明らかであり、ここでの説明は省略
する。Since the same operation is performed for the second input terminal SIN, the description is omitted. It is apparent that the same effects can be obtained by adding the above-described N-channel MOSFET N10 and N-channel MOSFET N11 in the first embodiment shown in FIG. Description is omitted.
また、本発明によるセンスアンプは、フローティング
ゲートを有するメモリセルを含む電気的に書き込み可能
な読み出し専用半導体記憶装置（PROM）においても同様
の効果があることは明らかである。It is apparent that the sense amplifier according to the present invention has the same effect in an electrically writable read-only semiconductor memory device (PROM) including a memory cell having a floating gate.
［発明の効果］ 以上説明したように本発明は、回路構成を簡単にする
ことにより半導体基板上に構成するための面積を小さく
できる効果がある。またセンスアンプの出力信号が接地
電位と電源電圧間をフル振幅するのでノイズマージンも
大きくとれるという効果もある。[Effects of the Invention] As described above, the present invention has an effect of reducing the area for forming on a semiconductor substrate by simplifying the circuit configuration. Further, since the output signal of the sense amplifier has a full amplitude between the ground potential and the power supply voltage, there is an effect that a large noise margin can be obtained.
また、制御信号を印加することにより電源電圧端子〜
接地間に流れる電流をカットすることができるという効
果と、MOSFETを２個追加することによりセンスアンプの
入力及び選択された列線対のチャージアップを高速化で
きるという効果もある。Also, by applying a control signal, the power supply voltage terminal
There is also an effect that the current flowing between the grounds can be cut, and the addition of two MOSFETs can speed up the input of the sense amplifier and the charge-up of the selected column line pair.
第１図及び第３図（ａ）（ｂ）は本発明の第１実施例を
示す回路図及びその出力特性を示す図、第４図及び第５
図は本発明の第２及び第３実施例をそれぞれ示す回路
図、第２図は本発明のセンスアンプを用いる読み出し専
用半導体記憶装置に構成を示す回路図、第６図は従来の
センスアンプを示す回路図である。 M00,▲▼〜M33,▲▼,Mi,▲▼……メモ
リセル対、D0,▲▼〜D3,▲▼,Di,▲▼……
列線対、W0〜W3,Wi……行線、11……メモリセルアレ
イ、12……列線対選択回路、13……行選択回路、14……
センスアンプ、VCC……電源電圧端子、SIN,▲▼
……入力端子、SOUT,SA,▲▼……出力端子、IN1,IN
2……インバータ、NOR1,NOR2……ノアゲート、N1,N4,N
5,N8〜N11,T1〜T4,T6,T8,T9,T11〜T21……Ｎチャンネル
型MOSFET、P2,P3,P6,P7,T6,T7,T10……Ｐチャンネル型M
OSFET。FIGS. 1 and 3 (a) and 3 (b) are circuit diagrams showing a first embodiment of the present invention and diagrams showing their output characteristics, FIGS. 4 and 5
FIG. 2 is a circuit diagram showing the second and third embodiments of the present invention, FIG. 2 is a circuit diagram showing the configuration of a read-only semiconductor memory device using the sense amplifier of the present invention, and FIG. FIG. M00, ▲ ▼ to M33, ▲ ▼, Mi, ▲ …… Memory cell pair, D0, ▲ ▼ to D3, ▲ ▼, Di, ▲ ▼…
Column line pair, W0 to W3, Wi ... row line, 11 ... memory cell array, 12 ... column line pair selection circuit, 13 ... row selection circuit, 14 ...
Sense amplifier, VCC: Power supply voltage terminal, SIN, ▲ ▼
…… Input terminals, SOUT, SA, ▲ ▼ …… Output terminals, IN1, IN
2 …… Inverter, NOR1, NOR2 …… NOR gate, N1, N4, N
5, N8 to N11, T1 to T4, T6, T8, T9, T11 to T21 ... N-channel MOSFET, P2, P3, P6, P7, T6, T7, T10 ... P-channel M
OSFET.
Claims (2)
２個のメモリセルで構成されたメモリセル対を列方向及
び行方向に複数個配列して成るメモリセルアレイと、 前記メモリセル対を列方向に接続する複数の列線対と、 前記メモリセル対を行方向に接続する複数の行線と、 アドレス信号を入力とし前記列線対を選択する列線対選
択回路と、 アドレス信号を入力とし前記行線を選択する行選択回路
とを有する読み出し専用半導体記憶装置用のセンスアン
プにおいて、 前記メモリセルアレイ内の選択されたメモリセル対に記
憶されたデータの読み出しに用いられ、ドレインが第１
の接続点に、ゲートが第１のノアゲートの出力に、ソー
スが第１の入力端子にそれぞれ接続された一導電型の第
１電界効果トランジスタと、 ドレイン及びゲートが前記第１の接続点に、ソースが電
源電圧端子にそれぞれ接続された前記第１電界効果トラ
ンジスタと逆導電型の第２電界効果トランジスタと、 ドレインが第２の接続点に、ゲートが前記第１の接続点
に、ソースが前記電源電圧端子にそれぞれ接続された前
記逆導電型の第３電界効果トランジスタと、 ドレインが前記第２の接続点に、ゲートが第４の接続点
にそれぞれ接続された前記一導電型の第４電界効果トラ
ンジスタと、 ドレインが第３の接続点に、ゲートが第２のノアゲート
の出力に、ソースが第２の入力端子にそれぞれ接続され
た前記一導電型の第５電界効果トランジスタと、 ドレイン及びゲートが前記第３の接続点に、ソースが前
記電源電圧端子にそれぞれ接続された前記逆導電型の第
６電界効果トランジスタと、 ドレインが前記第４の接続点に、ゲートが前記第３の接
続点に、ソースが前記電源電圧端子にそれぞれ接続され
た前記逆導電型の第７電界効果トランジスタと、 ドレイン及びゲートが前記第４の接続点に接続された前
記一導電型の第８電界効果トランジスタと、 前記第４及び第８電界効果トランジスタのソースと接地
線との間に介在し、第１の制御信号の供給されるゲート
を有する第９電界効果トランジスタと、 前記第２の接続点に接続された出力端子とで構成され、 前記第１及び第２のノアゲートの第１入力がそれぞれ前
記第１及び第２の入力端子に接続され、前記第１及び第
２のノアゲートの第２入力に前記第１の制御信号の反転
信号を印加し、前記１ビットの情報の真補のデータが前
記第１の入力端子と前記第２の入力端子とにそれぞれ供
給されることを特徴とするセンスアンプ。1. A memory cell array comprising a plurality of memory cell pairs each composed of two memory cells for storing 1-bit information as true complement data and arranged in a column direction and a row direction; A plurality of column line pairs for connecting the memory cell pairs in the row direction, a plurality of row lines for connecting the memory cell pairs in the row direction, a column line pair selection circuit for receiving the address signal and selecting the column line pair, and an address signal. A read-only semiconductor memory device having a row selection circuit for selecting the row line with the input as the input, wherein the drain is used for reading data stored in a selected memory cell pair in the memory cell array, and the drain is First
A first field-effect transistor of one conductivity type having a gate connected to the output of the first NOR gate, a source connected to the first input terminal, and a drain and a gate connected to the first connection point. A first field-effect transistor and a second conductivity-type second field-effect transistor, each having a source connected to a power supply voltage terminal; a drain connected to a second connection point; a gate connected to the first connection point; A third field effect transistor of the opposite conductivity type connected to a power supply voltage terminal, a fourth field of the one conductivity type having a drain connected to the second connection point and a gate connected to a fourth connection point, respectively; An effect transistor having a drain connected to a third connection point, a gate connected to the output of the second NOR gate, and a source connected to the second input terminal; A sixth field-effect transistor of the opposite conductivity type having a drain and a gate connected to the third connection point, a source connected to the power supply voltage terminal, respectively, a drain connected to the fourth connection point, and a gate connected to the fourth connection point. A third field-effect transistor of the opposite conductivity type having a source connected to the power supply voltage terminal at the third connection point; and a one-field conductivity transistor of the one conductivity type having a drain and a gate connected to the fourth connection point. An eighth field-effect transistor, a ninth field-effect transistor interposed between sources of the fourth and eighth field-effect transistors and a ground line, and having a gate to which a first control signal is supplied; And a first input of the first and second NOR gates respectively connected to the first and second input terminals, and an output terminal connected to the first and second NOR gates. Applying an inverted signal of the first control signal to a second input of the first input terminal, and supplying data complementary to the one-bit information to the first input terminal and the second input terminal, respectively. A sense amplifier characterized by the following.
記第１のノアゲートの出力に、ソースが前記第１の接続
点にそれぞれ接続された前記一導電型の第10電界効果ト
ランジスタを接続し、ドレインが前記電源電圧端子に、
ゲートが前記第２のノアゲートの出力に、ソースが前記
第３の接続点に接続された前記一導電型の第11電界効果
トランジスタとをさらに備えた特許請求の範囲第１項記
載のセンスアンプ。2. A tenth field effect transistor of one conductivity type, having a drain connected to the power supply voltage terminal, a gate connected to the output of the first NOR gate, and a source connected to the first connection point, respectively. The drain is connected to the power supply voltage terminal,
2. The sense amplifier according to claim 1, further comprising an eleventh field-effect transistor of one conductivity type having a gate connected to an output of the second NOR gate and a source connected to the third connection point.
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|---|---|---|---|
| JP15874288A JP2712313B2 (en) | 1988-06-27 | 1988-06-27 | Sense amplifier |
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