JPH0318277B2 - - Google Patents
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- JPH0318277B2 JPH0318277B2 JP24481784A JP24481784A JPH0318277B2 JP H0318277 B2 JPH0318277 B2 JP H0318277B2 JP 24481784 A JP24481784 A JP 24481784A JP 24481784 A JP24481784 A JP 24481784A JP H0318277 B2 JPH0318277 B2 JP H0318277B2
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- 230000007423 decrease Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、２値電圧出力回路に関するもの
で、例えば不揮発性メモリの行デコーダ回路に利
用されて有効である。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a binary voltage output circuit, and is effectively used, for example, in a row decoder circuit of a nonvolatile memory.
紫外線消去型のPROM（プログラマブルリード
オンリーメモリ）であるEPROMにおいては、読
出し時には読出し電位Vcc（通常5V）、書込み時に
は書込み電位Vpp（例えば12.5V）が選択されたワ
ード線に行デコーダ回路から供給される。この行
デコーダ回路に入力されるアドレス信号は、読出
し時、書込み時ともにVcc系の信号である。従つ
て、行デコーダ回路は、Vcc系の入力信号を読出
し時にはVcc系の出力信号に変換し、書込み時に
は、Vpp系の出力信号に変換する。
In EPROM, which is an ultraviolet-erasable PROM (programmable read-only memory), a read potential V cc (usually 5 V) is applied during reading, and a write potential V pp (e.g. 12.5 V) is applied to the selected word line from the row decoder circuit during writing. Supplied. The address signal input to this row decoder circuit is a Vcc- based signal both during reading and writing. Therefore, the row decoder circuit converts a Vcc - based input signal into a Vcc- based output signal during reading, and converts it into a Vpp -based output signal during writing.
第２図はCMOS型EPROMにおける従来の行デ
コーダ回路を示している。 FIG. 2 shows a conventional row decoder circuit in a CMOS type EPROM.
gi…gkは、Vcc系のデコーダ選択信号であり、
ナンド回路１１に入力される。fi，は、ワード
線選択信号、SWは、メモリの読出し時、書込み
時に応じてVcc，Vppの電圧に切換わる電源電位
である。ナンド回路１１は、Vcc系電源のもとで
動作し、その出力ノード１２は、Ｎチヤンネル
FETトランジスタで構成されるトランスフアー
ゲート１３を介して、駆動回路２０の入力ノード
１４に接続される。前記トランスフアーゲート１
３のゲート電極には、ワード線選択信号fiが印加
される。１５は、ノード１４とVcc電位との間に
接続したＮチヤンネルトランジスタであつて、そ
のゲートには、ワード線選択信号が印加され
る。１６は、ノード１４と前記SW電位との間に
接続されたＰチヤンネルトランジスタであつて、
そのゲートには、前記駆動回路２０の出力電位が
印加される。駆動回路２０は、ソースがSW電位
に接続されたＰチヤンネルトランジスタ１７とソ
ースが接地電位に接続されたＮチヤンネルトラン
ジスタ１８からなるCMOSインバータであり、
その出力ノード１９はワード線に接続されてい
る。 gi…gk is a Vcc system decoder selection signal,
The signal is input to the NAND circuit 11. fi, is a word line selection signal, and SW is a power supply potential that switches to Vcc and Vpp depending on when reading or writing to the memory. The NAND circuit 11 operates under the Vcc power supply, and its output node 12 is an N-channel
It is connected to an input node 14 of the drive circuit 20 via a transfer gate 13 formed of a FET transistor. Said transfer gate 1
A word line selection signal fi is applied to the gate electrode No. 3. Reference numeral 15 denotes an N-channel transistor connected between the node 14 and the Vcc potential, and a word line selection signal is applied to its gate. 16 is a P channel transistor connected between the node 14 and the SW potential,
The output potential of the drive circuit 20 is applied to its gate. The drive circuit 20 is a CMOS inverter consisting of a P-channel transistor 17 whose source is connected to the SW potential and an N-channel transistor 18 whose source is connected to the ground potential.
Its output node 19 is connected to the word line.
上記の行デコーダ回路の動作を以下説明する。 The operation of the above row decoder circuit will be explained below.
(A) ワード線が非選択状態から選択状態になる場
合は、
入力gi〜gkがすべてハイレベル「１」、fiが
「１」、が「０」のときである。(A) When a word line changes from a non-selected state to a selected state, inputs gi to gk are all high level "1", fi is "1", and input is "0".
この場合は、ナンド回路１１の出力ノード１
２は「０」、トランスフアーゲート１３はオン、
駆動回路２０の入力ノード１４は「０」に向つ
て立下る。このときのワード線の初期状態は
「０」であり、Ｐチヤンネルトランジスタ１６
はオン状態にある。しかし、上記入力ノード１
４の電位が下がるにしたがつて、駆動回路２０
の出力は反転し、
出力ノード１９の電位はSW電位に向つて立
上るので、Ｐチヤンネルトランジスタ１６のコ
ンダクタンスは減少し、やがて出力ノード１９
の電位がSW−VTHP（Ｐチヤンネルトランジス
タ１６のしきい値電圧）以上になると、トラン
ジスタ１６は完全にオフ状態となり、入力ノー
ド１４は「０」、出力ノード１９はSW電位と
なつて安定する。このSW電位は、メモリが読
出し状態のときはVcc、書込み状態のときは
Vppに設定される。 In this case, the output node 1 of the NAND circuit 11
2 is "0", transfer gate 13 is on,
The input node 14 of the drive circuit 20 falls toward "0". The initial state of the word line at this time is "0", and the P channel transistor 16
is in the on state. However, the above input node 1
As the potential of the drive circuit 20 decreases, the potential of the drive circuit 20 decreases.
Since the output of the output node 19 is inverted and the potential of the output node 19 rises toward the SW potential, the conductance of the P channel transistor 16 decreases, and eventually the output node 19
When the potential of becomes equal to or higher than SW-V THP (threshold voltage of P channel transistor 16), transistor 16 is completely turned off, input node 14 becomes "0" and output node 19 becomes stable with SW potential. . This SW potential is Vcc when the memory is in the read state and Vcc when the memory is in the write state.
Set to Vpp .
(B) ワード線が選択状態から非選択状態になる場
合は、次のａ，ｂの２通りがある。(B) When a word line changes from a selected state to a non-selected state, there are two ways, a and b, below.
(a) fiが「１」、が「０」であつて、入力gi〜
gkのいずれかが「０」になるとき。この場
合は、ナンド回路１１の出力は、「１」とな
り、トランスフアーゲート１３を通して駆動
回路２０の入力ノード１４は「１」に充電さ
れる。この入力ノード１４の電位が駆動回路
２０のしきい値電圧に達すると、その出力は
反転し、出力ノード１９の電位は「０」に向
つて立下る。この出力ノードの電位がSW―
VTHP以下になると、Ｐチヤンネルトランジス
タ１６はオン状態になりはじめ、前記入力ノ
ード１４の電位はSWに向つて上昇し、やが
て出力ノード１９は完全に「０」、入力ノー
ド１４はSW電位になつて安定する。 (a) fi is “1” and is “0”, and the input gi~
When either gk becomes "0". In this case, the output of the NAND circuit 11 becomes "1", and the input node 14 of the drive circuit 20 is charged to "1" through the transfer gate 13. When the potential of this input node 14 reaches the threshold voltage of the drive circuit 20, its output is inverted and the potential of the output node 19 falls toward "0". The potential of this output node is SW−
When the voltage becomes lower than V THP , the P channel transistor 16 starts to turn on, and the potential of the input node 14 rises toward SW, and eventually the output node 19 becomes completely "0" and the input node 14 becomes the SW potential. becomes stable.
(b) 入力gi〜gkが全て「１」であつて、fiが
「０」、が「１」になるとき。この場合は、
トランスフアーゲート１３はオフ状態にな
り、Ｎチヤンネルトランジスタ１５はオン状
態になる。そのとき、入力ノード１４は、
「１」に充電され、以下前項(a)の場合と同様
に駆動回路２０の出力ノードからＰチヤンネ
ルトランジスタ１６にフイードバツクがかか
り、入力ノード１４はSW電位に、出力ノー
ド１９は「０」になつて安定する。 (b) When inputs gi to gk are all "1" and fi becomes "0" and "1". in this case,
Transfer gate 13 is turned off, and N-channel transistor 15 is turned on. At that time, the input node 14 is
It is charged to "1", and as in the case of the previous section (a), feedback is applied from the output node of the drive circuit 20 to the P channel transistor 16, and the input node 14 becomes the SW potential and the output node 19 becomes "0". becomes stable.
ところで、上述した従来の行デコーダ回路に
は、次のような問題点がある。
By the way, the conventional row decoder circuit described above has the following problems.
(イ) ワード線が非選択状態から選択状態になる場
合。(b) When a word line changes from a non-selected state to a selected state.
デコーダ選択信号gi〜gkあるいはワード線
選択信号fi，が切りかわつた時点では、出力
ノード１９は「０」であり、Ｐチヤンネルトラ
ンジスタ１６はオン状態である。したがつて、
入力ノード１４を駆動回路２０が反転するのに
充分なレベルまで「０」に向つて下げるには、
Ｐチヤンネルトランジスタ１６とトランスフア
ーゲート１３とナンド回路１１内のＮチヤンネ
ルトランジスタとの各コンダクタンスのバラン
スを考慮する必要がある。よつて、回路を設計
するのに、設計上のマージンが狭く自由度が低
い。 At the time when the decoder selection signals gi to gk or the word line selection signal fi are switched, the output node 19 is "0" and the P channel transistor 16 is in the on state. Therefore,
To lower input node 14 toward "0" to a level sufficient for drive circuit 20 to invert,
It is necessary to consider the balance of the conductances of the P-channel transistor 16, the transfer gate 13, and the N-channel transistor in the NAND circuit 11. Therefore, when designing a circuit, the design margin is narrow and the degree of freedom is low.
(ロ) ワード線が選択状態から非選択状態になる場
合。(b) When a word line changes from a selected state to an unselected state.
デコーダ選択信号gi〜gkあるいはワード線
選択信号fi，が切りかわつた時点では、入力
ノード１４は初期状態が「０」であるので、ト
ランスフアーゲート１３あるいは、Ｎチヤンネ
ルトランジスタ１５を介して充電される。この
場合、上記トランスフアーゲート１３、Ｎチヤ
ンネルトランジスタ１５は共にエンハンスメン
ト型FETであり、その微細化に伴なうシヨー
トチヤンネル効果を抑えるためのデイープイン
プランテーシヨンの影響が大きく、基板バイア
ス効果が大きい。そして、この基板バイアス効
果の影響によつて、次の２つの問題が生じる。 At the time when the decoder selection signals gi to gk or the word line selection signal fi are switched, the initial state of the input node 14 is "0", so it is charged via the transfer gate 13 or the N-channel transistor 15. . In this case, the transfer gate 13 and the N-channel transistor 15 are both enhancement type FETs, and the deep implantation to suppress the short channel effect that accompanies miniaturization has a large effect, and the substrate bias effect is big. The following two problems arise due to the influence of this substrate bias effect.
(1) 入力ノード１４は、トランスフアーゲート１
３あるいは、Ｎチヤンネルトランジスタ１５に
よつて充電されるが、この入力ノード１４の電
位が上がるにしたがつて上記トランスフアーゲ
ート１３あるいはＮチヤンネルトランジスタ１
５のコンダクタンスは急速に減少する。したが
つて、入力ノード１４の立上りは遅くなり、駆
動回路２０が反転してＰチヤンネルトランジス
タ１６にフイードバツクがかかつて入力ノード
１４がSW電位まで充電されて安定状態に落ち
つくまでの時間（デコート動作時間）が長くな
り、メモリのアクセスタイムに大きな影響を及
ぼす。(1) Input node 14 is transfer gate 1
3 or is charged by the N-channel transistor 15, but as the potential of the input node 14 rises, the transfer gate 13 or the N-channel transistor 1 is charged.
The conductance of 5 decreases rapidly. Therefore, the rise of the input node 14 is delayed, the drive circuit 20 is inverted, feedback is provided to the P-channel transistor 16, and the time it takes for the input node 14 to charge up to the SW potential and settle into a stable state (decode operation time) ) becomes longer, which greatly affects memory access time.
(2) Ｎチヤンネルエンハンスメント型FETであ
るトランスフアーゲート１３あるいはＮチヤン
ネルトランジスタ１５は、バツクゲートバイア
ス効果が大きいので、入力ノード１４の電位は
Vcc−VTHまでしか上がらない。このことは、
前項(1)で述べたように入力ノード１４の立上り
を遅らせるだけでなく、Vcc電位を下げていく
と入力ノード１４の電位が駆動回路２０を反転
させるに十分な電位まで達せず、行デコーダ回
路が正常に機能しなくなるおそれがある。換言
すれば、EPROMの読出し系電位Vccの許容最
小値が行デコーダ回路によつて規定されてしま
うのでVccマージンが狭くなるおそれがある。(2) Transfer gate 13 or N-channel transistor 15, which is an N-channel enhancement type FET, has a large back gate bias effect, so the potential of input node 14 is
It only rises to V cc −V TH . This means that
As mentioned in the previous section (1), not only is the rise of the input node 14 delayed, but also as the Vcc potential is lowered, the potential of the input node 14 does not reach a potential sufficient to invert the drive circuit 20, and the row decoder The circuit may not function properly. In other words, the minimum allowable value of the EPROM read-out system potential V cc is defined by the row decoder circuit, so there is a risk that the V cc margin will be narrowed.
この発明は上記の事情に鑑みてなされたもの
で、設計上の自由度が拡大され、動作速度も高速
化され、しかも確実で安定した動作を得、さらに
周辺回路を簡略化するのに有効な２値電圧出力回
路を提供することを目的とする。
This invention was made in view of the above circumstances, and is effective in expanding design flexibility, increasing operating speed, ensuring reliable and stable operation, and simplifying peripheral circuits. The purpose is to provide a binary voltage output circuit.
この発明では、例えば第１図に示すように、イ
ンバータ３５のＰチヤンネルトランジスタＱ８、
ＮチヤンネルトランジスタＱ９のゲートを独立さ
せて、ナンド回路３１の出力を、Ｎチヤンネルト
ランジスタＱ９のゲートに対しては直接入力し、
ＰチヤンネルトランジスタＱ８のゲートに対して
はトランスフアーゲート３３を介して入力する構
成とすることによつて、上記目的を達成するもの
である。
In this invention, for example, as shown in FIG. 1, the P channel transistor Q8 of the inverter 35,
The gate of the N-channel transistor Q9 is made independent, and the output of the NAND circuit 31 is directly input to the gate of the N-channel transistor Q9.
The above object is achieved by configuring the input to the gate of the P-channel transistor Q8 via the transfer gate 33.
以下この発明の実施例を図面を参照して説明す
る。
Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明を適用した行デコーダ回路の
例であり、その最終出力電圧は、不揮発性メモリ
のワード線に接続される。 FIG. 1 shows an example of a row decoder circuit to which the present invention is applied, the final output voltage of which is connected to a word line of a nonvolatile memory.
プリデコーダからのデコーダ選択信号gi〜gk
は、直列接続されたＮチヤンネルMOSトランジ
スタＱ１〜Ｑ３の各ゲートに入力される。このト
ランジスタＱ１〜Ｑ３は、ナンド回路３１を構成
するもので、その出力は、ワード線選択回路３２
を構成するＮチヤンネルトランジスタＱ４を介し
て、出力ノードＮ１に導出される。Ｎチヤンネル
トランジスタＱ４のゲートには、ワード線選択信
号fiが印加される。また、ノードＮ１とVcc電源
間には、動作電圧供給用のＰチヤンネルトランジ
スタＱ５が接続されている。 Decoder selection signal gi~gk from predecoder
is input to each gate of N-channel MOS transistors Q1 to Q3 connected in series. These transistors Q1 to Q3 constitute a NAND circuit 31, and the output thereof is sent to the word line selection circuit 32.
is led out to the output node N1 via the N-channel transistor Q4 that constitutes the output node N1. A word line selection signal fi is applied to the gate of the N-channel transistor Q4. Furthermore, a P-channel transistor Q5 for supplying an operating voltage is connected between the node N1 and the Vcc power supply.
ナンド回路３１の出力ノードは、２系統に分離
され、一方のの系統はトランスフアーゲート３３
を介してインバータ３５の第１入力ノードＮ１１
に接続され、他方の系統は、インバータ３５の第
２入力ノードＮ１２に接続される。トランスフア
ーゲート３３は、ＮチヤンネルトランジスタＱ６
により構成され、そのゲートは、Vcc電源に接続
される。このトランスフアーゲート３３は、メモ
リの書込み動作時に、ナンド回路３１側のVcc系
と、インバータ３５側のVpp系との分離機能を奏
する。３４は、出力安定化回路であり、ノードＮ
１１とSW電位間に接続されたエンハンスメント
型のＰチヤンネルトランジスタＱ７で構成され
る。このトランジスタＱ７のゲートには、前記イ
ンバータ３５の出力ノードＮ５の電位が印加され
る。そして、出力ノードＮ５の電位が、ハイレベ
ルのときトランジスタＱ７はオフ、ロウレベルの
ときオンする。 The output node of the NAND circuit 31 is separated into two systems, one of which is connected to the transfer gate 33.
The first input node N11 of the inverter 35 via
The other system is connected to the second input node N12 of the inverter 35. The transfer gate 33 is an N-channel transistor Q6.
The gate is connected to the Vcc power supply. The transfer gate 33 functions to separate the Vcc system on the NAND circuit 31 side and the Vpp system on the inverter 35 side during a memory write operation. 34 is an output stabilization circuit, and node N
11 and the SW potential. The potential of the output node N5 of the inverter 35 is applied to the gate of the transistor Q7. When the potential of the output node N5 is at a high level, the transistor Q7 is turned off, and when the potential at the output node N5 is at a low level, it is turned on.
インバータ３５は、Ｐチヤンネルトランジスタ
Ｑ８とＮチヤンネルトランジスタＱ９が直列接続
されて成り、トランジスタＱ８のゲートには入力
ノードＮ１１が接続され、トランジスタＱ９のゲ
ートには入力ノードＮ１２が接続されている。 The inverter 35 is made up of a P channel transistor Q8 and an N channel transistor Q9 connected in series, the gate of the transistor Q8 being connected to the input node N11, and the gate of the transistor Q9 being connected to the input node N12.
トランジスタＱ８のソースはSW電源に接続さ
れ、トランジスタＱ９のソースは接地電位に接続
され、両トランジスタＱ８，Ｑ９の共通ドレイン
は、出力ノードＮ５に接続されている。 The source of transistor Q8 is connected to the SW power supply, the source of transistor Q9 is connected to ground potential, and the common drain of both transistors Q8 and Q9 is connected to output node N5.
この発明の一実施例は上記の如く構成される。
今、ナンド回路３１の出力が「０」になつたとす
る。この場合は、この電位がノードＮ１２を介し
て直接インバータ３５のＮチヤンネルトランジス
タＱ９のゲートに印加され、このトランジスタＱ
９はオフとなる。また、インバータ３５のノード
Ｎ１１は、電位が下がり、SW―VTHまで下がる
と、このインバータ回路３５のＰチヤンネルトラ
ンジスタＱ８が完全にオンする。このとき、Ｎチ
ヤンネルトランジスタＱ９は、ノードＮ１１の電
位に関係なくオフしているので、出力ノードＮ５
は、SW電位に向つて立ち上がる。この出力ノー
ドＮ５の電位は、ＰチヤンネルトランジスタＱ７
にフイードバツクされ、このトランジスタＱ７の
コンダクタンスは低下し、ノードＮ１１は「０」、
出力ノードＮ５は「１」（SW電位）に安定する。 One embodiment of the present invention is constructed as described above.
Suppose now that the output of the NAND circuit 31 becomes "0". In this case, this potential is applied directly to the gate of the N-channel transistor Q9 of the inverter 35 via the node N12, and this potential is applied directly to the gate of the N-channel transistor Q9 of the inverter 35.
9 is off. Further, when the potential of the node N11 of the inverter 35 decreases to SW- VTH , the P-channel transistor Q8 of the inverter circuit 35 is completely turned on. At this time, since the N-channel transistor Q9 is off regardless of the potential of the node N11, the output node N5
rises toward the SW potential. The potential of this output node N5 is the P-channel transistor Q7.
The conductance of this transistor Q7 decreases, and the node N11 becomes "0".
The output node N5 is stabilized at "1" (SW potential).
従つて、この発明の場合、少なくともトランジ
スタＱ９を高速で確実にオフさせることができイ
ンバータの反転が明らかに確保される。よつて、
従来のように、各トランジスタのコンダクタンス
を考慮して出力ノードＮ５の電位反転を得るよう
な設計の難易性が緩和され、回路設計の自由度が
拡大される。 Therefore, in the case of the present invention, at least transistor Q9 can be turned off reliably at high speed, and inversion of the inverter is clearly ensured. Then,
The difficulty of designing to obtain a potential inversion of the output node N5 in consideration of the conductance of each transistor as in the prior art is alleviated, and the degree of freedom in circuit design is expanded.
次にナンド回路３１の出力が「１」になつた場
合、その出力ノードＮ１の電位Vccが直接インバ
ータ３５のＮチヤンネルトランジスタＱ９のゲー
トに与えられる。これによつてＮチヤンネルトラ
ンジスタＱ９は直ちにオンする。これによつて、
インバータ３５の出力ノードは立ち下がり始め
る。一方、ノードＮ１１に対しては、ナンド回路
３１の出力「１」がトランスフアーゲート３３を
介して伝わる。そして、出力ノードＮ５の電位が
SW−VTHまで下がると、Ｐチヤンネルトランジ
スタＱ７がオンし、ノードＮ１１は、急速にSW
電位に向つて立ち上がり、インバータ３５のＰチ
ヤンネルトランジスタＱ８はオフする。これによ
つて、ノードＮ５が「０」に安定する。 Next, when the output of the NAND circuit 31 becomes "1", the potential V cc of the output node N1 is directly applied to the gate of the N-channel transistor Q9 of the inverter 35. This immediately turns on N-channel transistor Q9. By this,
The output node of inverter 35 begins to fall. On the other hand, the output "1" of the NAND circuit 31 is transmitted to the node N11 via the transfer gate 33. Then, the potential of output node N5 becomes
When the voltage drops to SW-V TH , P-channel transistor Q7 turns on, and node N11 rapidly switches to SW.
The voltage rises toward the potential, and the P-channel transistor Q8 of the inverter 35 is turned off. As a result, node N5 becomes stable at "0".
従つて、この発明の場合、従来のように、ノー
ドＮ１１がVcc−VTHに立ち上がるまでインバー
タの出力が不確定ということはない。つまり、ナ
ンド回路３１の出力が、第２の系統によつて直接
インバータ３５のＮチヤンネルトランジスタＱ９
のゲートに印加されるので、ノードＮ５の電位は
確実に低下を始める。従つて、トランスフアーゲ
ート３３の基板バイアス効果によつて、ノードＮ
１１の立ち上がりが遅れたり、Vcc電位を下げた
場合あるいはVTHを上げた場合にインバータ３５
の出力を反転させるのに十分な電位までノードＮ
５の電位が下がらないというような従来の問題が
解消される。よつて、従来のものと比較して高速
動作が可能になるとともに、Vcc電位、VTHのレ
ベルの自度が拡大される。 Therefore, in the case of the present invention, unlike the conventional case, the output of the inverter is not uncertain until the node N11 rises to V cc -V TH . In other words, the output of the NAND circuit 31 is directly connected to the N-channel transistor Q9 of the inverter 35 by the second system.
Since the voltage is applied to the gate of the node N5, the potential of the node N5 surely starts to decrease. Therefore, due to the substrate bias effect of the transfer gate 33, the node N
If the rise of 11 is delayed, the V CC potential is lowered, or the V TH is raised, the inverter 35
node N to a potential sufficient to invert the output of
The conventional problem of not lowering the potential of 5 is solved. Therefore, compared to the conventional type, high-speed operation is possible, and the flexibility of the Vcc potential and VTH level is expanded.
また、この発明によると、ナンド回路３１にお
いて、ＮチヤンネルトランジスタＱ１〜Ｑ３の直
列回路に更にＮチヤンネルトランジスタＱ４を直
列接続し、このＮチヤンネルトランジスタＱ４の
ゲートにはワード線選択信号fiを与えるようにし
ている。よつて、従来のように、逆相関係にある
ワード線選択信号fi，の２種を作る必要がなく
周辺回路の簡素化に有効である。なおSW電位
は、不揮発性メモリの読出し状態ではVcc系、書
込み状態ではVpp系に切換えられることは当然で
ある。 Further, according to the present invention, in the NAND circuit 31, an N-channel transistor Q4 is further connected in series to the series circuit of N-channel transistors Q1 to Q3, and a word line selection signal fi is applied to the gate of this N-channel transistor Q4. ing. Therefore, it is not necessary to create two types of word line selection signals fi, which have an opposite phase relationship, as in the conventional case, and this is effective in simplifying the peripheral circuitry. Note that the SW potential is naturally switched to the Vcc system in the read state of the nonvolatile memory, and to the Vpp system in the write state.
以上説明したように、この発明によれば、回路
設計上の自由度が広く、Ｎチヤンネルトランジス
タのスレツシホールドレベルVTH、電源電圧のマ
ージンが広く、製造上の集積回路の歩留りも向上
する。また動作も確実で高速化され、メモリアク
セスタイムの向上にも寄与できる。さらに、周辺
回路の簡素化を得るにも有効である。
As described above, according to the present invention, there is a wide degree of freedom in circuit design, a wide margin for the threshold level V TH of the N-channel transistor and the power supply voltage, and the yield of integrated circuits in manufacturing is improved. In addition, the operation is reliable and faster, and it can also contribute to improving memory access time. Furthermore, it is also effective in simplifying peripheral circuits.
第１図はこの発明の一実施例を示す回路図、第
２図は従来の行デコーダ回路を示す回路図であ
る。
３１…ナンド回路、３３…トランスフアーゲー
ト、３５…インバータ。
FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional row decoder circuit. 31... NAND circuit, 33... Transfer gate, 35... Inverter.
Claims (1)
ナンド回路の出力を伝送するために、ゲートに第
１の電圧が印加されたＮチヤンネルエンハンスメ
ント型のトランスフアーゲートと、前記トランス
フアーゲートの出力がゲートに印加されるＰチヤ
ンネルトランジスタと前記ナンド回路の出力が直
接ゲートに印加されるＮチヤンネルトランジスタ
とを有し、前記Ｐチヤンネル、Ｎチヤンネルトラ
ンジスタのドレインは共通接続され、前記Ｎチヤ
ンネルトランジスタのソースは接地電位側へ、前
記Ｐチヤンネルトランジスタのソースは第１、第
２の電圧が選択的に与えられるノードに接続され
たインバータと、前記インバータの出力ノードで
ある前記共通ドレインにゲートが接続され、ドレ
インが前記Ｐチヤンネルトランジスタのゲートに
接続されソースが前記第１、第２の電圧が選択的
に与えられるノードに接続されたＰチヤンネルト
ランジスタとを具備したことを特徴とする２値電
圧出力回路。 ２ 前記ナンド回路は、不揮発性メモリの行デコ
ーダ回路に用いられるもので、各々のゲートにデ
コーダ選択信号が入力される複数の直列接続され
たＮチヤンネルトランジスタと、このＮチヤンネ
ルトランジスタ群に更に直列接続され、ゲートに
ワード線選択信号が入力されるＮチヤンネルトラ
ンジスタと、このＮチヤンネルトランジスタと前
記第１の電圧の入力ノード間に直列接続された負
荷のＰチヤンネルトランジスタとを具備して成る
ことを特徴とする特許請求の範囲第１項記載の２
値電圧出力回路。 ３ 前記インバータは、その出力ノードが不揮発
性メモリのワード線に接続され、前記メモリの読
出し状態で前記第１の電圧、書込み状態で前記第
２の電圧が印加されることを特徴とする特許請求
の範囲第１項記載の２値電圧出力回路。[Scope of Claims] 1: a NAND circuit driven by a first voltage; an N-channel enhancement type transfer gate to which a first voltage is applied to the gate for transmitting the output of the NAND circuit; It has a P-channel transistor to which the output of the transfer gate is applied to the gate, and an N-channel transistor to which the output of the NAND circuit is directly applied to the gate, and the drains of the P-channel and N-channel transistors are commonly connected, The source of the N-channel transistor is connected to the ground potential side, and the source of the P-channel transistor is connected to an inverter connected to a node to which the first and second voltages are selectively applied, and the common drain that is the output node of the inverter. and a P-channel transistor having a gate connected to the P-channel transistor, a drain connected to the gate of the P-channel transistor, and a source connected to a node to which the first and second voltages are selectively applied. Two-value voltage output circuit. 2 The NAND circuit is used in a row decoder circuit of a non-volatile memory, and includes a plurality of N-channel transistors connected in series, each of which receives a decoder selection signal at its gate, and a group of N-channel transistors further connected in series. and a P-channel transistor as a load connected in series between the N-channel transistor and the first voltage input node. Clause 2 of claim 1 which states:
Value voltage output circuit. 3. The inverter is characterized in that its output node is connected to a word line of a nonvolatile memory, and the first voltage is applied in a read state of the memory, and the second voltage is applied in a write state of the memory. The binary voltage output circuit according to the range 1 above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244817A JPS61123097A (en) | 1984-11-20 | 1984-11-20 | Binary voltage output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244817A JPS61123097A (en) | 1984-11-20 | 1984-11-20 | Binary voltage output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123097A JPS61123097A (en) | 1986-06-10 |
| JPH0318277B2 true JPH0318277B2 (en) | 1991-03-12 |
Family
ID=17124391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59244817A Granted JPS61123097A (en) | 1984-11-20 | 1984-11-20 | Binary voltage output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123097A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007182A1 (en) * | 1994-08-31 | 1996-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878433A (en) * | 1994-08-31 | 1996-03-22 | Nec Corp | Semiconductor device |
| JP2003237895A (en) | 2002-02-20 | 2003-08-27 | Toyo Jidoki Co Ltd | Liquid filling nozzle and liquid filling apparatus |
| JP4781057B2 (en) * | 2005-09-08 | 2011-09-28 | 日立造船株式会社 | Liquid filling device |
-
1984
- 1984-11-20 JP JP59244817A patent/JPS61123097A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007182A1 (en) * | 1994-08-31 | 1996-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123097A (en) | 1986-06-10 |
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