JP2711536B2

JP2711536B2 - Test method for multiport RAM

Info

Publication number: JP2711536B2
Application number: JP62065231A
Authority: JP
Inventors: 冠中村; 豊磯田; 和弘古谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-18
Filing date: 1987-03-18
Publication date: 1998-02-10
Anticipated expiration: 2013-02-10
Also published as: JPS63229549A

Description

【発明の詳細な説明】〔概要〕ポート毎のアドレス・レジスタのＮ個のビット（２ポ
ートの場合は１ビット、３〜４ポートの場合は２ビッ
ト）をポート毎に異なる値にし、複数のポートから同一
アドレスをアクセスしないようにして試験を行う多重ポ
ートRAMの試験方法である。〔産業上の利用分野〕本発明は、多重ポートRAMの試験方法に関するもので
ある。〔従来の技術〕 MarchingやWalking、Gallopingなど種々のテスト・パ
ターンを１ポートRAMに供給しながら、１ポートRAMの試
験を行う方法が知られている。〔解決しようとする問題点〕従来のメモリ試験方法は１ポートRAMに対するもので
あり、従来のメモリ試験方法をそのまま多重ポートRAM
に適用しても、多重ポートRAMの試験を行うことが出来
ない。何故ならば、複数のポートから同時に多重ポート
RAMをアクセスする場合、アドレスの重複が生ずる可能
性があり、アドレスの重複が生ずると、被試験対象の多
重ポートRAMの記憶内容が期待値と違った値になる可能
性があるからである。本発明は、この点に鑑みて創作されたものであって、
多重ポートRAMの試験を確実に行い得るようになった多
重ポートRAMの試験方法を提供することを目的としてい
る。〔問題点を解決するための手段〕第１図は本発明の原理図である。多重ポートRAMは、
メモリ・プレーン２と、複数の読み／欠きポートD_out,D
_inと、ポート毎のアドレス・レジスタ１−0,1−１とを
有している。なお、図示の例は２ポートRAMを示してい
る。図示の例では、ポート０のアドレス・レジスタ１−０
の最下位ビットの値は０に固定され、ポート１のアドレ
ス・レジスタ１−１最下位ビットの値は１に固定されて
いる。アドレス・レジスタ１−０の最下位ビットが０に
固定されるとアドレス0,2,4,…がポート０側に割り付け
られ、アドレス・レジスタ１−１の最下位ビットが１に
固定されるとアドレス1,3,5,…がポート１側に割り付け
られる。アドレス・レジスタの最下位ビットの値を固定
し残りのビット位置の値を変化させながら、ポート毎に
書込み動作を含むテスト・パターンを与え、試験を行
う。〔実例例〕第２図は２ポートRAMを説明するための図である。同
図において、１−０と１−１はアドレス・レジスタ、２
はメモリ・プレーン、３は制御部をそれぞれ示してい
る。図示の例では説明を簡単にするため、アドレスは４
ビット構成とされている。A₀ないしA₃はポート０側のア
ドレスを示し、B₀ないしB₃はポート１側のアドレスを示
す。メモリ・プレーン２は４行４列のものであり、アド
レスのビット０と１の値に従って４個の行の中の１個が
選択され、アドレスのビット２と３の値に従って、選択
された行の中の４個のデータの中の１個が選択される。第３図はテスト・パターンの例を示す図である。この
例においては、０番地に「０」データが書き込まれ、次
に１番地に「０」データが書き込まれ、以下同様な処理
が15番地まで行われる。15番地に「０」データが書き込
まれた後、０番地のデータが読み出されて読出データが
「０」であることを確認後、同番地のデータを「１」に
書き直し、次に１番地のデータが読み出されて読出デー
タが「０」であることを確認後、同番地のデータを
「１」に書き直し、以下同様な処理が15番地まで行われ
る。15番地に「１」が書き込まれた後、０番地のデータ
が読み出されて読出データが「１」であることを確認
後、同番地のデータを「０」に書き直し、次に１番地の
データが読み出されて読出データが「１」であることを
確認後、同番地のデータを「０」に書き直し、以下同様
な処理が15番地まで行われる。第４図はテスト・システムの例を示す図である。同図
においては、４はメイン・コントローラ、５−０と５−
１はパターン・ジェネレータ、６は２ポートRAMをそれ
ぞれ示している。メイン・コントローラ４は、パターン
・ジェネレータへのテスト・プログラムのロードやパタ
ーン・ジェネレータへのテスト・パターンの制御などを
行う。パターン・ジェネレータは、アドレスの生成やデ
ータの生成、読出データと期待値との比較、２ポートRA
Mの読み／欠き制御などを行う。第５図はパターン・ジェネレータ５−０の処理の一部
の例を示す図である。この処理はテスト・プログラムに
基づいてなされる。変数Ｎに0111をセットする。アドレスＡを0000に初期設定し、「０」データを書
込む。アドレスＡを＋１し、「０」データを書き込む。アドレスＡがＮか否かを調べ、Noのときはに戻
り、Yesのときはの処理を行う。アドレスＡを0000に初期設定し、読出しを行い、読
出データが「０」であれば、同一番地に「１」データを
書き込む。アドレスＡを＋１し、読出しを行い、読出データが
「０」であれば、同一番地に「１」データを書き込む。アドレスＡがＮであるか否かを調べる。Noのときは
の処理を行う。Yesのときは次の処理（図示せず）を
行う。パターン・ジェネレータ５−１では、変数Ｎに1111を
セットし、アドレスＢに初期値1000をセットすれば良
い。このように、ビット固定したままで各ポートよりポ
ート毎に異なったテスト・パターンを与えることによ
り、メモリ・プレーン上のビット間の干渉等まで用意に
調べることが可能となる。なお、この実施例では固定値
とされるビットは最下位ビットとされているが、固定値
とされるビットの位置を順次変化させて試験を行うこと
により、より完璧な試験を行うことが出来る。〔発明の効果〕以上の説明から明らかなように、本発明によれば、１
ポートRAMと同様なテスト・パターンを用いて、多重ポ
ートRAMの試験を行うことが出来る。DETAILED DESCRIPTION OF THE INVENTION [Overview] N bits (1 bit for 2 ports, 2 bits for 3 to 4 ports) of an address register for each port are set to different values for each port, and This is a test method for a multi-port RAM that performs a test without accessing the same address from a port. The present invention relates to a method for testing a multi-port RAM. 2. Description of the Related Art A method of testing a one-port RAM while supplying various test patterns such as Marching, Walking, and Galloping to the one-port RAM is known. [Problems to be Solved] The conventional memory test method is for a one-port RAM, and the conventional memory test method is directly used for a multi-port RAM.
Cannot be tested for multi-port RAM. Because multiple ports from multiple ports at the same time
This is because, when accessing the RAM, there is a possibility that the address may be duplicated, and if the address is duplicated, the storage content of the multi-port RAM to be tested may have a value different from an expected value. The present invention has been made in view of this point,
An object of the present invention is to provide a test method for a multi-port RAM, which can reliably perform a test for the multi-port RAM. [Means for Solving the Problems] FIG. 1 is a principle diagram of the present invention. Multi-port RAM,
Memory plane 2 and multiple read / missing ports D _out , D
_in and address registers 1-0 and 1-1 for each port. The illustrated example shows a two-port RAM. In the illustrated example, port 0 address registers 1-0
Is fixed to 0, and the value of the least significant bit of the address register 1-1 of port 1 is fixed to 1. When the least significant bit of the address register 1-0 is fixed to 0, addresses 0, 2, 4,... Are assigned to the port 0 side, and when the least significant bit of the address register 1-1 is fixed to 1. Addresses 1, 3, 5,... Are allocated to the port 1 side. A test is performed by providing a test pattern including a write operation for each port while fixing the value of the least significant bit of the address register and changing the value of the remaining bit positions. [Example] FIG. 2 is a diagram for explaining a two-port RAM. In the figure, 1-0 and 1-1 are address registers, 2
Indicates a memory plane, and 3 indicates a control unit. In the example shown, the address is 4 to simplify the description.
It has a bit configuration. A ₀ to A ₃ indicate addresses on the port 0 side, and B ₀ to B ₃ indicate addresses on the port 1 side. The memory plane 2 is of 4 rows and 4 columns, and one of the four rows is selected according to the value of bits 0 and 1 of the address, and the selected row is selected according to the values of bits 2 and 3 of the address. Is selected from among the four data items. FIG. 3 is a diagram showing an example of a test pattern. In this example, “0” data is written at address 0, then “0” data is written at address 1, and the same processing is performed up to address 15. After "0" data is written to address 15, the data at address 0 is read, and after confirming that the read data is "0", the data at the same address is rewritten to "1" and then address 1 Is read, and after confirming that the read data is "0", the data at the same address is rewritten to "1", and the same processing is performed up to address 15. After "1" is written to address 15, the data at address 0 is read, and after confirming that the read data is "1", the data at the same address is rewritten to "0". After reading the data and confirming that the read data is "1", the data at the same address is rewritten to "0", and the same processing is performed up to address 15. FIG. 4 is a diagram showing an example of a test system. In the figure, 4 is the main controller, 5-0 and 5-
1 indicates a pattern generator, and 6 indicates a 2-port RAM. The main controller 4 loads a test program to the pattern generator, controls a test pattern to the pattern generator, and the like. The pattern generator can generate addresses and data, compare read data with expected values, and use 2-port RA.
Performs M read / miss control. FIG. 5 is a diagram showing an example of a part of the processing of the pattern generator 5-0. This processing is performed based on a test program. 0111 is set to the variable N. Address A is initialized to 0000, and "0" data is written. Address A is incremented by 1, and “0” data is written. It is checked whether or not the address A is N. If the result is No, the process returns to the step S. The address A is initialized to 0000, read is performed, and if the read data is “0”, “1” data is written to the same address. The address A is incremented by one, and reading is performed. If the read data is "0", "1" data is written to the same address. It is checked whether or not the address A is N. If No, perform the processing of. If Yes, the following processing (not shown) is performed. In the pattern generator 5-1, the variable N is set to 1111 and the address B is set to the initial value 1000. In this way, by giving a different test pattern for each port from each port while the bits are fixed, it is possible to easily check the interference between bits on the memory plane. In this embodiment, the fixed value bit is the least significant bit, but a more complete test can be performed by sequentially changing the position of the fixed value bit and performing the test. . [Effect of the Invention] As is clear from the above description, according to the present invention, 1
Using a test pattern similar to that of the port RAM, a test of the multi-port RAM can be performed.

【図面の簡単な説明】第１図は本発明の原理図、第２図は２ポートRAMを説明
するための図、第３図はテスト・パターンの例を示す
図、第４図はテスト・システムの例を示す図、第５図は
パターン・ジェネレータの処理の例を示す図である。１−０と１−１……アドレス・レジスタ、２……メモリ
・プレーン、３……制御部、４……メイン・コントロー
ラ、５−０と５−１……パターン・ジェネレータ、６…
…２ポートRAM。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram for explaining a 2-port RAM, FIG. 3 is a diagram showing an example of a test pattern, and FIG. FIG. 5 is a diagram showing an example of a system, and FIG. 5 is a diagram showing an example of processing of a pattern generator. 1-0 and 1-1 ... address register, 2 ... memory plane, 3 ... control unit, 4 ... main controller, 5-0 and 5-1 ... pattern generator, 6 ...
... 2 port RAM.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭53−114621（ＪＰ，Ａ) 特開昭62−143151（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-53-114621 (JP, A) JP-A-62-143151 (JP, A)

Claims

(57)【特許請求の範囲】１．メモリ・プレーンと、ｎ個の読み書きポートと、ポ
ート毎のアドレスを生成するアドレス・レジスタのｎ個
を有する多重ポートRAMの試験方法であって、ポート毎のアドレス・レジスタにおけるＮ個（2^N-1＜ｎ
≦2^N）のビット位置の値をポート毎に相違せしめ、各ポートのアドレス・レジスタにおける上記Ｎ個のビッ
ト位置の値を固定し残りのビット位置の値を変化させな
がら、各ポート毎に書込み動作を含むテスト・パターン
を与えて試験を行うことを特徴とする多重ポートRAMの試験方法。(57) [Claims] A test method for a multi-port RAM having a memory plane, n read / write ports, and n address registers for generating addresses for each port, comprising: N (2 ^{N− 1} <n
≤ 2 ^N ) The value of the bit position is made different for each port, and the value of the above-mentioned N bit positions in the address register of each port is fixed, and the value of the remaining bit positions is changed, and written for each port. A test method for a multi-port RAM, characterized in that a test is performed by giving a test pattern including an operation.