JP2706044B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は液晶表示パネルなどの駆
動に用いる薄膜ダイオードを備える半導体装置の構造に
関する。 【０００２】 【従来の技術】液晶表示パネルは広く用いられ、この液
晶表示パネルの駆動には、最近は薄膜アクティブ素子に
よるアクティブ・マトリクスが高密度表示として有望視
されている。 【０００３】このアクティブ素子としては、薄膜トラン
ジスタ（ＴＦＴ）や薄膜ダイオードがあり、とくに非晶
質シリコン（ａ−Ｓｉ）を用いた薄膜ダイオードを並列
逆接続（ダイオード・リング接続）して非線形抵抗とし
て使う手段は、前出願（特願昭５７−１６７９４５号）
で示したように、製造の容易さや、表示品質や、拡張性
などからきわめて有望である。 【０００４】このような用途に使われる薄膜ダイオード
に要求される条件は幾つかあるが、なかでも製造上の簡
易さ、および素子容量の低さがとくに重要である。 【０００５】図１は、薄膜ダイオードをダイオード・リ
ング接続して形成するダイオード・リングの半導体装置
の等価回路を示す回路図である。 【０００６】この図１に示すようなダイオードを並列逆
接続するような回路を薄膜ダイオードで実現するには、
前出願（特願昭５７−１６７９４５号）で述べたよう
に、図２（ａ）、図２（ｂ）に示す構造を用いるとよ
い。 【０００７】図２（ａ）は従来技術による薄膜ダイオー
ド・リングを示す平面図であり、図２（ｂ）は図２
（ａ）のＡ−Ａ'−Ａ"における断面を示す断面図であ
る。 【０００８】パタン１は下層の第１の電極層６を示し、
パタン２は上層の第２の電極層８を示し、破線のパタン
３はダイオード主部となる半導体層９を示し、パタン４
は第１の電極層６と第２の電極層８とを絶縁する層間絶
縁膜７に形成するコンタクトホールを、それぞれ示す。 【０００９】そして第１の電極層６と半導体層９と層間
絶縁膜７と第２の電極層８とからなる非線形素子１０を
基板５上に形成している。このように非線形素子１０を
形成するためには、独立した４層のパタンが必要であ
る。 【００１０】 【発明が解決しようとする課題】ここで液晶表示パネル
の製造コストを考える。能動素子を用いたアクティブ・
マトリクスと、このアクティブ・マトリクスを用いない
パッシブ・マトリクスとでは、表示品質と多分割性で前
者が優れ、製造コストで後者が優れている。 【００１１】しかし近年パッシブ・マトリクスの表示品
質の改善も目覚しく、ポータブルテレビにまで応用され
始めているのに対し、アクティブ・マトリクスは、主に
製造コストが高すぎることにより一部の分野にしか実用
化されていない。 【００１２】非線形抵抗型のアクティブ・マトリクスは
ＴＦＴ型に比べコスト面で優れてはいるが、図２の構造
ではまだまだパッシブ・マトリクスには太刀打ちできな
い。 【００１３】図２に示す非線形素子１０を製造する場合
の困難さは、パタン１からパタン４までの４つのパタン
を、それぞれの位置を正確に合わせてパターニングする
工程にある。 【００１４】このパタン合わせが正確でないと、素子特
性のばらつきとなって表示品質を低下させる。 【００１５】したがって、パタンの数を減らし、しかも
相互の合わせ精度を問わないような構造の薄膜ダイオー
ドが望まれる。 【００１６】本発明は従来の欠点を解決し、低容量でし
かも製造の容易な薄膜ダイオードを備える半導体装置の
構造を提案することを目的とするものである。 【００１７】 【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置においては、下記記載の手段を
採用する。 【００１８】本発明の半導体装置は、複数の薄膜ダイオ
ードを備える半導体装置であって、薄膜ダイオードは第
１の電極層と半導体層とバッファー層と第２の電極層と
を有し、第１の電極層は基板上に設け、半導体層は第１
の電極層の上面と側壁と基板上とに設け、そして基板上
から順次Ｎ型の非晶質シリコン層と低不純物濃度の非晶
質シリコン層とＰ型の非晶質シリコン層とからなり、バ
ッファー層は半導体層の上面に設け、第２の電極層はバ
ッファー層上面と側壁と半導体層の側壁と基板上とに設
け、バッファー層とＰ型の非晶質シリコン層と低不純物
濃度の非晶質シリコン層とは膜厚方向に自己整合形状に
なっており、さらにＮ型の非晶質シリコン層はバッファ
ー層とＰ型の非晶質シリコン層と低不純物濃度の非晶質
シリコン層よりパタン形状を小さくして第２の電極層と
Ｎ型の非晶質シリコン層とのあいだに空隙を設けて第１
の電極層と第２の電極層とを絶縁化し、複数の薄膜ダイ
オードは、相互の薄膜ダイオードの半導体層が基板によ
り絶縁分離されていることを特徴とする。 【００１９】 【作用】本発明の半導体装置においては、第１の電極層
と第２の電極層とは、半導体層の最下層のＮ型の非晶質
シリコン層に設ける空隙により絶縁化されている。この
ため薄膜ダイオードは、従来必要であったの層間絶縁膜
が不要となる。さらに、半導体層の最上層のＰ型の非晶
質シリコン層と第２の電極層との間にはバッファー層を
設けており、半導体層と第２の電極層とのあいだの相互
拡散を防止できる。 【００２０】さらに、第２の電極層と、バッファー層
と、半導体層のＰ型の非晶質シリコン層と低不純物濃度
の非晶質シリコン層とは、膜厚方向に自己整合形状を有
する。さらにこの構成を有する薄膜ダイオードを複数個
有し、相互の薄膜ダイオードは半導体層が基板により絶
縁分離されている。このため、薄膜ダイオードの面積が
縮小化でき、薄膜ダイオードの容量を大幅に低減でき
る。 【００２１】 【実施例】以下、図面に基づき本発明の半導体装置を構
成する薄膜ダイオードの構造を詳細に説明する。また、
本発明の薄膜ダイオードの説明に先立ち、まづ本発明の
薄膜ダイオードの構造に関する比較例を示し、続いて比
較例を参照し本発明の薄膜ダイオードの構造を説明す
る。 【００２２】図３（ａ）は本発明の第１の比較例におけ
る半導体装置に利用する薄膜ダイオード・リングを示す
平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’線に
おける断面を示す断面図である。 【００２３】図３に示すように、第１の電極層１４、２
０上に半導体層１５を設け、この半導体層１５上に第２
の電極層１６を設ける。 【００２４】そして第１の電極層１４と半導体層１５と
第２の電極層１６とを設けた領域が薄膜ダイオード２
３、２６となる。なお２４、２５で示す領域はコンタク
ト領域である。 【００２５】本発明の第１の比較例では、その製造工程
においては３つのマスクパタンしか用いていない。 【００２６】すなわち第１の電極層１４、２０をパタン
形成するときに用いる第１のパタン１１と、半導体層１
５をパタン形成するときに用いる第２のパタン１３と、
第２の電極層１６をパタン形成するときに用いる第３の
パタン１２との３つである。 【００２７】本発明の第１の比較例の特徴は、第２のパ
タン１３、すなわち薄膜ダイオード２３、２６は、第１
のパタン１１と第３のパタン１２との重なり部分よりも
大きいことである。 【００２８】このような３つのパタンを使用し、基板上
の第１の電極層１４、２０と、半導体層１５と、第２の
電極層１６とを順次パタン形成して形成する薄膜ダイオ
ードは図３（ｂ）の断面図に示すように、第２の電極層
１６を薄膜ダイオード上から引き出す電極引き出し部２
７の領域において、パタンの幅が第１の電極層１４、２
０、半導体層１５、第２の電極層１６の順に矢印１７、
１８、１９に示した寸法であり、矢印１９が一番大きく
矢印１７が一番小さくなっている。 【００２９】この構造では電極引き出し部２７では、第
１の電極層１４と第２の電極層１６は半導体層１５によ
って分離されており、従来技術を示す図２における層間
絶縁膜７が不要になっている。 【００３０】以上の説明のように、本発明の第１の比較
例は、従来技術を示す図２と比較して、パタン数および
層数が低減化され、製造工程が大幅に簡略化されてい
る。 【００３１】さらに本発明の第１の比較例では、第１の
電極層１４と第２の電極層１６との重なりは、それぞれ
のパタンの交点のみであり、層間絶縁膜７を用いた図２
と比べると、同一パタンルール使用時で面積が約１／６
に縮小化されている。その結果、薄膜ダイオード素子の
容量は大幅に低減さえている。 【００３２】図４（ａ）、図４（ｂ）は本発明の第２の
比較例における薄膜ダイオードを示し、図４（ａ）は平
面図、図４（ｂ）は製造工程を説明するための図４
（ａ）のＡ−Ａ’線における断面、Ｂ−Ｂ’線における
断面での断面図である。 【００３３】なお、図４（ｂ）は一番上が最初の工程、
一番下が最後の工程であり、下に行くにつれ順次つぎの
工程を示している。さらにそれぞれの工程において左側
の図は図４（ａ）のＡ−Ａ’断面を示し、右側の図は図
４（ａ）のＢ−Ｂ’断面を示している。 【００３４】図４に示す第１のパタン１１と第２のパタ
ン１３と第３のパタン１２とは、図３と同一である。 【００３５】この第２の比較例と第１の比較例の相違
は、半導体層３３が斜線交差部２８、２９にのみ残され
ている点である。 【００３６】製造工程を説明する。まず基板５の上に第
１の電極層３０、３１、３２を第１のパタン１１でパタ
ーニングする。引き続いて半導体層３３、３４を第２の
パタン１３でパターニングする。さらに第２の電極層３
５、３６を第３のパタン１２でパターニングすることに
より、図３に示すような薄膜ダイオード２３、２６が完
成する。 【００３７】本発明の第２の比較例では、さらに第２の
電極層３５、３６をマスクとして半導体層３３、３４を
もう一度パターニングする。 【００３８】以上の工程により斜線交差部２８、２９に
示すように、第２のパタン１３と第３のパタン１２との
重なり部に半導体層を形成することができる。 【００３９】本発明の第２の比較例は、第１の比較例と
同じ効果を有し、さらに別の効果としては第１の比較例
と比較して半導体層の面積がより縮小化され、薄膜ダイ
オードの低容量化を実現している。 【００４０】この半導体層の小面積化は、自己接合技術
を用いているため、製造工程はエッチング工程が増える
のみで、被膜形成工程と、感光性樹脂の形成とフォトマ
スクを用いた露光処理と現像処理のフォトリソ工程とは
必要でない。 【００４１】以上説明した第１の比較例と第２の比較例
における第１の電極層と第２の電極層は、Ａｌ、Ｃｒ、
Ｍｏ、Ａｕなどの金属材料や、あるいはドープされたＳ
ｉ、Ｇｅなどの半導体材料や、Ｉｎ２Ｏ３、ＳｎＯ２な
どの透明電極材料や、あるいは以上記載の材料の複合層
が適用可能である。 【００４２】半導体層は非晶質Ｓｉ、ＳｉＮｘ、ＳｉＣ
ｘ、ＳｉＧｅｘ、ＳｉＳｎｘなどが適用可能であり、そ
して半導体層の構造は下からＰＩＮ型、ＮＩＰ型、ＮＩ
型、ＰＩ型、ＩＮ型、ＩＰ型、Ｉ型などが適用可能であ
る。 【００４３】図５はＮＩＰ型の非晶質Ｓｉを半導体層と
した本発明の第３の比較例を示す断面図である。 【００４４】Ｉｎ２Ｏ３からなる第１の電極層４１上に
第１の導電型（ＮまたはＰ）不純物をドープした非晶質
シリコン層４２と、ノンドープの非晶質シリコン層４３
と、第２の導電型（ＰまたはＮ）の不純物がドープされ
た非晶質シリコン層４４を設ける。 【００４５】そして第１の導電型の不純物をドープした
非晶質シリコン層４２と、ノンドープの非晶質シリコン
層４３と、第２の導電型の不純物ドープした非晶質シリ
コン層４４とにより、半導体層４５を構成する。 【００４６】この３層構造からなる半導体層４５は、同
時にパタン形成されている。さらに半導体層４５上に第
２の電極層４６を設ける。この第２の電極層４６はＡ
ｌ、またはＣｒで構成する。 【００４７】本発明の第３の比較例は、第１の導電型の
不純物ドープした非晶質シリコン層４２を通じて第１の
電極層４１と第２の電極層４６とがショートしないよう
な工夫が必要である。 【００４８】これは、非晶質Ｓｉのエッチング速度がＩ
Ｐ型に比べてＮ型が格段に速い性質を用いて、半導体層
４５のパターニング工程で、Ｎ型の不純物をドープした
非晶質Ｓｉ層４２をアンダーエッチングすることによ
り、空隙４７、４８を設け、第１の電極層４１と第２の
電極層４６とのショート発生を防止している。 【００４９】さらに電極引き出し部（２７に相当）の長
さＬと幅Ｗ（図示せず）の比Ｗ／Ｌを充分小さくし、第
１の導電型不純物をドープした非晶質Ｓｉ層４２の厚さ
ｄ１（図示せず）を薄くすることにより、実効的にショ
ート発生を回避することができる。 【００５０】たとえばＮ型の非晶質Ｓｉ層４２の導電率
ρ１を１０-4（Ωｃｍ）-1とし、表示要素の保持容量Ｃ
ｓを１ＰＦとし、保持時間を１０ｍｓｅｃとすると、ｄ
１＝約１０ｎｍ、Ｗ／Ｌ＝約１〜５とすればよい。 【００５１】図６は本発明の第４の比較例を示す断面図
である。金属材料あるいは透明電極層材料からなる下層
電極層４９と、非単結晶シリコン材料からなり第１の導
電型（ＮまたはＰ）の不純物ドープにより低抵抗化され
た不純物ドープ層５０とで第１の電極層５４を構成す
る。このように第１の電極層５４は複合層である。 【００５２】第１の電極層５４上にノンドープＳｉ層５
１と、第２の導電型（ＰまたはＮ）不純物をドープした
ドープＳｉ層５２とを設ける。薄膜ダイオード主部とな
る半導体層５３はノンドープＳｉ層５１と、ドープＳｉ
層５２との２層よりなる。 【００５３】さらにこの半導体層５３上に第２の電極層
４６を設ける。 【００５４】薄膜ダイオードは、第１の電極層５４を構
成するたとえばＮ型のドープＳｉ層５０と、半導体層５
３を構成するノンドープＳｉ層５１（Ｉ型層）と、Ｐ型
の不純物ドープしたドープＳｉ層５２との３層（ＰＩＮ
型）により形成されている。 【００５５】本発明の第４の比較例の特徴は、第１の電
極層５４として金属あるいは透明電極からなる下層電極
層４９と、半導体材料からなる不純物ドープ層５０との
２層構造を用いている点である。 【００５６】このことによりＮＩＰ型構造を実現しなが
らも第１の電極層５４と第２の電極層４６間は高抵抗な
ノンドープＳｉ層５１により絶縁され、ショートの問題
は回避できる。 【００５７】図７は本発明の第５の比較例を示す断面図
である。第１の電極層４１１はたとえばＭｏであり、半
導体層５３１はノンドープＳｉ層５１１とＮ型Ｓｉ層５
２１とで構成し、第２の電極層４６１はＮ型Ｓｉ層５２
１とオーミック接触を有するＡｌ、Ｃｒである。 【００５８】本発明の第５の比較例の特徴は、薄膜ダイ
オードが第１の電極層４１１と半導体層５３１との間の
ショットキー障壁により形成されている点である。 【００５９】本発明の第５の比較例でも第１電極層４１
１と第２の電極層４６１とは、電極引き出し部（２７に
相当）において高抵抗ノンドープＳｉ層５１１で分離さ
れている。このためショートの問題を生じることなし
に、良好な特性の薄膜ダイオードが得られる。 【００６０】図８は本発明の第６の比較例における薄膜
ダイオードを示す断面図である。第１の電極層４１２は
たとえばＭｇで構成し、半導体層５４２はノンドープＳ
ｉで構成し、第２の電極層４６２はたとえばＭｏで構成
する。 【００６１】本発明の第６の比較例の特徴は、第１の電
極層４１２と半導体層５４２とがオーミック接触をして
おり、第２の電極層４６２と半導体層５４２とがショッ
トキー接触している点である。 【００６２】本発明の第６の比較例もショートの問題が
解決されており、しかも構成も簡単である。さらに第６
の比較例ではショットキー障壁が最後の工程で形成され
るため、他の膜形成工程などの加熱過程がなく、良好な
障壁が得られる。 【００６３】図８と逆に第１の電極層４１２と半導体層
５４２の間をショットキー接触、半導体層５４２と第２
の電極層４６２の間をオーミック接触としても、ショー
トの問題は回避される。 【００６４】図９は本発明の第７の比較例における薄膜
ダイオードを示す断面図である。第１電極層４１３上に
設ける半導体層５４３と第２の電極層４６３の間にバッ
ファー層５５３を有する。 【００６５】たとえば第２の電極４６３がＡｌ、半導体
層５４３が非晶質Ｓｉの場合バッファー層５５３として
Ｃｒを１００ｎｍ程度の膜厚で用いることは、後工程に
おける相互拡散を防止する上で有効である。 【００６６】本発明の第７の比較例ではバッファー層５
５３は、半導体層５４３と同じパタンでパターニングす
ることにより、バッファー層５５３形成のための膜形成
工程を増やすのみで、工程を余り変えずに実現してい
る。 【００６７】本発明の第７の比較例のようにバッファー
層などの付加的な構造を加えても、本発明は有効であ
る。以上の比較例を参照し第１の実施例として説明す
る。 【００６８】この第１の実施例の複数の薄膜ダイオード
の平面パタン形状は、図３を用いて説明した第１の比較
例、または図４を用いて説明した第２の比較例の形状と
し、複数の薄膜ダイオードは、相互の薄膜ダイオードの
半導体層が基板により絶縁分離されている。その構造の
詳細な説明は、さきに説明したので省略する。 【００６９】この第１の実施例の断面形状は、図５を用
いて説明した第３の比較例と、図９を用いて説明した第
７の比較例とを組み合わせたものである。すなわち、図
５に示すように、薄膜ダイオードは、基板側から順次、
第１の電極層４１と、半導体層４５と、第２の電極層４
６とを有する。 【００７０】半導体層４５は、第１の電極層４１側から
順次、Ｎ型の非晶質シリコン層４２と、低不純物濃度の
非晶質シリコン層４３と、Ｐ型の非晶質シリコン層４４
とからなる。 【００７１】さらにＰ型の非晶質シリコン層４４と第２
の電極層４６とのあいだに、図９に示すバッファー層５
５３を設ける。図５に示すように、第１の電極層４１は
基板上に設け、半導体層４５は第１の電極層４１の上面
と側壁と基板上とに設ける。第２の電極層４６は、バッ
ファー層（図５には図示せず）上面と側壁と半導体層４
５の側壁と基板上とに設ける。 【００７２】そして図５および図９には図示していない
が、バッファー層とＰ型の非晶質シリコン層と低不純物
濃度の非晶質シリコン層とは膜厚方向に自己整合形状に
なっている。さらにＮ型の非晶質シリコン層はバッファ
ー層とＰ型の非晶質シリコン層と低不純物濃度の非晶質
シリコン層よりパタン形状を小さくして、第２の電極層
とＮ型の非晶質シリコン層とのあいだに空隙４７、４８
を設ける。この空隙４７によって、第１の電極層４１と
第２の電極層４６とを完全に絶縁化することができる。
さらにバッファー層を設けることにより、半導体層と第
２の電極層とのあいだの相互拡散を防止することができ
る。 【００７３】さらに、図５〜図９以外の構造も、図３、
図４で示した第１、第２の比較例で明らかにした構造を
有するものは本発明に含まれる。 【００７４】 【発明の効果】以上の説明から明らかなように、本発明
の半導体装置は層間絶縁膜を必要とせず、少ないパタン
数、層数で電極間リークの少ない良好な特性をもつ薄膜
ダイオードを実現することができる。さらに自己整合技
術を用いることにより素子面積と、素子容量とを大幅に
低減することができ、液晶などを用いた表示パネル用の
スイッチング素子、あるいは非線形素子としてきわめて
適した薄膜ダイオードを備える半導体装置を提供するこ
とができる。
動に用いる薄膜ダイオードを備える半導体装置の構造に
関する。 【０００２】 【従来の技術】液晶表示パネルは広く用いられ、この液
晶表示パネルの駆動には、最近は薄膜アクティブ素子に
よるアクティブ・マトリクスが高密度表示として有望視
されている。 【０００３】このアクティブ素子としては、薄膜トラン
ジスタ（ＴＦＴ）や薄膜ダイオードがあり、とくに非晶
質シリコン（ａ−Ｓｉ）を用いた薄膜ダイオードを並列
逆接続（ダイオード・リング接続）して非線形抵抗とし
て使う手段は、前出願（特願昭５７−１６７９４５号）
で示したように、製造の容易さや、表示品質や、拡張性
などからきわめて有望である。 【０００４】このような用途に使われる薄膜ダイオード
に要求される条件は幾つかあるが、なかでも製造上の簡
易さ、および素子容量の低さがとくに重要である。 【０００５】図１は、薄膜ダイオードをダイオード・リ
ング接続して形成するダイオード・リングの半導体装置
の等価回路を示す回路図である。 【０００６】この図１に示すようなダイオードを並列逆
接続するような回路を薄膜ダイオードで実現するには、
前出願（特願昭５７−１６７９４５号）で述べたよう
に、図２（ａ）、図２（ｂ）に示す構造を用いるとよ
い。 【０００７】図２（ａ）は従来技術による薄膜ダイオー
ド・リングを示す平面図であり、図２（ｂ）は図２
（ａ）のＡ−Ａ'−Ａ"における断面を示す断面図であ
る。 【０００８】パタン１は下層の第１の電極層６を示し、
パタン２は上層の第２の電極層８を示し、破線のパタン
３はダイオード主部となる半導体層９を示し、パタン４
は第１の電極層６と第２の電極層８とを絶縁する層間絶
縁膜７に形成するコンタクトホールを、それぞれ示す。 【０００９】そして第１の電極層６と半導体層９と層間
絶縁膜７と第２の電極層８とからなる非線形素子１０を
基板５上に形成している。このように非線形素子１０を
形成するためには、独立した４層のパタンが必要であ
る。 【００１０】 【発明が解決しようとする課題】ここで液晶表示パネル
の製造コストを考える。能動素子を用いたアクティブ・
マトリクスと、このアクティブ・マトリクスを用いない
パッシブ・マトリクスとでは、表示品質と多分割性で前
者が優れ、製造コストで後者が優れている。 【００１１】しかし近年パッシブ・マトリクスの表示品
質の改善も目覚しく、ポータブルテレビにまで応用され
始めているのに対し、アクティブ・マトリクスは、主に
製造コストが高すぎることにより一部の分野にしか実用
化されていない。 【００１２】非線形抵抗型のアクティブ・マトリクスは
ＴＦＴ型に比べコスト面で優れてはいるが、図２の構造
ではまだまだパッシブ・マトリクスには太刀打ちできな
い。 【００１３】図２に示す非線形素子１０を製造する場合
の困難さは、パタン１からパタン４までの４つのパタン
を、それぞれの位置を正確に合わせてパターニングする
工程にある。 【００１４】このパタン合わせが正確でないと、素子特
性のばらつきとなって表示品質を低下させる。 【００１５】したがって、パタンの数を減らし、しかも
相互の合わせ精度を問わないような構造の薄膜ダイオー
ドが望まれる。 【００１６】本発明は従来の欠点を解決し、低容量でし
かも製造の容易な薄膜ダイオードを備える半導体装置の
構造を提案することを目的とするものである。 【００１７】 【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置においては、下記記載の手段を
採用する。 【００１８】本発明の半導体装置は、複数の薄膜ダイオ
ードを備える半導体装置であって、薄膜ダイオードは第
１の電極層と半導体層とバッファー層と第２の電極層と
を有し、第１の電極層は基板上に設け、半導体層は第１
の電極層の上面と側壁と基板上とに設け、そして基板上
から順次Ｎ型の非晶質シリコン層と低不純物濃度の非晶
質シリコン層とＰ型の非晶質シリコン層とからなり、バ
ッファー層は半導体層の上面に設け、第２の電極層はバ
ッファー層上面と側壁と半導体層の側壁と基板上とに設
け、バッファー層とＰ型の非晶質シリコン層と低不純物
濃度の非晶質シリコン層とは膜厚方向に自己整合形状に
なっており、さらにＮ型の非晶質シリコン層はバッファ
ー層とＰ型の非晶質シリコン層と低不純物濃度の非晶質
シリコン層よりパタン形状を小さくして第２の電極層と
Ｎ型の非晶質シリコン層とのあいだに空隙を設けて第１
の電極層と第２の電極層とを絶縁化し、複数の薄膜ダイ
オードは、相互の薄膜ダイオードの半導体層が基板によ
り絶縁分離されていることを特徴とする。 【００１９】 【作用】本発明の半導体装置においては、第１の電極層
と第２の電極層とは、半導体層の最下層のＮ型の非晶質
シリコン層に設ける空隙により絶縁化されている。この
ため薄膜ダイオードは、従来必要であったの層間絶縁膜
が不要となる。さらに、半導体層の最上層のＰ型の非晶
質シリコン層と第２の電極層との間にはバッファー層を
設けており、半導体層と第２の電極層とのあいだの相互
拡散を防止できる。 【００２０】さらに、第２の電極層と、バッファー層
と、半導体層のＰ型の非晶質シリコン層と低不純物濃度
の非晶質シリコン層とは、膜厚方向に自己整合形状を有
する。さらにこの構成を有する薄膜ダイオードを複数個
有し、相互の薄膜ダイオードは半導体層が基板により絶
縁分離されている。このため、薄膜ダイオードの面積が
縮小化でき、薄膜ダイオードの容量を大幅に低減でき
る。 【００２１】 【実施例】以下、図面に基づき本発明の半導体装置を構
成する薄膜ダイオードの構造を詳細に説明する。また、
本発明の薄膜ダイオードの説明に先立ち、まづ本発明の
薄膜ダイオードの構造に関する比較例を示し、続いて比
較例を参照し本発明の薄膜ダイオードの構造を説明す
る。 【００２２】図３（ａ）は本発明の第１の比較例におけ
る半導体装置に利用する薄膜ダイオード・リングを示す
平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’線に
おける断面を示す断面図である。 【００２３】図３に示すように、第１の電極層１４、２
０上に半導体層１５を設け、この半導体層１５上に第２
の電極層１６を設ける。 【００２４】そして第１の電極層１４と半導体層１５と
第２の電極層１６とを設けた領域が薄膜ダイオード２
３、２６となる。なお２４、２５で示す領域はコンタク
ト領域である。 【００２５】本発明の第１の比較例では、その製造工程
においては３つのマスクパタンしか用いていない。 【００２６】すなわち第１の電極層１４、２０をパタン
形成するときに用いる第１のパタン１１と、半導体層１
５をパタン形成するときに用いる第２のパタン１３と、
第２の電極層１６をパタン形成するときに用いる第３の
パタン１２との３つである。 【００２７】本発明の第１の比較例の特徴は、第２のパ
タン１３、すなわち薄膜ダイオード２３、２６は、第１
のパタン１１と第３のパタン１２との重なり部分よりも
大きいことである。 【００２８】このような３つのパタンを使用し、基板上
の第１の電極層１４、２０と、半導体層１５と、第２の
電極層１６とを順次パタン形成して形成する薄膜ダイオ
ードは図３（ｂ）の断面図に示すように、第２の電極層
１６を薄膜ダイオード上から引き出す電極引き出し部２
７の領域において、パタンの幅が第１の電極層１４、２
０、半導体層１５、第２の電極層１６の順に矢印１７、
１８、１９に示した寸法であり、矢印１９が一番大きく
矢印１７が一番小さくなっている。 【００２９】この構造では電極引き出し部２７では、第
１の電極層１４と第２の電極層１６は半導体層１５によ
って分離されており、従来技術を示す図２における層間
絶縁膜７が不要になっている。 【００３０】以上の説明のように、本発明の第１の比較
例は、従来技術を示す図２と比較して、パタン数および
層数が低減化され、製造工程が大幅に簡略化されてい
る。 【００３１】さらに本発明の第１の比較例では、第１の
電極層１４と第２の電極層１６との重なりは、それぞれ
のパタンの交点のみであり、層間絶縁膜７を用いた図２
と比べると、同一パタンルール使用時で面積が約１／６
に縮小化されている。その結果、薄膜ダイオード素子の
容量は大幅に低減さえている。 【００３２】図４（ａ）、図４（ｂ）は本発明の第２の
比較例における薄膜ダイオードを示し、図４（ａ）は平
面図、図４（ｂ）は製造工程を説明するための図４
（ａ）のＡ−Ａ’線における断面、Ｂ−Ｂ’線における
断面での断面図である。 【００３３】なお、図４（ｂ）は一番上が最初の工程、
一番下が最後の工程であり、下に行くにつれ順次つぎの
工程を示している。さらにそれぞれの工程において左側
の図は図４（ａ）のＡ−Ａ’断面を示し、右側の図は図
４（ａ）のＢ−Ｂ’断面を示している。 【００３４】図４に示す第１のパタン１１と第２のパタ
ン１３と第３のパタン１２とは、図３と同一である。 【００３５】この第２の比較例と第１の比較例の相違
は、半導体層３３が斜線交差部２８、２９にのみ残され
ている点である。 【００３６】製造工程を説明する。まず基板５の上に第
１の電極層３０、３１、３２を第１のパタン１１でパタ
ーニングする。引き続いて半導体層３３、３４を第２の
パタン１３でパターニングする。さらに第２の電極層３
５、３６を第３のパタン１２でパターニングすることに
より、図３に示すような薄膜ダイオード２３、２６が完
成する。 【００３７】本発明の第２の比較例では、さらに第２の
電極層３５、３６をマスクとして半導体層３３、３４を
もう一度パターニングする。 【００３８】以上の工程により斜線交差部２８、２９に
示すように、第２のパタン１３と第３のパタン１２との
重なり部に半導体層を形成することができる。 【００３９】本発明の第２の比較例は、第１の比較例と
同じ効果を有し、さらに別の効果としては第１の比較例
と比較して半導体層の面積がより縮小化され、薄膜ダイ
オードの低容量化を実現している。 【００４０】この半導体層の小面積化は、自己接合技術
を用いているため、製造工程はエッチング工程が増える
のみで、被膜形成工程と、感光性樹脂の形成とフォトマ
スクを用いた露光処理と現像処理のフォトリソ工程とは
必要でない。 【００４１】以上説明した第１の比較例と第２の比較例
における第１の電極層と第２の電極層は、Ａｌ、Ｃｒ、
Ｍｏ、Ａｕなどの金属材料や、あるいはドープされたＳ
ｉ、Ｇｅなどの半導体材料や、Ｉｎ２Ｏ３、ＳｎＯ２な
どの透明電極材料や、あるいは以上記載の材料の複合層
が適用可能である。 【００４２】半導体層は非晶質Ｓｉ、ＳｉＮｘ、ＳｉＣ
ｘ、ＳｉＧｅｘ、ＳｉＳｎｘなどが適用可能であり、そ
して半導体層の構造は下からＰＩＮ型、ＮＩＰ型、ＮＩ
型、ＰＩ型、ＩＮ型、ＩＰ型、Ｉ型などが適用可能であ
る。 【００４３】図５はＮＩＰ型の非晶質Ｓｉを半導体層と
した本発明の第３の比較例を示す断面図である。 【００４４】Ｉｎ２Ｏ３からなる第１の電極層４１上に
第１の導電型（ＮまたはＰ）不純物をドープした非晶質
シリコン層４２と、ノンドープの非晶質シリコン層４３
と、第２の導電型（ＰまたはＮ）の不純物がドープされ
た非晶質シリコン層４４を設ける。 【００４５】そして第１の導電型の不純物をドープした
非晶質シリコン層４２と、ノンドープの非晶質シリコン
層４３と、第２の導電型の不純物ドープした非晶質シリ
コン層４４とにより、半導体層４５を構成する。 【００４６】この３層構造からなる半導体層４５は、同
時にパタン形成されている。さらに半導体層４５上に第
２の電極層４６を設ける。この第２の電極層４６はＡ
ｌ、またはＣｒで構成する。 【００４７】本発明の第３の比較例は、第１の導電型の
不純物ドープした非晶質シリコン層４２を通じて第１の
電極層４１と第２の電極層４６とがショートしないよう
な工夫が必要である。 【００４８】これは、非晶質Ｓｉのエッチング速度がＩ
Ｐ型に比べてＮ型が格段に速い性質を用いて、半導体層
４５のパターニング工程で、Ｎ型の不純物をドープした
非晶質Ｓｉ層４２をアンダーエッチングすることによ
り、空隙４７、４８を設け、第１の電極層４１と第２の
電極層４６とのショート発生を防止している。 【００４９】さらに電極引き出し部（２７に相当）の長
さＬと幅Ｗ（図示せず）の比Ｗ／Ｌを充分小さくし、第
１の導電型不純物をドープした非晶質Ｓｉ層４２の厚さ
ｄ１（図示せず）を薄くすることにより、実効的にショ
ート発生を回避することができる。 【００５０】たとえばＮ型の非晶質Ｓｉ層４２の導電率
ρ１を１０-4（Ωｃｍ）-1とし、表示要素の保持容量Ｃ
ｓを１ＰＦとし、保持時間を１０ｍｓｅｃとすると、ｄ
１＝約１０ｎｍ、Ｗ／Ｌ＝約１〜５とすればよい。 【００５１】図６は本発明の第４の比較例を示す断面図
である。金属材料あるいは透明電極層材料からなる下層
電極層４９と、非単結晶シリコン材料からなり第１の導
電型（ＮまたはＰ）の不純物ドープにより低抵抗化され
た不純物ドープ層５０とで第１の電極層５４を構成す
る。このように第１の電極層５４は複合層である。 【００５２】第１の電極層５４上にノンドープＳｉ層５
１と、第２の導電型（ＰまたはＮ）不純物をドープした
ドープＳｉ層５２とを設ける。薄膜ダイオード主部とな
る半導体層５３はノンドープＳｉ層５１と、ドープＳｉ
層５２との２層よりなる。 【００５３】さらにこの半導体層５３上に第２の電極層
４６を設ける。 【００５４】薄膜ダイオードは、第１の電極層５４を構
成するたとえばＮ型のドープＳｉ層５０と、半導体層５
３を構成するノンドープＳｉ層５１（Ｉ型層）と、Ｐ型
の不純物ドープしたドープＳｉ層５２との３層（ＰＩＮ
型）により形成されている。 【００５５】本発明の第４の比較例の特徴は、第１の電
極層５４として金属あるいは透明電極からなる下層電極
層４９と、半導体材料からなる不純物ドープ層５０との
２層構造を用いている点である。 【００５６】このことによりＮＩＰ型構造を実現しなが
らも第１の電極層５４と第２の電極層４６間は高抵抗な
ノンドープＳｉ層５１により絶縁され、ショートの問題
は回避できる。 【００５７】図７は本発明の第５の比較例を示す断面図
である。第１の電極層４１１はたとえばＭｏであり、半
導体層５３１はノンドープＳｉ層５１１とＮ型Ｓｉ層５
２１とで構成し、第２の電極層４６１はＮ型Ｓｉ層５２
１とオーミック接触を有するＡｌ、Ｃｒである。 【００５８】本発明の第５の比較例の特徴は、薄膜ダイ
オードが第１の電極層４１１と半導体層５３１との間の
ショットキー障壁により形成されている点である。 【００５９】本発明の第５の比較例でも第１電極層４１
１と第２の電極層４６１とは、電極引き出し部（２７に
相当）において高抵抗ノンドープＳｉ層５１１で分離さ
れている。このためショートの問題を生じることなし
に、良好な特性の薄膜ダイオードが得られる。 【００６０】図８は本発明の第６の比較例における薄膜
ダイオードを示す断面図である。第１の電極層４１２は
たとえばＭｇで構成し、半導体層５４２はノンドープＳ
ｉで構成し、第２の電極層４６２はたとえばＭｏで構成
する。 【００６１】本発明の第６の比較例の特徴は、第１の電
極層４１２と半導体層５４２とがオーミック接触をして
おり、第２の電極層４６２と半導体層５４２とがショッ
トキー接触している点である。 【００６２】本発明の第６の比較例もショートの問題が
解決されており、しかも構成も簡単である。さらに第６
の比較例ではショットキー障壁が最後の工程で形成され
るため、他の膜形成工程などの加熱過程がなく、良好な
障壁が得られる。 【００６３】図８と逆に第１の電極層４１２と半導体層
５４２の間をショットキー接触、半導体層５４２と第２
の電極層４６２の間をオーミック接触としても、ショー
トの問題は回避される。 【００６４】図９は本発明の第７の比較例における薄膜
ダイオードを示す断面図である。第１電極層４１３上に
設ける半導体層５４３と第２の電極層４６３の間にバッ
ファー層５５３を有する。 【００６５】たとえば第２の電極４６３がＡｌ、半導体
層５４３が非晶質Ｓｉの場合バッファー層５５３として
Ｃｒを１００ｎｍ程度の膜厚で用いることは、後工程に
おける相互拡散を防止する上で有効である。 【００６６】本発明の第７の比較例ではバッファー層５
５３は、半導体層５４３と同じパタンでパターニングす
ることにより、バッファー層５５３形成のための膜形成
工程を増やすのみで、工程を余り変えずに実現してい
る。 【００６７】本発明の第７の比較例のようにバッファー
層などの付加的な構造を加えても、本発明は有効であ
る。以上の比較例を参照し第１の実施例として説明す
る。 【００６８】この第１の実施例の複数の薄膜ダイオード
の平面パタン形状は、図３を用いて説明した第１の比較
例、または図４を用いて説明した第２の比較例の形状と
し、複数の薄膜ダイオードは、相互の薄膜ダイオードの
半導体層が基板により絶縁分離されている。その構造の
詳細な説明は、さきに説明したので省略する。 【００６９】この第１の実施例の断面形状は、図５を用
いて説明した第３の比較例と、図９を用いて説明した第
７の比較例とを組み合わせたものである。すなわち、図
５に示すように、薄膜ダイオードは、基板側から順次、
第１の電極層４１と、半導体層４５と、第２の電極層４
６とを有する。 【００７０】半導体層４５は、第１の電極層４１側から
順次、Ｎ型の非晶質シリコン層４２と、低不純物濃度の
非晶質シリコン層４３と、Ｐ型の非晶質シリコン層４４
とからなる。 【００７１】さらにＰ型の非晶質シリコン層４４と第２
の電極層４６とのあいだに、図９に示すバッファー層５
５３を設ける。図５に示すように、第１の電極層４１は
基板上に設け、半導体層４５は第１の電極層４１の上面
と側壁と基板上とに設ける。第２の電極層４６は、バッ
ファー層（図５には図示せず）上面と側壁と半導体層４
５の側壁と基板上とに設ける。 【００７２】そして図５および図９には図示していない
が、バッファー層とＰ型の非晶質シリコン層と低不純物
濃度の非晶質シリコン層とは膜厚方向に自己整合形状に
なっている。さらにＮ型の非晶質シリコン層はバッファ
ー層とＰ型の非晶質シリコン層と低不純物濃度の非晶質
シリコン層よりパタン形状を小さくして、第２の電極層
とＮ型の非晶質シリコン層とのあいだに空隙４７、４８
を設ける。この空隙４７によって、第１の電極層４１と
第２の電極層４６とを完全に絶縁化することができる。
さらにバッファー層を設けることにより、半導体層と第
２の電極層とのあいだの相互拡散を防止することができ
る。 【００７３】さらに、図５〜図９以外の構造も、図３、
図４で示した第１、第２の比較例で明らかにした構造を
有するものは本発明に含まれる。 【００７４】 【発明の効果】以上の説明から明らかなように、本発明
の半導体装置は層間絶縁膜を必要とせず、少ないパタン
数、層数で電極間リークの少ない良好な特性をもつ薄膜
ダイオードを実現することができる。さらに自己整合技
術を用いることにより素子面積と、素子容量とを大幅に
低減することができ、液晶などを用いた表示パネル用の
スイッチング素子、あるいは非線形素子としてきわめて
適した薄膜ダイオードを備える半導体装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】ダイオード・リング接続による非線形素子の等
価回路を示す回路図である。 【図２】従来技術によるリング接続した薄膜ダイオード
を示す図面である。 【図３】本発明の実施例に利用する半導体装置を構成す
る複数の薄膜ダイオードを示す図面である。 【図４】本発明の実施例に利用する半導体装置を構成す
る複数の薄膜ダイオードを示す図面である。 【図５】本発明の実施例に利用する半導体装置を構成す
る薄膜ダイオードを示す断面図である。 【図６】本発明の比較例における半導体装置を構成する
薄膜ダイオードを示す断面図である。 【図７】本発明の比較例における半導体装置を構成する
薄膜ダイオードを示す断面図である。 【図８】本発明の比較例における半導体装置を構成する
薄膜ダイオードを示す断面図である。 【図９】本発明の実施例に利用する半導体装置を構成す
る薄膜ダイオードを示す断面図である。 【符号の説明】 ４１３ 第１の電極層 ４６３ 第２の電極層 ５４３ 半導体層 ５５３ バッファー層
価回路を示す回路図である。 【図２】従来技術によるリング接続した薄膜ダイオード
を示す図面である。 【図３】本発明の実施例に利用する半導体装置を構成す
る複数の薄膜ダイオードを示す図面である。 【図４】本発明の実施例に利用する半導体装置を構成す
る複数の薄膜ダイオードを示す図面である。 【図５】本発明の実施例に利用する半導体装置を構成す
る薄膜ダイオードを示す断面図である。 【図６】本発明の比較例における半導体装置を構成する
薄膜ダイオードを示す断面図である。 【図７】本発明の比較例における半導体装置を構成する
薄膜ダイオードを示す断面図である。 【図８】本発明の比較例における半導体装置を構成する
薄膜ダイオードを示す断面図である。 【図９】本発明の実施例に利用する半導体装置を構成す
る薄膜ダイオードを示す断面図である。 【符号の説明】 ４１３ 第１の電極層 ４６３ 第２の電極層 ５４３ 半導体層 ５５３ バッファー層
フロントページの続き
(72)発明者 反町 和昭
埼玉県所沢市大字下富字武野840番地
シチズン時計株式会社技術研究所内
(72)発明者 田辺 浩
埼玉県所沢市大字下富字武野840番地
シチズン時計株式会社技術研究所内
審査官 藤原 敬士
(56)参考文献 特開 昭58−101469（ＪＰ，Ａ)
特開 昭57−100770（ＪＰ，Ａ)
特開 昭58−114453（ＪＰ，Ａ)
特開 昭57−5372（ＪＰ，Ａ)
特開 昭58−84467（ＪＰ，Ａ)
特開 昭58−78473（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数の薄膜ダイオードを備える半導体装置であっ
て、 薄膜ダイオードは第１の電極層と半導体層とバッファー
層と第２の電極層とを有し、 第１の電極層は基板上に設け、 半導体層は第１の電極層の上面と側壁と基板上とに設
け、そして基板上から順次Ｎ型の非晶質シリコン層と低
不純物濃度の非晶質シリコン層とＰ型の非晶質シリコン
層とからなり、 バッファー層は半導体層の上面に設け、 第２の電極層はバッファー層上面と側壁と半導体層の側
壁と基板上とに設け、 バッファー層とＰ型の非晶質シリコン層と低不純物濃度
の非晶質シリコン層とは膜厚方向に自己整合形状になっ
ており、さらにＮ型の非晶質シリコン層はバッファー層
とＰ型の非晶質シリコン層と低不純物濃度の非晶質シリ
コン層よりパタン形状を小さくして第２の電極層とＮ型
の非晶質シリコン層とのあいだに空隙を設けて第１の電
極層と第２の電極層とを絶縁化し、 複数の薄膜ダイオードは、相互の薄膜ダイオードの半導
体層が基板により絶縁分離されていることを特徴とする
半導体装置。
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