JP2705584B2 - アナログ演算装置 - Google Patents
アナログ演算装置Info
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- JP2705584B2 JP2705584B2 JP6212081A JP21208194A JP2705584B2 JP 2705584 B2 JP2705584 B2 JP 2705584B2 JP 6212081 A JP6212081 A JP 6212081A JP 21208194 A JP21208194 A JP 21208194A JP 2705584 B2 JP2705584 B2 JP 2705584B2
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Description
【0001】
【産業上の利用分野】本発明は、アナログ演算装置、た
とえばD/A変換器に関する。
とえばD/A変換器に関する。
【0002】
【従来の技術】D/A変換器としては、ラダー抵抗を用
いた形式が主流であったが、最近、小型化の利点を有す
るカレントミラー回路及びカレントスイッチを用いた形
式がある(参照:特開昭56−169935号公報)。
いた形式が主流であったが、最近、小型化の利点を有す
るカレントミラー回路及びカレントスイッチを用いた形
式がある(参照:特開昭56−169935号公報)。
【0003】図10を参照して上述のD/A変換器を説
明すると、4ビットデータD3D2D1D0の各ビットに対
してカレントミラー回路101、102、103、10
4及びカレントスイッチ201、202、203、20
4を設けてある。カレントミラー回路101において
は、左側の入力端子には基準電流源301の電流I0が
流れ、従って、右側の入力端子にも電流I0が流れ、こ
の結果、出力端子から電流2I0が流れることになる。
カレントミラー回路102においては、左側の入力端子
にはカレントミラー回路101の出力電流2I0が流
れ、従って、右側の入力端子にも電流2I0が流れ、こ
の結果、出力端子から電流4I0が流れることになる。
同様に、カレントミラー回路103においては、左側の
入力端子にはカレントミラー回路102の出力電流4I
0が流れ、従って、右側の入力端子にも電流4I0が流
れ、この結果、出力端子から電流8I0が流れることに
なり、カレントミラー回路104においては、左側の入
力端子にはカレントミラー回路103の出力電流8I0
が流れ、従って、右側の入力端子にも電流8I0が流
れ、この結果、出力端子から電流16I0が流れること
になる。
明すると、4ビットデータD3D2D1D0の各ビットに対
してカレントミラー回路101、102、103、10
4及びカレントスイッチ201、202、203、20
4を設けてある。カレントミラー回路101において
は、左側の入力端子には基準電流源301の電流I0が
流れ、従って、右側の入力端子にも電流I0が流れ、こ
の結果、出力端子から電流2I0が流れることになる。
カレントミラー回路102においては、左側の入力端子
にはカレントミラー回路101の出力電流2I0が流
れ、従って、右側の入力端子にも電流2I0が流れ、こ
の結果、出力端子から電流4I0が流れることになる。
同様に、カレントミラー回路103においては、左側の
入力端子にはカレントミラー回路102の出力電流4I
0が流れ、従って、右側の入力端子にも電流4I0が流
れ、この結果、出力端子から電流8I0が流れることに
なり、カレントミラー回路104においては、左側の入
力端子にはカレントミラー回路103の出力電流8I0
が流れ、従って、右側の入力端子にも電流8I0が流
れ、この結果、出力端子から電流16I0が流れること
になる。
【0004】従って、カレントスイッチ201、20
2、203、204がビットD0、D1、D2、D3に応じ
てオン、オフされると、出力端子OUTに流れる電流I
OUTは、 IOUT=(D0 +2D1 +4D2 +8D3 )・I0 となり、4ビットディジタル信号D3 D2 D1 D0 がア
ナログ信号IOUTに変換されたことになる。
2、203、204がビットD0、D1、D2、D3に応じ
てオン、オフされると、出力端子OUTに流れる電流I
OUTは、 IOUT=(D0 +2D1 +4D2 +8D3 )・I0 となり、4ビットディジタル信号D3 D2 D1 D0 がア
ナログ信号IOUTに変換されたことになる。
【0005】
【発明が解決しようとする課題】しかしながら、上述の
カレントミラー回路及びカレントスイッチを有するD/
A変換器においては、ディジタル信号1ビット当たり1
つのカレントミラー回路を必要とし、従って、ディジタ
ル信号のビット数が増大すると、回路規模が大きくなる
という課題がある。また、カレントミラー回路を電源電
圧方向に多段接続しているので、電源電圧値でカレント
ミラー回路の接続数が制限され、従って、ディジタル信
号のビット数が制限されるという課題もある。
カレントミラー回路及びカレントスイッチを有するD/
A変換器においては、ディジタル信号1ビット当たり1
つのカレントミラー回路を必要とし、従って、ディジタ
ル信号のビット数が増大すると、回路規模が大きくなる
という課題がある。また、カレントミラー回路を電源電
圧方向に多段接続しているので、電源電圧値でカレント
ミラー回路の接続数が制限され、従って、ディジタル信
号のビット数が制限されるという課題もある。
【0006】従って、本発明の目的は、回路規模が小さ
いD/A変換可能なアナログ演算装置を提供することで
ある。他の目的は、ディジタル信号のビット数の制限が
ない、D/A変換可能な演算装置を提供することにあ
る。
いD/A変換可能なアナログ演算装置を提供することで
ある。他の目的は、ディジタル信号のビット数の制限が
ない、D/A変換可能な演算装置を提供することにあ
る。
【0007】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第1の制御入力の信号に応じて入力電流
に所定電流増幅率を乗じた出力電流を発生し、第2の制
御入力の信号に応じて該出力電流をオフにする第1、第
2、第3の電流制御電流源回路を設ける。制御回路は、
第2の電流制御電流源回路の制御入力に第1のクロック
信号を供給し、第3の電流制御電流源回路の制御入力に
第1のクロック信号と重複しない第2クロック信号を供
給する。そして、基準電流源の電流を第1の電流制御電
流源回路の入力電流とし、第1の電流制御電流源回路の
出力電流と第3の電流制御電流源回路の出力電流との和
を第2の電流制御電流源回路の入力電流とし、第2の電
流制御電流源回路の出力電流を第3の電流制御電流回路
の入力電流とする。
めに本発明は、第1の制御入力の信号に応じて入力電流
に所定電流増幅率を乗じた出力電流を発生し、第2の制
御入力の信号に応じて該出力電流をオフにする第1、第
2、第3の電流制御電流源回路を設ける。制御回路は、
第2の電流制御電流源回路の制御入力に第1のクロック
信号を供給し、第3の電流制御電流源回路の制御入力に
第1のクロック信号と重複しない第2クロック信号を供
給する。そして、基準電流源の電流を第1の電流制御電
流源回路の入力電流とし、第1の電流制御電流源回路の
出力電流と第3の電流制御電流源回路の出力電流との和
を第2の電流制御電流源回路の入力電流とし、第2の電
流制御電流源回路の出力電流を第3の電流制御電流回路
の入力電流とする。
【0008】
【作用】上述の手段によれば、第1、第2、第3の電流
制御電流源回路の各電流増幅率を適切に設定すると、D
/A変換器として作用する。この場合、ディジタル信号
のビット数に関係なく、電流制御電流源回路は3個であ
る。
制御電流源回路の各電流増幅率を適切に設定すると、D
/A変換器として作用する。この場合、ディジタル信号
のビット数に関係なく、電流制御電流源回路は3個であ
る。
【0009】
【実施例】まず、本発明において用いられる電流制御電
流源回路を図1、図2を用いて説明する。図1の(A)
に示すように、電流制御電流源回路は、2つの制御端子
C1、C2を有し、これらの制御端子C1、C2の電圧
に応じて入力電流IINに電流増幅率Aを乗じた出力電
流IOUT(=A・IIN)を発生する。この場合、図
1の(B)〜(E)に示すごとく、制御端子C1が
“1”かつ制御端子C2が“0”である場合である。他
方、図1の(C)、(E)に示すごとく、制御端子C1
が“1”から“0”となると、出力電流IOUTはその
変化時点の値でホールドされる。また、図1の(D),
(E)に示すごとく、制御端子C2が“1”のときは、
制御端子C1の値に関係なく、出力電流IOUTは零と
なる。
流源回路を図1、図2を用いて説明する。図1の(A)
に示すように、電流制御電流源回路は、2つの制御端子
C1、C2を有し、これらの制御端子C1、C2の電圧
に応じて入力電流IINに電流増幅率Aを乗じた出力電
流IOUT(=A・IIN)を発生する。この場合、図
1の(B)〜(E)に示すごとく、制御端子C1が
“1”かつ制御端子C2が“0”である場合である。他
方、図1の(C)、(E)に示すごとく、制御端子C1
が“1”から“0”となると、出力電流IOUTはその
変化時点の値でホールドされる。また、図1の(D),
(E)に示すごとく、制御端子C2が“1”のときは、
制御端子C1の値に関係なく、出力電流IOUTは零と
なる。
【0010】電流制御電流源回路の具体的な回路構成は
図2に示される。図2の(A)においては、2つのPチ
ャネルMOSトランジスタQp1、Qp2が高電源線VDDに
接続されており、この場合、トランジスタQp1のゲート
・ドレイン間は短絡している。ここで、トランジスタQ
p1には入力電流IINが流れ、トランジスタQp2には出
力電流IOUTが流れる。また、トランジスタQp1,Q
p2のゲート間に制御端子C1のデータ“1”、“0”に
よってオン、オフされるスイッチSW1が設けられ、ト
ランジスタQp2のゲート・ソース間には制御端子C2の
データ“1”、“0”によってオン、オフされるスイッ
チSW2が設けられている。すなわち、SW1=オン、
SW2=オフのときには、トランジスタQp1とトランジ
スタQp2とはカレントミラー回路となり、入力電流II
Nと出力電流IOUTとの比は、トランジスタQp1のア
スペクト比とトランジスタQp2のアスペクト比との比で
決定される電流増幅率Aである。つまり、IOUT=A
・IINである。この状態で、スイッチSW1がオンか
らオフとなると、その直前のトランジスタQp1のゲート
・ソース間電圧はトランジスタQp2のゲート・ソース間
容量に保持されているので、トランジスタQp2に流れて
いた出力電流IOUTはスイッチSW1のオフ直前値に
保持される。また、スイッチSW2がオンとなると、ト
ランジスタQp2のゲート・ソース間電圧は零となり、従
って、トランジスタQp2はオフとなり、この結果、出力
電流IOUTは零となる。なお、トランジスタのアスペ
クト比とはトランジスタのチャネル長とチャネル幅との
比である。
図2に示される。図2の(A)においては、2つのPチ
ャネルMOSトランジスタQp1、Qp2が高電源線VDDに
接続されており、この場合、トランジスタQp1のゲート
・ドレイン間は短絡している。ここで、トランジスタQ
p1には入力電流IINが流れ、トランジスタQp2には出
力電流IOUTが流れる。また、トランジスタQp1,Q
p2のゲート間に制御端子C1のデータ“1”、“0”に
よってオン、オフされるスイッチSW1が設けられ、ト
ランジスタQp2のゲート・ソース間には制御端子C2の
データ“1”、“0”によってオン、オフされるスイッ
チSW2が設けられている。すなわち、SW1=オン、
SW2=オフのときには、トランジスタQp1とトランジ
スタQp2とはカレントミラー回路となり、入力電流II
Nと出力電流IOUTとの比は、トランジスタQp1のア
スペクト比とトランジスタQp2のアスペクト比との比で
決定される電流増幅率Aである。つまり、IOUT=A
・IINである。この状態で、スイッチSW1がオンか
らオフとなると、その直前のトランジスタQp1のゲート
・ソース間電圧はトランジスタQp2のゲート・ソース間
容量に保持されているので、トランジスタQp2に流れて
いた出力電流IOUTはスイッチSW1のオフ直前値に
保持される。また、スイッチSW2がオンとなると、ト
ランジスタQp2のゲート・ソース間電圧は零となり、従
って、トランジスタQp2はオフとなり、この結果、出力
電流IOUTは零となる。なお、トランジスタのアスペ
クト比とはトランジスタのチャネル長とチャネル幅との
比である。
【0011】同様に、図2の(B)においては、2つの
NチャネルMOSトランジスタQn1,Qn2が低電源線V
SSに接続されており、この場合、トランジスタQn1のゲ
ート・ドレイン間は短絡している。ここで、トランジス
タQn1には入力電流IINが流れ、トランジスタQn2に
は出力電流IOUTが流れる。また、トランジスタ
Qn1,Qn2のゲート間に制御端子C1のデータ“1”、
“0”によってオン、オフされるスイッチSW1’が設
けられ、トランジスタQn2のゲート・ソース間には制御
端子C2のデータ“1”、“0”によってオン、オフさ
れるスイッチSW2’が設けられている。すなわち、S
W1=オン、SW2=オフのときには、トランジスタQ
n1とトランジスタQn2とはカレントミラー回路となり、
入力電流IINと出力電流IOUTとの比は、トランジ
スタQn1のアスペクト比とトランジスタQn2のアスペク
ト比との比で決定される電流増幅率Aである。つまり、
IOUT=A・IINである。この状態で、スイッチS
W1’がオンからオフとなると、その直前のトランジス
タQn1のゲート・ソース間電圧はトランジスタQn2のゲ
ート・ソース間容量に保持されているので、トランジス
タQn2に流れていた出力電流IOUTはスイッチSW
1’のオフ直前値に保持される。また、スイッチSW
2’がオンとなると、トランジスタQn2のゲート・ソー
ス間電圧は零となり、従って、トランジスタQn2はオフ
となり、この結果、出力電流IOUTは零となる。
NチャネルMOSトランジスタQn1,Qn2が低電源線V
SSに接続されており、この場合、トランジスタQn1のゲ
ート・ドレイン間は短絡している。ここで、トランジス
タQn1には入力電流IINが流れ、トランジスタQn2に
は出力電流IOUTが流れる。また、トランジスタ
Qn1,Qn2のゲート間に制御端子C1のデータ“1”、
“0”によってオン、オフされるスイッチSW1’が設
けられ、トランジスタQn2のゲート・ソース間には制御
端子C2のデータ“1”、“0”によってオン、オフさ
れるスイッチSW2’が設けられている。すなわち、S
W1=オン、SW2=オフのときには、トランジスタQ
n1とトランジスタQn2とはカレントミラー回路となり、
入力電流IINと出力電流IOUTとの比は、トランジ
スタQn1のアスペクト比とトランジスタQn2のアスペク
ト比との比で決定される電流増幅率Aである。つまり、
IOUT=A・IINである。この状態で、スイッチS
W1’がオンからオフとなると、その直前のトランジス
タQn1のゲート・ソース間電圧はトランジスタQn2のゲ
ート・ソース間容量に保持されているので、トランジス
タQn2に流れていた出力電流IOUTはスイッチSW
1’のオフ直前値に保持される。また、スイッチSW
2’がオンとなると、トランジスタQn2のゲート・ソー
ス間電圧は零となり、従って、トランジスタQn2はオフ
となり、この結果、出力電流IOUTは零となる。
【0012】図3は本発明に係わるD/A変換可能なア
ナログ演算装置の一実施例を示すブロック回路図であ
る。図3においては、3つの電流制御電流源回路1,
2,3,定電流源4、及び制御回路5が設けられてい
る。制御回路5は読込信号RDに従ってディジタル信号
たとえば5ビットD4 D3D2 D1 D0 (D0:最下位ビ
ット、D4:最上位ビット)を並列に取込み、その直列
データであるディジタル信号D及びその反転信号*D、
リセット信号RST、クロック信号CK,*CKを電流
制御電流源回路1、2、3に送出する。
ナログ演算装置の一実施例を示すブロック回路図であ
る。図3においては、3つの電流制御電流源回路1,
2,3,定電流源4、及び制御回路5が設けられてい
る。制御回路5は読込信号RDに従ってディジタル信号
たとえば5ビットD4 D3D2 D1 D0 (D0:最下位ビ
ット、D4:最上位ビット)を並列に取込み、その直列
データであるディジタル信号D及びその反転信号*D、
リセット信号RST、クロック信号CK,*CKを電流
制御電流源回路1、2、3に送出する。
【0013】電流制御電流源回路1においては、定電流
源4の電流I0を入力電流としてこれに電流増幅率A1
を乗じた出力電流IOUT1(=A1・I0)を発生す
る。この場合、制御端子C1にはデータ信号Dが印加さ
れ、制御端子C2にはデータ信号Dの反転信号*Dが印
加される。従って、D=“1”のときに、IOUT1=
A1・I0となり、D=“0”のときに、IOUT1=
0となる。
源4の電流I0を入力電流としてこれに電流増幅率A1
を乗じた出力電流IOUT1(=A1・I0)を発生す
る。この場合、制御端子C1にはデータ信号Dが印加さ
れ、制御端子C2にはデータ信号Dの反転信号*Dが印
加される。従って、D=“1”のときに、IOUT1=
A1・I0となり、D=“0”のときに、IOUT1=
0となる。
【0014】電流制御電流源回路2においては、電流制
御電流源回路1の出力電流IOUT1と電流制御電流源
回路3の出力電流IOUT3との和IOUT1+IOU
T3を入力電流としてこれに電流増幅率A2を乗じた出
力電流IOUT2(=A2・(IOUT1+IOUT
3))を発生する。この場合、制御端子C1にはクロッ
ク信号CKが印加され、制御端子C2は常にフローティ
ング状態である。従って、CK=“1”のときに、IO
UT2=A2・(IOUT1+IOUT3)となり、C
K=“0”のときには、出力電流IOUT2はCK=
“1”のときの値を保持する。
御電流源回路1の出力電流IOUT1と電流制御電流源
回路3の出力電流IOUT3との和IOUT1+IOU
T3を入力電流としてこれに電流増幅率A2を乗じた出
力電流IOUT2(=A2・(IOUT1+IOUT
3))を発生する。この場合、制御端子C1にはクロッ
ク信号CKが印加され、制御端子C2は常にフローティ
ング状態である。従って、CK=“1”のときに、IO
UT2=A2・(IOUT1+IOUT3)となり、C
K=“0”のときには、出力電流IOUT2はCK=
“1”のときの値を保持する。
【0015】電流制御電流源回路3においては、電流制
御電流源回路2の出力電流IOUT2を入力電流として
これに電流増幅率A3を乗じた出力電流IOUT3=A
3・IOUT2を発生する。この場合、制御端子C1に
はクロック信号*CKが印加され、制御端子C2にはリ
セット信号RSTが印加される。従って、*CK=
“1”かつRST=“0”のときには、IOUT3=A
3・IOUT2となり、*CK=“0”かつRST=
“0”のときには、出力電流IOUT3は*CK=
“1”のときの値を保持し、RST=“1”のときに
は、IOUT3=0となる。
御電流源回路2の出力電流IOUT2を入力電流として
これに電流増幅率A3を乗じた出力電流IOUT3=A
3・IOUT2を発生する。この場合、制御端子C1に
はクロック信号*CKが印加され、制御端子C2にはリ
セット信号RSTが印加される。従って、*CK=
“1”かつRST=“0”のときには、IOUT3=A
3・IOUT2となり、*CK=“0”かつRST=
“0”のときには、出力電流IOUT3は*CK=
“1”のときの値を保持し、RST=“1”のときに
は、IOUT3=0となる。
【0016】図3に示す演算装置は、一定周期つまり、
データ信号D、*D、クロック信号CK,*CKの一定
周期とする離散時間系システムとして把えると、各電流
制御電流源回路1,2において次の関係式が得られる。 IOUT1(k)=A1・I0または0 (1) IOUT1(k)=A2・{IOUT1(k)+IOUT3(k)}(2) 但し、kは同一標本周期を示す。また、電流制御電流源
回路3においては、クロック信号CK,*CKが半周期
ずれており、電流制御電流源回路3の入力電流IOUT
2は一周期前の値である。従って、 IOUT3(k)=A3・IOUT2(k−1) (3) 但し、k−1は標本周期kの1つ前の標本周期である。
従って、(2),(3)式から、 IOUT2(k) =A2・{IOUT1(k)+A3・IOUT2(k−1)} (4) 電流制御電流源回路3の出力電流IOUT3を変換が開
始する前にリセット信号RSTで零とし、かつ、データ
信号D,*Dのビット数を有限とすれば、IOUT2
(k)は必ず収束する。
データ信号D、*D、クロック信号CK,*CKの一定
周期とする離散時間系システムとして把えると、各電流
制御電流源回路1,2において次の関係式が得られる。 IOUT1(k)=A1・I0または0 (1) IOUT1(k)=A2・{IOUT1(k)+IOUT3(k)}(2) 但し、kは同一標本周期を示す。また、電流制御電流源
回路3においては、クロック信号CK,*CKが半周期
ずれており、電流制御電流源回路3の入力電流IOUT
2は一周期前の値である。従って、 IOUT3(k)=A3・IOUT2(k−1) (3) 但し、k−1は標本周期kの1つ前の標本周期である。
従って、(2),(3)式から、 IOUT2(k) =A2・{IOUT1(k)+A3・IOUT2(k−1)} (4) 電流制御電流源回路3の出力電流IOUT3を変換が開
始する前にリセット信号RSTで零とし、かつ、データ
信号D,*Dのビット数を有限とすれば、IOUT2
(k)は必ず収束する。
【0017】このように、電流制御電流源回路2の出力
電流IOUT2は各電流制御電流源回路1,2,3の電
流増幅率A1,A2,A3によって決定される重み係数
とディジタル信号Dのビット列によって決定されるIO
UT1(k)との重み付け加算となり、ディジタル信号
Dに対応するアナログ量となる。
電流IOUT2は各電流制御電流源回路1,2,3の電
流増幅率A1,A2,A3によって決定される重み係数
とディジタル信号Dのビット列によって決定されるIO
UT1(k)との重み付け加算となり、ディジタル信号
Dに対応するアナログ量となる。
【0018】電流制御電流源回路1、2、3の電流増幅
率A1、A2、A3を、 A1=A2・2=A3 たとえば、A1=A3=1、A2=1/2とすれば、
(4)式は、 IOUT2(k)=Σ1/2k-m+1IOUT1(m) (5) 但し、Σはm=1〜kについての累積加算を示す、とな
る。つまり、kビット2進ディジタルデータをデータ信
号(D)として最下位ビットから最上位ビットの順に入
力すると、(1/2)k、(1/2)k-1、…、(1/
2)1の重み付け加算が行われ、この結果、kビット2
進ディジタル値のアナログ値がIOUT2として得られ
ることになる。
率A1、A2、A3を、 A1=A2・2=A3 たとえば、A1=A3=1、A2=1/2とすれば、
(4)式は、 IOUT2(k)=Σ1/2k-m+1IOUT1(m) (5) 但し、Σはm=1〜kについての累積加算を示す、とな
る。つまり、kビット2進ディジタルデータをデータ信
号(D)として最下位ビットから最上位ビットの順に入
力すると、(1/2)k、(1/2)k-1、…、(1/
2)1の重み付け加算が行われ、この結果、kビット2
進ディジタル値のアナログ値がIOUT2として得られ
ることになる。
【0019】図4は、図3の詳細な回路図であって、図
3において、A1=A3=1,A2=1/2とし、デー
タ信号Dとして5ビットD4 D3 D2 D1 D0 を最下位
ビットD0から最上位ビットD4に入力してD/A変換を
行うものである。
3において、A1=A3=1,A2=1/2とし、デー
タ信号Dとして5ビットD4 D3 D2 D1 D0 を最下位
ビットD0から最上位ビットD4に入力してD/A変換を
行うものである。
【0020】図4においは、電流制御電流源回路1,3
としては、図2の(A)に示すPチャネルMOSトラン
ジスタを用いた形式を採用し、電流制御電流源回路2と
しては、図2の(B)に示すNチャネルMOSトランジ
スタを用いた形式を採用する。また、電流制御電流源回
路1、2、3のスイッチをS1、S2、S3、S4、S
5、S6とするが、電流制御電流源回路2のスイッチS
4は常にオフである。
としては、図2の(A)に示すPチャネルMOSトラン
ジスタを用いた形式を採用し、電流制御電流源回路2と
しては、図2の(B)に示すNチャネルMOSトランジ
スタを用いた形式を採用する。また、電流制御電流源回
路1、2、3のスイッチをS1、S2、S3、S4、S
5、S6とするが、電流制御電流源回路2のスイッチS
4は常にオフである。
【0021】制御回路5は、中央処理部501、シフト
レジスタ502、バッファ503を有している。ここ
で、中央処理部501は、外部より読込信号RDを受け
て、並列入力指示信号PC、リセット信号RST、クロ
ック信号CK、*CKを発生する。シフトレジスタ50
2は並列入力指示信号PCに基づいて5ビットディジタ
ル信号D4 D3 D2 D1 D0 を並列入力し、クロック信
号CKに基づいてデータD0,D1,D2,D3,D4 の順
にシフトアウトする。バッファ503はシフトレジスタ
502の出力に基づいてデータ信号D及びその反転信号
*Dを発生する。なお、NチャネルMOSトランジスタ
6は出力電流IOUT2を取出すための出力回路を構成
するものである。
レジスタ502、バッファ503を有している。ここ
で、中央処理部501は、外部より読込信号RDを受け
て、並列入力指示信号PC、リセット信号RST、クロ
ック信号CK、*CKを発生する。シフトレジスタ50
2は並列入力指示信号PCに基づいて5ビットディジタ
ル信号D4 D3 D2 D1 D0 を並列入力し、クロック信
号CKに基づいてデータD0,D1,D2,D3,D4 の順
にシフトアウトする。バッファ503はシフトレジスタ
502の出力に基づいてデータ信号D及びその反転信号
*Dを発生する。なお、NチャネルMOSトランジスタ
6は出力電流IOUT2を取出すための出力回路を構成
するものである。
【0022】次に、図5を参照して図4の動作を説明す
る。図5の(A)に示す読込信号RDを中央処理部50
1が受信することにより一連のD/A変換動作が開始す
る。すなわち、中央処理部501は図5の(B)に示す
並列入力信号PCを発生してシフトレジスタ502にデ
ィジタルデータD4D3 D2 D1 D0 を並列入力させ
る。次いで、図5の(C)、(D)、(E)、(F)、
(G)に示すごとく、データ信号D、*D、クロック信
号CK、*CK、リセット信号RSTが発生することに
なる。以下、各サイクルT1〜T8について説明する。
る。図5の(A)に示す読込信号RDを中央処理部50
1が受信することにより一連のD/A変換動作が開始す
る。すなわち、中央処理部501は図5の(B)に示す
並列入力信号PCを発生してシフトレジスタ502にデ
ィジタルデータD4D3 D2 D1 D0 を並列入力させ
る。次いで、図5の(C)、(D)、(E)、(F)、
(G)に示すごとく、データ信号D、*D、クロック信
号CK、*CK、リセット信号RSTが発生することに
なる。以下、各サイクルT1〜T8について説明する。
【0023】サイクルT1においては、D=“1”、*
D=“0”、CK=“0”、*CK=“1”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S5=オン S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=0 となる。
D=“0”、CK=“0”、*CK=“1”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S5=オン S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=0 となる。
【0024】サイクルT2においては、D=“1”、*
D=“0”、CK=“1”、*CK=“0”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=(1/2)I0 となる。
D=“0”、CK=“1”、*CK=“0”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=(1/2)I0 となる。
【0025】サイクルT3においては、D=“1”、*
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S5=オン S6=オフ 従って、IOUT1=I0 IOUT3=(1/2)I0 IOUT1+IOUT3=(3/2)I0 IOUT2=(1/2)I0 となる。
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S5=オン S6=オフ 従って、IOUT1=I0 IOUT3=(1/2)I0 IOUT1+IOUT3=(3/2)I0 IOUT2=(1/2)I0 となる。
【0026】サイクルT4においては、D=“1”、*
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オフ 従って、IOUT1=I0 IOUT3=(1/2)I0 IOUT1+IOUT3=(3/2)I0 IOUT2=(3/2)I0 となる。
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オフ 従って、IOUT1=I0 IOUT3=(1/2)I0 IOUT1+IOUT3=(3/2)I0 IOUT2=(3/2)I0 となる。
【0027】サイクルT5においては、D=“0”、*
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S5=オン S6=オフ 従って、IOUT1=0 IOUT3=(3/4)I0 IOUT1+IOUT3=(3/4)I0 IOUT2=(3/4)I0 となる。
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S5=オン S6=オフ 従って、IOUT1=0 IOUT3=(3/4)I0 IOUT1+IOUT3=(3/4)I0 IOUT2=(3/4)I0 となる。
【0028】サイクルT6においては、D=“0”、*
D=“1”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=(3/8)I0 IOUT1+IOUT3=(3/4)I0 IOUT2=(3/8)I0 となる。
D=“1”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=(3/8)I0 IOUT1+IOUT3=(3/4)I0 IOUT2=(3/8)I0 となる。
【0029】サイクルT7においては、D=“0”、*
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S4=オン S5=オフ 従って、IOUT1=0 IOUT3=(3/8)I0 IOUT1+IOUT3=(3/8)I0 IOUT2=(3/8)I0 となる。
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S4=オン S5=オフ 従って、IOUT1=0 IOUT3=(3/8)I0 IOUT1+IOUT3=(3/8)I0 IOUT2=(3/8)I0 となる。
【0030】サイクルT8においては、D=“0”、*
D=“1”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=(3/8)I0 IOUT1+IOUT3=(3/8)I0 IOUT2=(3/16)I0 となる。
D=“1”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=(3/8)I0 IOUT1+IOUT3=(3/8)I0 IOUT2=(3/16)I0 となる。
【0031】サイクルT9においては、D=“1”、*
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S4=オン S5=オフ 従って、IOUT1=I0 IOUT3=(3/16)I0 IOUT1+IOUT3=(19/16)I0 IOUT2=(3/16)I0 となる。
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S4=オン S5=オフ 従って、IOUT1=I0 IOUT3=(3/16)I0 IOUT1+IOUT3=(19/16)I0 IOUT2=(3/16)I0 となる。
【0032】サイクルT10においては、D=“1”、*
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S4=オフ S5=オフ 従って、IOUT1=I0 IOUT3=(3/16)I0 IOUT1+IOUT3=(19/16)I0 IOUT2=(19/32)I0 となる。
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S4=オフ S5=オフ 従って、IOUT1=I0 IOUT3=(3/16)I0 IOUT1+IOUT3=(19/16)I0 IOUT2=(19/32)I0 となる。
【0033】このようにして、5ビット2進ディジタル
信号D4 D3 D2 D1 D0 のD/A変換を終了する。す
なわち、基準電流値I0で出力電流IOUT2を規格化
してフルスケールを1とすれば、00001は1/32
であり、00010は1/16であり、10000は1
/2であり、従って、10011は19/32であり、
図5の(H)に示すごとく、19/32I0なるアナロ
グ値が得られる。なお、変換された値は電流であるが、
トランジスタ6のドレイン端子に適当なインピーダンス
を接続することにより電圧出力を得ることができる。
信号D4 D3 D2 D1 D0 のD/A変換を終了する。す
なわち、基準電流値I0で出力電流IOUT2を規格化
してフルスケールを1とすれば、00001は1/32
であり、00010は1/16であり、10000は1
/2であり、従って、10011は19/32であり、
図5の(H)に示すごとく、19/32I0なるアナロ
グ値が得られる。なお、変換された値は電流であるが、
トランジスタ6のドレイン端子に適当なインピーダンス
を接続することにより電圧出力を得ることができる。
【0034】図6は図4の変更例を示す。図6において
は、電流制御電流源回路1,3としては、図2の(B)
に示すNチャネルMOSトランジスタを用いた形式を採
用し、電流制御電流源回路2としては、図2の(A)に
示すPチャネルMOSトランジスタを用いた形式を採用
する。図6の回路動作は図4の回路動作と同一であるの
で省略する。
は、電流制御電流源回路1,3としては、図2の(B)
に示すNチャネルMOSトランジスタを用いた形式を採
用し、電流制御電流源回路2としては、図2の(A)に
示すPチャネルMOSトランジスタを用いた形式を採用
する。図6の回路動作は図4の回路動作と同一であるの
で省略する。
【0035】また、図3において、電流制御電流源回路
1,2,3の電流増幅率A1,A2,A3を、 A1=A2・1/2=A3 たとえば、A1=A3=1,A2=2とすれば、(4)
式は、 IOUT2(k)=Σ1/2mIOUT1(m) (5) 但し、Σはm=1〜kについての累積加算を示す、とな
る。つまり、kビット2進ディジタルデータをデータ信
号(D)として最上位ビットから最下位ビットの順に入
力すると、(1/2)1,(1/2)2,…,(1/2)
kの重み付け加算が行われ、この結果、kビット2進デ
ィジタル値のアナログ値がIOUT2として得られるこ
とになる。
1,2,3の電流増幅率A1,A2,A3を、 A1=A2・1/2=A3 たとえば、A1=A3=1,A2=2とすれば、(4)
式は、 IOUT2(k)=Σ1/2mIOUT1(m) (5) 但し、Σはm=1〜kについての累積加算を示す、とな
る。つまり、kビット2進ディジタルデータをデータ信
号(D)として最上位ビットから最下位ビットの順に入
力すると、(1/2)1,(1/2)2,…,(1/2)
kの重み付け加算が行われ、この結果、kビット2進デ
ィジタル値のアナログ値がIOUT2として得られるこ
とになる。
【0036】図7も、図3の詳細な回路図であって、図
3において、A1=A3=1,A2=2とし、データ信
号Dとして5ビットD4 D3 D2 D1 D0 を最上位ビッ
トD4から最下位ビットD4に入力してD/A変換を行う
ものである。
3において、A1=A3=1,A2=2とし、データ信
号Dとして5ビットD4 D3 D2 D1 D0 を最上位ビッ
トD4から最下位ビットD4に入力してD/A変換を行う
ものである。
【0037】図7の構成は、シフトレジスタ502の並
列入力ビット順が図4の場合と反対であること、電流制
御電流源回路2の電流増幅率A2が2であることを除い
て、図4の構成と同一である。
列入力ビット順が図4の場合と反対であること、電流制
御電流源回路2の電流増幅率A2が2であることを除い
て、図4の構成と同一である。
【0038】次に、図8を参照して図7の動作を説明す
る。この場合も、図8の(A)に示す読込信号RDを中
央処理部501が受信することにより一連のD/A変換
動作が開始する。すなわち、中央処理部501は図8の
(B)に示す並列入力信号PCを発生してシフトレジス
タ502にディジタルデータD4 D3 D2 D1 D0 を並
列入力させる。次いで、図5の(C),(D),
(E),(F),(G)に示すごとく、データ信号D,
*D,クロック信号CK,*CK,リセット信号RST
が発生することになる。以下、各サイクルT1〜T8につ
いて説明する。
る。この場合も、図8の(A)に示す読込信号RDを中
央処理部501が受信することにより一連のD/A変換
動作が開始する。すなわち、中央処理部501は図8の
(B)に示す並列入力信号PCを発生してシフトレジス
タ502にディジタルデータD4 D3 D2 D1 D0 を並
列入力させる。次いで、図5の(C),(D),
(E),(F),(G)に示すごとく、データ信号D,
*D,クロック信号CK,*CK,リセット信号RST
が発生することになる。以下、各サイクルT1〜T8につ
いて説明する。
【0039】サイクルT1においては、D=“1”、*
D=“0”、CK=“0”、*CK=“1”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S5=オン S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=0 となる。
D=“0”、CK=“0”、*CK=“1”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S5=オン S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=0 となる。
【0040】サイクルT2においては、D=“1”、*
D=“0”、CK=“1”、*CK=“0”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=2I0 となる。
D=“0”、CK=“1”、*CK=“0”、RST=
“1”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オン 従って、IOUT1=I0 IOUT3=0 IOUT1+IOUT3=I0 IOUT2=2I0 となる。
【0041】サイクルT3においては、D=“0”、*
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S5=オン S6=オフ 従って、IOUT1=0 IOUT3=2I0 IOUT1+IOUT3=2I0 IOUT2=2I0 となる。
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S5=オン S6=オフ 従って、IOUT1=0 IOUT3=2I0 IOUT1+IOUT3=2I0 IOUT2=2I0 となる。
【0042】サイクルT4においては、D=“0”、*
D=“1”、CK=“1”、*CK=“0”、RST=
“0”、であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=2I0 IOUT1+IOUT3=2I0 IOUT2=4I0 となる。
D=“1”、CK=“1”、*CK=“0”、RST=
“0”、であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=2I0 IOUT1+IOUT3=2I0 IOUT2=4I0 となる。
【0043】サイクルT5においては、D=“0”、*
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S5=オン S6=オフ 従って、IOUT1=0 IOUT3=4I0 IOUT1+IOUT3=4I0 IOUT2=4I0 となる。
D=“1”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オフ S5=オン S6=オフ 従って、IOUT1=0 IOUT3=4I0 IOUT1+IOUT3=4I0 IOUT2=4I0 となる。
【0044】サイクルT6においては、D=“0”、*
D=“1”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=4I0 IOUT1+IOUT3=4I0 IOUT2=8I0 となる。
D=“1”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オフ S2=オン S3=オン S5=オフ S6=オフ 従って、IOUT1=0 IOUT3=4I0 IOUT1+IOUT3=4I0 IOUT2=8I0 となる。
【0045】サイクルT7においては、D=“1”、*
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S4=オン S5=オフ 従って、IOUT1=I0 IOUT3=8I0 IOUT1+IOUT3=9I0 IOUT2=8I0 となる。
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S4=オン S5=オフ 従って、IOUT1=I0 IOUT3=8I0 IOUT1+IOUT3=9I0 IOUT2=8I0 となる。
【0046】サイクルT8においては、D=“1”、*
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オフ 従って、IOUT1=I0 IOUT3=8I0 IOUT1+IOUT3=9I0 IOUT2=18I0 となる。
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S5=オフ S6=オフ 従って、IOUT1=I0 IOUT3=8I0 IOUT1+IOUT3=9I0 IOUT2=18I0 となる。
【0047】サイクルT9においては、D=“1”、*
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S4=オン S5=オフ 従って、IOUT1=I0 IOUT3=18I0 IOUT1+IOUT3=19I0 IOUT2=18I0 となる。
D=“0”、CK=“0”、*CK=“1”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オフ S4=オン S5=オフ 従って、IOUT1=I0 IOUT3=18I0 IOUT1+IOUT3=19I0 IOUT2=18I0 となる。
【0048】サイクルT10においては、D=“1”、*
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S4=オフ S5=オフ 従って、IOUT1=I0 IOUT3=18I0 IOUT1+IOUT3=19I0 IOUT2=38I0 となる。
D=“0”、CK=“1”、*CK=“0”、RST=
“0”であるので、各スイッチは次のごとくなる。 S1=オン S2=オフ S3=オン S4=オフ S5=オフ 従って、IOUT1=I0 IOUT3=18I0 IOUT1+IOUT3=19I0 IOUT2=38I0 となる。
【0049】このようにして、5ビット2進ディジタル
信号D4 D3 D2 D1 D0 のD/A変換を終了する。す
なわち、基準電流値I0で出力電流IOUT2を規格化
してフルスケールを1とすれば、10000は32であ
り、00010は4であり、00001は2であり、従
って、10011は38であり、図8の(H)に示すご
とく、38I0なるアナログ値が得られる。なお、この
場合も、変換された値は電流であるが、トランジスタ6
のドレイン端子に適当なインピーダンスを接続すること
により電圧出力を得ることができる。
信号D4 D3 D2 D1 D0 のD/A変換を終了する。す
なわち、基準電流値I0で出力電流IOUT2を規格化
してフルスケールを1とすれば、10000は32であ
り、00010は4であり、00001は2であり、従
って、10011は38であり、図8の(H)に示すご
とく、38I0なるアナログ値が得られる。なお、この
場合も、変換された値は電流であるが、トランジスタ6
のドレイン端子に適当なインピーダンスを接続すること
により電圧出力を得ることができる。
【0050】図9は図7の変更例を示す。図9において
は、電流制御電流源回路1,3としては、図2の(B)
に示すNチャネルMOSトランジスタを用いた形式を採
用し、電流制御電流源回路2としては、図2の(A)に
示すPチャネルMOSトランジスタを用いた形式を採用
する。図9の回路動作は図7の回路動作と同一であるの
で省略する。
は、電流制御電流源回路1,3としては、図2の(B)
に示すNチャネルMOSトランジスタを用いた形式を採
用し、電流制御電流源回路2としては、図2の(A)に
示すPチャネルMOSトランジスタを用いた形式を採用
する。図9の回路動作は図7の回路動作と同一であるの
で省略する。
【0051】
【発明の効果】以上説明したように本発明によれば、デ
ィジタル信号のビット数に制限されることなく、3段の
電流制御電流源回路等で構成するので、回路規模を小さ
くできる。
ィジタル信号のビット数に制限されることなく、3段の
電流制御電流源回路等で構成するので、回路規模を小さ
くできる。
【図1】本発明において用いられる電流制御電流源回路
を示す図及びその動作を示すタイミング図である。
を示す図及びその動作を示すタイミング図である。
【図2】電流制御電流源回路の例を示す回路図である。
【図3】本発明に係るアナログ演算等装置の一実例を示
すブロック回路図である。
すブロック回路図である。
【図4】図3のアナログ演算装置をD/A変換器とした
場合の詳細回路図である。
場合の詳細回路図である。
【図5】図4の回路動作を示すタイミング図である。
【図6】図4の変更例を示す回路図である。
【図7】図3のアナログ演算装置をD/A変換器とした
場合の他の詳細回路図である。
場合の他の詳細回路図である。
【図8】図7の回路動作を示すタイミング図である。
【図9】図7の変更例を示す回路図である。
【図10】従来のD/A変換器を示すブロック回路図で
ある。
ある。
1,2,3 電流制御電流源回路 4 基準電流源 5 制御回路 501 中央処理部 502 シフトレジスタ 503 バッファ
Claims (6)
- 【請求項1】 第1の制御入力(C1)の信号に応じて
入力電流(IIN)に所定電流増幅率(A1,A2,A
3)を乗じた出力電流(IOUT)を発生し、第2の制
御入力(C2)の信号に応じて該出力電流をオフにする
第1、第2、第3の電流制御電流源回路(1,2,3)
と、 前記第1の電流制御電流源回路の第1、第2の制御入力
の一方に2進ディジタル信号(D)を供給し他方に該2
進ディジタル信号の反転信号(*D)を供給し、前記第
2の電流制御電流源回路の第1の制御入力に第1のクロ
ック信号(CK)を供給し、前記第3の電流制御電流源
回路の第1の制御入力に前記第1のクロック信号と重複
しない第2のクロック信号(*CK)を供給する制御回
路(5)と、 基準電流源(4)と、 を具備し、 該基準電流源の電流(I 0 )を前記第1の電流制御電流
源回路の入力電流とし、 該第1の電流制御電流源回路の出力電流(IOUT1)
と前記第3の電流制御電流源回路の出力電流(IOUT
3)との和を前記第2の電流制御電流源回路の入力電流
とし、 該第2の電流制御電流源回路の出力電流(IOUT2)
を前記第3の電流制御電流回路の入力電流とし、 前記各第1、第3の電流制御電流源回路は、 カレントミラー回路を構成する2つのPチャネルMOS
トランジスタ(Qp1,Qp2)と、 該2つのPチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第1のスイッチ(SW1)と、 前記2つのPチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第2の
スイッチ(SW2)とを具備し、 前記第2の電流制御電流源回路は、 カレントミラー回路を構成する2つのNチャネルMOS
トランジスタ(Qn1,Qn2)と、 該2つのNチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第3のスイッチ(SW1’)と、 前記2つのNチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第4の
スイッチ(SW2’)とを具備するアナログ演算装置。 - 【請求項2】 第1の制御入力(C1)の信号に応じて
入力電流(IIN)に所定電流増幅率(A1,A2,A
3)を乗じた出力電流(IOUT)を発生し、第2の制
御入力(C2)の信号に応じて該出力電流をオフにする
第1、第2、第3の電流制御電流源回路(1,2,3)
と、 前記第1の電流制御電流源回路の第1、第2の制御入力
の一方に2進ディジタル信号(D)を供給し他方に該2
進ディジタル信号の反転信号(*D)を供給し、前記第
2の電流制御電流源回路の第1の制御入力に第1のクロ
ック信号(CK)を供給し、前記第3の電流制御電流源
回路の第1の制御入力に前記第1のクロック信号と重複
しない第2のクロック信号(*CK)を供給する制御回
路(5)と、 基準電流源(4)と、 を具備し、 該基準電流源の電流(I 0 )を前記第1の電流制御電流
源回路の入力電流とし、 該第1の電流制御電流源回路の出力電流(IOUT1)
と前記第3の電流制御電流源回路の出力電流(IOUT
3)との和を前記第2の電流制御電流源回路の入力電流
とし、 該第2の電流制御電流源回路の出力電流(IOUT2)
を前記第3の電流制御電流回路の入力電流とし、 前記各第1、第3の電流制御電流源回路は、 カレントミラー回路を構成する2つのNチャネルMOS
トランジスタ(Qn1,Qn2)と、 該2つのNチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第1のスイッチ(SW1’)と、 前記2つのNチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第2の
スイッチ(SW2’)とを具備し、 前記第2の電流制御電流源回路は、 カレントミラー回路を構成する2つのPチャネルMOS
トランジスタ(Qp1,Qp2)と、 該2つのPチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第3のスイッチ(SW1)と、 前記2つのPチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第4の
スイッチ(SW2)とを具備するアナログ演算装置。 - 【請求項3】 基準電流源(4)と、 2進ディジタル信号が印加される第1の制御入力及び該
2進ディジタル信号の反転信号が印加される第2の制御
入力を有し、前記第1の制御入力に電圧に応じて前記基
準電流源の電流を入力電流として第1の電流増幅率(A
1)を乗じた出力電流(IOUT1)を発生し、前記第
2の制御入力の電圧に応じて該出力電流を零とする第1
の電流制御電流源回路(1)と、 第3の制御入力を有し、該第3の制御入力の電圧に応じ
て入力電流に前記第1の電流増幅率の1/2の第2の電
流増幅率(A2)を乗じた出力電流(IOUT2)を発
生する第2の電流制御電流源回路(2)と、 第4、第5の制御入力を有し、該第4の制御入力の電圧
に応じて前記第2の電流制御電流源回路の出力電流を入
力電流として前記第1の電流増幅率(A3=A1)を乗
じた出力電流(IOUT3)を発生し、前記第5の制御
入力の電圧に応じて該出力電流を零とする第3の電流制
御電流源回路(3)と、 前記第1の制御入力に前記2進ディジタル信号を供給
し、前記第2の制御入力 に前記2進ディジタル信号の反
転信号を供給し、前記第3の制御入力に第1のクロック
信号(CK)を供給し、前記第4の制御入力に前記第1
のクロック信号と重複しない第2のクロック信号(*C
K)を供給し、前記第5の制御入力に前記2進ディジタ
ル信号の印加毎にリセット信号(RST)を供給する制
御回路(5)と を具備し、前記第1、第3の電流制御電
流源回路の出力信号の和を前記第2の電流制御電流源回
路の入力電流とし、前記2進ディジタル信号の印加を最
下位ビットから最上位ビットの順に行うようにし、 前記各第1、第3の電流制御電流源回路は、 カレントミラー回路を構成する2つのPチャネルMOS
トランジスタ(Qp1,Qp2)と、 該2つのPチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第1のスイッチ(SW1)と、 前記2つのPチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第2の
スイッチ(SW2)とを具備し、 前記第2の電流制御電流源回路は、 カレントミラー回路を構成する2つのNチャネルMOS
トランジスタ(Qn1,Qn2)と、 該2つのNチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第3のスイッチ(SW1’)と、 前記2つのNチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第4の制御入力によってオン、オフされる第4の
スイッチ(SW2’)とを具備するD/A変換器。 - 【請求項4】 基準電流源(4)と、 2進ディジタル信号が印加される第1の制御入力及び該
2進ディジタル信号の反転信号が印加される第2の制御
入力を有し、前記第1の制御入力に電圧に応じて前記基
準電流源の電流を入力電流として第1の電流増幅率(A
1)を乗じた出 力電流(IOUT1)を発生し、前記第
2の制御入力の電圧に応じて該出力電流を零とする第1
の電流制御電流源回路(1)と、 第3の制御入力を有し、該第3の制御入力の電圧に応じ
て入力電流に前記第1の電流増幅率の1/2の第2の電
流増幅率(A2)を乗じた出力電流(IOUT2)を発
生する第2の電流制御電流源回路(2)と、 第4、第5の制御入力を有し、該第4の制御入力の電圧
に応じて前記第2の電流制御電流源回路の出力電流を入
力電流として前記第1の電流増幅率(A3=A1)を乗
じた出力電流(IOUT3)を発生し、前記第5の制御
入力の電圧に応じて該出力電流を零とする第3の電流制
御電流源回路(3)と、 前記第1の制御入力に前記2進ディジタル信号を供給
し、前記第2の制御入力に前記2進ディジタル信号の反
転信号を供給し、前記第3の制御入力に第1のクロック
信号(CK)を供給し、前記第4の制御入力に前記第1
のクロック信号と重複しない第2のクロック信号(*C
K)を供給し、前記第5の制御入力に前記2進ディジタ
ル信号の印加毎にリセット信号(RST)を供給する制
御回路(5)と を具備し、前記第1、第3の電流制御電
流源回路の出力信号の和を前記第2の電流制御電流源回
路の入力電流とし、前記2進ディジタル信号の印加を最
下位ビットから最上位ビットの順に行うようにし、 前記各第1、第3の電流制御電流源回路は、 カレントミラー回路を構成する2つのNチャネルMOS
トランジスタ(Qn1,Qn2)と、 該2つのNチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第1のスイッチ(SW1’)と、 前記2つのNチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第2の
スイッチ(SW2’)とを具備し、 前記第2の電流制御電流源回路は、 カレントミラー回路を構成する2つのPチャネルMOS
トランジスタ(Qp1,Qp2)と、 該2つのPチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第3のスイッチ(SW1)と、 前記2つのPチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第4の
スイッチ(SW2)とを具備するD/A変換器。 - 【請求項5】 基準電流源(4)と、 2進ディジタル信号が印加される第1の制御入力及び該
2進ディジタル信号の反転信号が印加される第2の制御
入力を有し、前記第1の制御入力に電圧に応じて前記基
準電流源の電流を入力電流として第1の電流増幅率(A
1)を乗じた出力電流(IOUT1)を発生し、前記第
2の制御入力の電圧に応じて該出力電流を零とする第1
の電流御電流源回路(1)と、 第3の制御入力を有し、該第3の制御入力の電圧に応じ
て入力電流に前記第1の電流増幅率の2倍の第2の電流
増幅率(A2)を乗じた出力電流(IOUT2)を発生
する第2の電流制御電流源回路(2)と、 第4、第5の制御入力を有し、該第4の制御入力の電圧
に応じて前記電流制御電流源回路の出力電流を入力電流
として前記第1の電流増幅率(A3=A1)を乗じた出
力電流(IOUT3)を発生し、前記第5の制御入力の
電圧に応じて該出力電流を零とする第3の電流制御電流
源回路(3)と、 前記第1の制御入力に前記2進ディジタル信号を供給
し、前記第2の制御入力に前記2進ディジタル信号の反
転信号を供給し、前記第3の制御入力に第1のクロック
信号(CK)を供給し、前記第4の制御入力に前記第1
のクロック信号と重複しない第2のクロック信号(*C
K)を供給し、前記第5の制御入力に前記2進ディジタ
ル信号の印加毎にリセット信号(RST)を供給する制
御回路(5)と を具備し、前記第1、第3の電流制御電
流源回路の出力信号の和を前記第2の電流制御電流源回
路の入力電流とし、前記2進ディジタル信号の印加を最
上位ビットから最下位ビットの順に行うようにし、 前記各第1、第3の電流制御電流源回路は、 カレントミラー回路を構成する2つのPチャネルMOS
トランジスタ(Qp1,Qp2)と、 該2つのPチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第1のスイッチ(SW1)と、 前記2つのPチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第2の
スイッチ(SW2)とを具備し、 前記第2の電流制御電流源回路は、 カレントミラー回路を構成する2つのNチャネルMOS
トランジスタ(Qn1,Qn2)と、 該2つのNチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第3のスイッチ(SW1’)と、 前記2つのNチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第4の制御入力によってオン、オフされる第4の
スイッチ(SW2’)とを具備するD/A変換器。 - 【請求項6】 基準電流源(4)と、 2進ディジタル信号が印加される第1の制御入力及び該
2進ディジタル信号の反転信号が印加される第2の制御
入力を有し、前記第1の制御入力に電圧に応じて前記基
準電流源の電流を入力電流として第1の電流増幅率(A
1)を乗じた出力電流(IOUT1)を発生し、前記第
2の制御入力の電圧に応じて該出力電流を零とする第1
の電流御電流源回路(1)と、 第3の制御入力を有し、該第3の制御入力の電圧に応じ
て入力電流に前記第1の電流増幅率の2倍の第2の電流
増幅率(A2)を乗じた出力電流(IOUT2)を発生
する第2の電流制御電流源回路(2)と、 第4、第5の制御入力を有し、該第4の制御入力の電圧
に応じて前記電流制御電流源回路の出力電流を入力電流
として前記第1の電流増幅率(A3=A1)を乗じた出
力電流(IOUT3)を発生し、前記第5の制御入力の
電圧に応じて該出力電流を零とする第3の電流制御電流
源回路(3)と、 前記第1の制御入力に前記2進ディジタル信号を供給
し、前記第2の制御入力に前記2進ディジタル信号の反
転信号を供給し、前記第3の制御入力に第1のクロック
信号(CK)を供給し、前記第4の制御入力に前記第1
のクロック信号と重複しない第2のクロック信号(*C
K)を供給し、前記第5の制御入力に前記2進ディジタ
ル信号の印加毎にリセット信号(RST)を供給する制
御回路(5)と を具備し、前記第1、第3の電流制御電
流源回路の出力信号の和を前記第2の電流制御電流源回
路の入力電流とし、前記2進ディジタル信号の印加を最
上位ビットから最下位ビットの順に行うようにし、 前記各第1、第3の電流制御電流源回路は、 カレントミラー回路を構成する2つのNチャネルMOS
トランジスタ(Qn1,Qn2)と、 該2つのNチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第1のスイッチ(SW1’)と、 前記2つのNチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第2の
スイッチ(SW2’)とを具備し、 前記第2の電流制御電流源回路は、 カレントミラー回路を構成する2つのPチャネルMOS
トランジスタ(Qp1,Qp2)と、 該2つのPチヤネルMOSトランジスタのゲート間に接
続され、前記電流源回路の第1の制御入力によってオ
ン、オフされる第3のスイッチ(SW1)と、 前記2つのPチヤネルMOSトランジスタの出力側のト
ランジスタのゲート・ソース間に接続され、前記電流源
回路の第2の制御入力によってオン、オフされる第4の
スイッチ(SW2)とを具備するD/A変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6212081A JP2705584B2 (ja) | 1994-08-12 | 1994-08-12 | アナログ演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6212081A JP2705584B2 (ja) | 1994-08-12 | 1994-08-12 | アナログ演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0856162A JPH0856162A (ja) | 1996-02-27 |
JP2705584B2 true JP2705584B2 (ja) | 1998-01-28 |
Family
ID=16616558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6212081A Expired - Lifetime JP2705584B2 (ja) | 1994-08-12 | 1994-08-12 | アナログ演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2705584B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4813347B2 (ja) * | 2006-12-27 | 2011-11-09 | シャープ株式会社 | 定電流ドライバ |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59146217A (ja) * | 1983-02-08 | 1984-08-22 | Nippon Gakki Seizo Kk | 2進化重み付け定電流源回路 |
JPS61242118A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | D−a変換器 |
US4607249A (en) * | 1985-05-08 | 1986-08-19 | Bbrr-Brown Corporation | Input level shifting circuit for low voltage digital-to-analog converter |
JPS63123229A (ja) * | 1986-11-12 | 1988-05-27 | Nec Corp | D/a変換装置 |
-
1994
- 1994-08-12 JP JP6212081A patent/JP2705584B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0856162A (ja) | 1996-02-27 |
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