JP2705584B2 - アナログ演算装置 - Google Patents

アナログ演算装置

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JP2705584B2
JP2705584B2 JP6212081A JP21208194A JP2705584B2 JP 2705584 B2 JP2705584 B2 JP 2705584B2 JP 6212081 A JP6212081 A JP 6212081A JP 21208194 A JP21208194 A JP 21208194A JP 2705584 B2 JP2705584 B2 JP 2705584B2
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吉紀 荒巻
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アナログ演算装置、た
とえばＤ／Ａ変換器に関する。
【０００２】
【従来の技術】Ｄ／Ａ変換器としては、ラダー抵抗を用
いた形式が主流であったが、最近、小型化の利点を有す
るカレントミラー回路及びカレントスイッチを用いた形
式がある（参照：特開昭５６−１６９９３５号公報）。
【０００３】図１０を参照して上述のＤ／Ａ変換器を説
明すると、４ビットデータＤ3Ｄ2Ｄ1Ｄ0の各ビットに対
してカレントミラー回路１０１、１０２、１０３、１０
４及びカレントスイッチ２０１、２０２、２０３、２０
４を設けてある。カレントミラー回路１０１において
は、左側の入力端子には基準電流源３０１の電流Ｉ0が
流れ、従って、右側の入力端子にも電流Ｉ0が流れ、こ
の結果、出力端子から電流２Ｉ0が流れることになる。
カレントミラー回路１０２においては、左側の入力端子
にはカレントミラー回路１０１の出力電流２Ｉ0が流
れ、従って、右側の入力端子にも電流２Ｉ0が流れ、こ
の結果、出力端子から電流４Ｉ0が流れることになる。
同様に、カレントミラー回路１０３においては、左側の
入力端子にはカレントミラー回路１０２の出力電流４Ｉ
0が流れ、従って、右側の入力端子にも電流４Ｉ0が流
れ、この結果、出力端子から電流８Ｉ0が流れることに
なり、カレントミラー回路１０４においては、左側の入
力端子にはカレントミラー回路１０３の出力電流８Ｉ0
が流れ、従って、右側の入力端子にも電流８Ｉ0が流
れ、この結果、出力端子から電流１６Ｉ0が流れること
になる。
【０００４】従って、カレントスイッチ２０１、２０
２、２０３、２０４がビットＤ0、Ｄ1、Ｄ2、Ｄ3に応じ
てオン、オフされると、出力端子ＯＵＴに流れる電流Ｉ
ＯＵＴは、 ＩＯＵＴ＝（Ｄ0 ＋２Ｄ1 ＋４Ｄ2 ＋８Ｄ3 ）・Ｉ0 となり、４ビットディジタル信号Ｄ3 Ｄ2 Ｄ1 Ｄ0 がア
ナログ信号ＩＯＵＴに変換されたことになる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
カレントミラー回路及びカレントスイッチを有するＤ／
Ａ変換器においては、ディジタル信号１ビット当たり１
つのカレントミラー回路を必要とし、従って、ディジタ
ル信号のビット数が増大すると、回路規模が大きくなる
という課題がある。また、カレントミラー回路を電源電
圧方向に多段接続しているので、電源電圧値でカレント
ミラー回路の接続数が制限され、従って、ディジタル信
号のビット数が制限されるという課題もある。
【０００６】従って、本発明の目的は、回路規模が小さ
いＤ／Ａ変換可能なアナログ演算装置を提供することで
ある。他の目的は、ディジタル信号のビット数の制限が
ない、Ｄ／Ａ変換可能な演算装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第１の制御入力の信号に応じて入力電流
に所定電流増幅率を乗じた出力電流を発生し、第２の制
御入力の信号に応じて該出力電流をオフにする第１、第
２、第３の電流制御電流源回路を設ける。制御回路は、
第２の電流制御電流源回路の制御入力に第１のクロック
信号を供給し、第３の電流制御電流源回路の制御入力に
第１のクロック信号と重複しない第２クロック信号を供
給する。そして、基準電流源の電流を第１の電流制御電
流源回路の入力電流とし、第１の電流制御電流源回路の
出力電流と第３の電流制御電流源回路の出力電流との和
を第２の電流制御電流源回路の入力電流とし、第２の電
流制御電流源回路の出力電流を第３の電流制御電流回路
の入力電流とする。
【０００８】
【作用】上述の手段によれば、第１、第２、第３の電流
制御電流源回路の各電流増幅率を適切に設定すると、Ｄ
／Ａ変換器として作用する。この場合、ディジタル信号
のビット数に関係なく、電流制御電流源回路は３個であ
る。
【０００９】
【実施例】まず、本発明において用いられる電流制御電
流源回路を図１、図２を用いて説明する。図１の（Ａ）
に示すように、電流制御電流源回路は、２つの制御端子
Ｃ１、Ｃ２を有し、これらの制御端子Ｃ１、Ｃ２の電圧
に応じて入力電流ＩＩＮに電流増幅率Ａを乗じた出力電
流ＩＯＵＴ（＝Ａ・ＩＩＮ）を発生する。この場合、図
１の（Ｂ）〜（Ｅ）に示すごとく、制御端子Ｃ１が
“１”かつ制御端子Ｃ２が“０”である場合である。他
方、図１の（Ｃ）、（Ｅ）に示すごとく、制御端子Ｃ１
が“１”から“０”となると、出力電流ＩＯＵＴはその
変化時点の値でホールドされる。また、図１の（Ｄ），
（Ｅ）に示すごとく、制御端子Ｃ２が“１”のときは、
制御端子Ｃ１の値に関係なく、出力電流ＩＯＵＴは零と
なる。
【００１０】電流制御電流源回路の具体的な回路構成は
図２に示される。図２の（Ａ）においては、２つのＰチ
ャネルＭＯＳトランジスタＱp1、Ｑp2が高電源線ＶDDに
接続されており、この場合、トランジスタＱp1のゲート
・ドレイン間は短絡している。ここで、トランジスタＱ
p1には入力電流ＩＩＮが流れ、トランジスタＱp2には出
力電流ＩＯＵＴが流れる。また、トランジスタＱp1，Ｑ
p2のゲート間に制御端子Ｃ１のデータ“１”、“０”に
よってオン、オフされるスイッチＳＷ１が設けられ、ト
ランジスタＱp2のゲート・ソース間には制御端子Ｃ２の
データ“１”、“０”によってオン、オフされるスイッ
チＳＷ２が設けられている。すなわち、ＳＷ１＝オン、
ＳＷ２＝オフのときには、トランジスタＱp1とトランジ
スタＱp2とはカレントミラー回路となり、入力電流ＩＩ
Ｎと出力電流ＩＯＵＴとの比は、トランジスタＱp1のア
スペクト比とトランジスタＱp2のアスペクト比との比で
決定される電流増幅率Ａである。つまり、ＩＯＵＴ＝Ａ
・ＩＩＮである。この状態で、スイッチＳＷ１がオンか
らオフとなると、その直前のトランジスタＱp1のゲート
・ソース間電圧はトランジスタＱp2のゲート・ソース間
容量に保持されているので、トランジスタＱp2に流れて
いた出力電流ＩＯＵＴはスイッチＳＷ１のオフ直前値に
保持される。また、スイッチＳＷ２がオンとなると、ト
ランジスタＱp2のゲート・ソース間電圧は零となり、従
って、トランジスタＱp2はオフとなり、この結果、出力
電流ＩＯＵＴは零となる。なお、トランジスタのアスペ
クト比とはトランジスタのチャネル長とチャネル幅との
比である。
【００１１】同様に、図２の（Ｂ）においては、２つの
ＮチャネルＭＯＳトランジスタＱn1，Ｑn2が低電源線Ｖ
SSに接続されており、この場合、トランジスタＱn1のゲ
ート・ドレイン間は短絡している。ここで、トランジス
タＱn1には入力電流ＩＩＮが流れ、トランジスタＱn2に
は出力電流ＩＯＵＴが流れる。また、トランジスタ
Ｑn1，Ｑn2のゲート間に制御端子Ｃ１のデータ“１”、
“０”によってオン、オフされるスイッチＳＷ１’が設
けられ、トランジスタＱn2のゲート・ソース間には制御
端子Ｃ２のデータ“１”、“０”によってオン、オフさ
れるスイッチＳＷ２’が設けられている。すなわち、Ｓ
Ｗ１＝オン、ＳＷ２＝オフのときには、トランジスタＱ
n1とトランジスタＱn2とはカレントミラー回路となり、
入力電流ＩＩＮと出力電流ＩＯＵＴとの比は、トランジ
スタＱn1のアスペクト比とトランジスタＱn2のアスペク
ト比との比で決定される電流増幅率Ａである。つまり、
ＩＯＵＴ＝Ａ・ＩＩＮである。この状態で、スイッチＳ
Ｗ１’がオンからオフとなると、その直前のトランジス
タＱn1のゲート・ソース間電圧はトランジスタＱn2のゲ
ート・ソース間容量に保持されているので、トランジス
タＱn2に流れていた出力電流ＩＯＵＴはスイッチＳＷ
１’のオフ直前値に保持される。また、スイッチＳＷ
２’がオンとなると、トランジスタＱn2のゲート・ソー
ス間電圧は零となり、従って、トランジスタＱn2はオフ
となり、この結果、出力電流ＩＯＵＴは零となる。
【００１２】図３は本発明に係わるＤ／Ａ変換可能なア
ナログ演算装置の一実施例を示すブロック回路図であ
る。図３においては、３つの電流制御電流源回路１，
２，３，定電流源４、及び制御回路５が設けられてい
る。制御回路５は読込信号ＲＤに従ってディジタル信号
たとえば５ビットＤ4 Ｄ3Ｄ2 Ｄ1 Ｄ0 （Ｄ0：最下位ビ
ット、Ｄ4：最上位ビット）を並列に取込み、その直列
データであるディジタル信号Ｄ及びその反転信号＊Ｄ、
リセット信号ＲＳＴ、クロック信号ＣＫ，＊ＣＫを電流
制御電流源回路１、２、３に送出する。
【００１３】電流制御電流源回路１においては、定電流
源４の電流Ｉ0を入力電流としてこれに電流増幅率Ａ１
を乗じた出力電流ＩＯＵＴ１（＝Ａ１・Ｉ0）を発生す
る。この場合、制御端子Ｃ１にはデータ信号Ｄが印加さ
れ、制御端子Ｃ２にはデータ信号Ｄの反転信号＊Ｄが印
加される。従って、Ｄ＝“１”のときに、ＩＯＵＴ１＝
Ａ１・Ｉ0となり、Ｄ＝“０”のときに、ＩＯＵＴ１＝
０となる。
【００１４】電流制御電流源回路２においては、電流制
御電流源回路１の出力電流ＩＯＵＴ１と電流制御電流源
回路３の出力電流ＩＯＵＴ３との和ＩＯＵＴ１＋ＩＯＵ
Ｔ３を入力電流としてこれに電流増幅率Ａ２を乗じた出
力電流ＩＯＵＴ２（＝Ａ２・（ＩＯＵＴ１＋ＩＯＵＴ
３））を発生する。この場合、制御端子Ｃ１にはクロッ
ク信号ＣＫが印加され、制御端子Ｃ２は常にフローティ
ング状態である。従って、ＣＫ＝“１”のときに、ＩＯ
ＵＴ２＝Ａ２・（ＩＯＵＴ１＋ＩＯＵＴ３）となり、Ｃ
Ｋ＝“０”のときには、出力電流ＩＯＵＴ２はＣＫ＝
“１”のときの値を保持する。
【００１５】電流制御電流源回路３においては、電流制
御電流源回路２の出力電流ＩＯＵＴ２を入力電流として
これに電流増幅率Ａ３を乗じた出力電流ＩＯＵＴ３＝Ａ
３・ＩＯＵＴ２を発生する。この場合、制御端子Ｃ１に
はクロック信号＊ＣＫが印加され、制御端子Ｃ２にはリ
セット信号ＲＳＴが印加される。従って、＊ＣＫ＝
“１”かつＲＳＴ＝“０”のときには、ＩＯＵＴ３＝Ａ
３・ＩＯＵＴ２となり、＊ＣＫ＝“０”かつＲＳＴ＝
“０”のときには、出力電流ＩＯＵＴ３は＊ＣＫ＝
“１”のときの値を保持し、ＲＳＴ＝“１”のときに
は、ＩＯＵＴ３＝０となる。
【００１６】図３に示す演算装置は、一定周期つまり、
データ信号Ｄ、＊Ｄ、クロック信号ＣＫ，＊ＣＫの一定
周期とする離散時間系システムとして把えると、各電流
制御電流源回路１，２において次の関係式が得られる。 ＩＯＵＴ１（ｋ）＝Ａ１・Ｉ0または０ （１） ＩＯＵＴ１（ｋ）＝Ａ２・｛ＩＯＵＴ１（ｋ）＋ＩＯＵＴ３（ｋ）｝（２） 但し、ｋは同一標本周期を示す。また、電流制御電流源
回路３においては、クロック信号ＣＫ，＊ＣＫが半周期
ずれており、電流制御電流源回路３の入力電流ＩＯＵＴ
２は一周期前の値である。従って、 ＩＯＵＴ３（ｋ）＝Ａ３・ＩＯＵＴ２（ｋ−１） （３） 但し、ｋ−１は標本周期ｋの１つ前の標本周期である。
従って、（２），（３）式から、 ＩＯＵＴ２（ｋ） ＝Ａ２・｛ＩＯＵＴ１（ｋ）＋Ａ３・ＩＯＵＴ２（ｋ−１）｝ （４） 電流制御電流源回路３の出力電流ＩＯＵＴ３を変換が開
始する前にリセット信号ＲＳＴで零とし、かつ、データ
信号Ｄ，＊Ｄのビット数を有限とすれば、ＩＯＵＴ２
（ｋ）は必ず収束する。
【００１７】このように、電流制御電流源回路２の出力
電流ＩＯＵＴ２は各電流制御電流源回路１，２，３の電
流増幅率Ａ１，Ａ２，Ａ３によって決定される重み係数
とディジタル信号Ｄのビット列によって決定されるＩＯ
ＵＴ１（ｋ）との重み付け加算となり、ディジタル信号
Ｄに対応するアナログ量となる。
【００１８】電流制御電流源回路１、２、３の電流増幅
率Ａ１、Ａ２、Ａ３を、 Ａ１＝Ａ２・２＝Ａ３ たとえば、Ａ１＝Ａ３＝１、Ａ２＝１／２とすれば、
（４）式は、 ＩＯＵＴ２（ｋ）＝Σ１／２k-m+1ＩＯＵＴ１（ｍ） （５） 但し、Σはｍ＝１〜ｋについての累積加算を示す、とな
る。つまり、ｋビット２進ディジタルデータをデータ信
号（Ｄ）として最下位ビットから最上位ビットの順に入
力すると、（１／２）k、（１／２）k-1、…、（１／
２）1の重み付け加算が行われ、この結果、ｋビット２
進ディジタル値のアナログ値がＩＯＵＴ２として得られ
ることになる。
【００１９】図４は、図３の詳細な回路図であって、図
３において、Ａ１＝Ａ３＝１，Ａ２＝１／２とし、デー
タ信号Ｄとして５ビットＤ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 を最下位
ビットＤ0から最上位ビットＤ4に入力してＤ／Ａ変換を
行うものである。
【００２０】図４においは、電流制御電流源回路１，３
としては、図２の（Ａ）に示すＰチャネルＭＯＳトラン
ジスタを用いた形式を採用し、電流制御電流源回路２と
しては、図２の（Ｂ）に示すＮチャネルＭＯＳトランジ
スタを用いた形式を採用する。また、電流制御電流源回
路１、２、３のスイッチをＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ
５、Ｓ６とするが、電流制御電流源回路２のスイッチＳ
４は常にオフである。
【００２１】制御回路５は、中央処理部５０１、シフト
レジスタ５０２、バッファ５０３を有している。ここ
で、中央処理部５０１は、外部より読込信号ＲＤを受け
て、並列入力指示信号ＰＣ、リセット信号ＲＳＴ、クロ
ック信号ＣＫ、＊ＣＫを発生する。シフトレジスタ５０
２は並列入力指示信号ＰＣに基づいて５ビットディジタ
ル信号Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 を並列入力し、クロック信
号ＣＫに基づいてデータＤ0，Ｄ1，Ｄ2，Ｄ3，Ｄ4 の順
にシフトアウトする。バッファ５０３はシフトレジスタ
５０２の出力に基づいてデータ信号Ｄ及びその反転信号
＊Ｄを発生する。なお、ＮチャネルＭＯＳトランジスタ
６は出力電流ＩＯＵＴ２を取出すための出力回路を構成
するものである。
【００２２】次に、図５を参照して図４の動作を説明す
る。図５の（Ａ）に示す読込信号ＲＤを中央処理部５０
１が受信することにより一連のＤ／Ａ変換動作が開始す
る。すなわち、中央処理部５０１は図５の（Ｂ）に示す
並列入力信号ＰＣを発生してシフトレジスタ５０２にデ
ィジタルデータＤ4Ｄ3 Ｄ2 Ｄ1 Ｄ0 を並列入力させ
る。次いで、図５の（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、
（Ｇ）に示すごとく、データ信号Ｄ、＊Ｄ、クロック信
号ＣＫ、＊ＣＫ、リセット信号ＲＳＴが発生することに
なる。以下、各サイクルＴ1〜Ｔ8について説明する。
【００２３】サイクルＴ1においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“１”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オフ Ｓ５＝オン Ｓ６＝オン 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝０ ＩＯＵＴ１＋ＩＯＵＴ３＝Ｉ0 ＩＯＵＴ２＝０ となる。
【００２４】サイクルＴ2においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“１”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オン 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝０ ＩＯＵＴ１＋ＩＯＵＴ３＝Ｉ0 ＩＯＵＴ２＝（１／２）Ｉ0 となる。
【００２５】サイクルＴ3においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オフ Ｓ５＝オン Ｓ６＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝（１／２）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（３／２）Ｉ0 ＩＯＵＴ２＝（１／２）Ｉ0 となる。
【００２６】サイクルＴ4においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝（１／２）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（３／２）Ｉ0 ＩＯＵＴ２＝（３／２）Ｉ0 となる。
【００２７】サイクルＴ5においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オフ Ｓ５＝オン Ｓ６＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝（３／４）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（３／４）Ｉ0 ＩＯＵＴ２＝（３／４）Ｉ0 となる。
【００２８】サイクルＴ6においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝（３／８）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（３／４）Ｉ0 ＩＯＵＴ２＝（３／８）Ｉ0 となる。
【００２９】サイクルＴ7においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オフ Ｓ４＝オン Ｓ５＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝（３／８）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（３／８）Ｉ0 ＩＯＵＴ２＝（３／８）Ｉ0 となる。
【００３０】サイクルＴ8においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝（３／８）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（３／８）Ｉ0 ＩＯＵＴ２＝（３／１６）Ｉ0 となる。
【００３１】サイクルＴ9においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オフ Ｓ４＝オン Ｓ５＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝（３／１６）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（１９／１６）Ｉ0 ＩＯＵＴ２＝（３／１６）Ｉ0 となる。
【００３２】サイクルＴ10においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オン Ｓ４＝オフ Ｓ５＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝（３／１６）Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝（１９／１６）Ｉ0 ＩＯＵＴ２＝（１９／３２）Ｉ0 となる。
【００３３】このようにして、５ビット２進ディジタル
信号Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 のＤ／Ａ変換を終了する。す
なわち、基準電流値Ｉ0で出力電流ＩＯＵＴ２を規格化
してフルスケールを１とすれば、００００１は１／３２
であり、０００１０は１／１６であり、１００００は１
／２であり、従って、１００１１は１９／３２であり、
図５の（Ｈ）に示すごとく、１９／３２Ｉ0なるアナロ
グ値が得られる。なお、変換された値は電流であるが、
トランジスタ６のドレイン端子に適当なインピーダンス
を接続することにより電圧出力を得ることができる。
【００３４】図６は図４の変更例を示す。図６において
は、電流制御電流源回路１，３としては、図２の（Ｂ）
に示すＮチャネルＭＯＳトランジスタを用いた形式を採
用し、電流制御電流源回路２としては、図２の（Ａ）に
示すＰチャネルＭＯＳトランジスタを用いた形式を採用
する。図６の回路動作は図４の回路動作と同一であるの
で省略する。
【００３５】また、図３において、電流制御電流源回路
１，２，３の電流増幅率Ａ１，Ａ２，Ａ３を、 Ａ１＝Ａ２・１／２＝Ａ３ たとえば、Ａ１＝Ａ３＝１，Ａ２＝２とすれば、（４）
式は、 ＩＯＵＴ２（ｋ）＝Σ１／２mＩＯＵＴ１（ｍ） （５） 但し、Σはｍ＝１〜ｋについての累積加算を示す、とな
る。つまり、ｋビット２進ディジタルデータをデータ信
号（Ｄ）として最上位ビットから最下位ビットの順に入
力すると、（１／２）1，（１／２）2，…，（１／２）
kの重み付け加算が行われ、この結果、ｋビット２進デ
ィジタル値のアナログ値がＩＯＵＴ２として得られるこ
とになる。
【００３６】図７も、図３の詳細な回路図であって、図
３において、Ａ１＝Ａ３＝１，Ａ２＝２とし、データ信
号Ｄとして５ビットＤ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 を最上位ビッ
トＤ4から最下位ビットＤ4に入力してＤ／Ａ変換を行う
ものである。
【００３７】図７の構成は、シフトレジスタ５０２の並
列入力ビット順が図４の場合と反対であること、電流制
御電流源回路２の電流増幅率Ａ２が２であることを除い
て、図４の構成と同一である。
【００３８】次に、図８を参照して図７の動作を説明す
る。この場合も、図８の（Ａ）に示す読込信号ＲＤを中
央処理部５０１が受信することにより一連のＤ／Ａ変換
動作が開始する。すなわち、中央処理部５０１は図８の
（Ｂ）に示す並列入力信号ＰＣを発生してシフトレジス
タ５０２にディジタルデータＤ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 を並
列入力させる。次いで、図５の（Ｃ），（Ｄ），
（Ｅ），（Ｆ），（Ｇ）に示すごとく、データ信号Ｄ，
＊Ｄ，クロック信号ＣＫ，＊ＣＫ，リセット信号ＲＳＴ
が発生することになる。以下、各サイクルＴ1〜Ｔ8につ
いて説明する。
【００３９】サイクルＴ1においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“１”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オフ Ｓ５＝オン Ｓ６＝オン 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝０ ＩＯＵＴ１＋ＩＯＵＴ３＝Ｉ0 ＩＯＵＴ２＝０ となる。
【００４０】サイクルＴ2においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“１”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オン 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝０ ＩＯＵＴ１＋ＩＯＵＴ３＝Ｉ0 ＩＯＵＴ２＝２Ｉ0 となる。
【００４１】サイクルＴ3においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オフ Ｓ５＝オン Ｓ６＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝２Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝２Ｉ0 ＩＯＵＴ２＝２Ｉ0 となる。
【００４２】サイクルＴ4においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”、であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝２Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝２Ｉ0 ＩＯＵＴ２＝４Ｉ0 となる。
【００４３】サイクルＴ5においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オフ Ｓ５＝オン Ｓ６＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝４Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝４Ｉ0 ＩＯＵＴ２＝４Ｉ0 となる。
【００４４】サイクルＴ6においては、Ｄ＝“０”、＊
Ｄ＝“１”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オフ Ｓ２＝オン Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オフ 従って、ＩＯＵＴ１＝０ ＩＯＵＴ３＝４Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝４Ｉ0 ＩＯＵＴ２＝８Ｉ0 となる。
【００４５】サイクルＴ7においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オフ Ｓ４＝オン Ｓ５＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝８Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝９Ｉ0 ＩＯＵＴ２＝８Ｉ0 となる。
【００４６】サイクルＴ8においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オン Ｓ５＝オフ Ｓ６＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝８Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝９Ｉ0 ＩＯＵＴ２＝１８Ｉ0 となる。
【００４７】サイクルＴ9においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“０”、＊ＣＫ＝“１”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オフ Ｓ４＝オン Ｓ５＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝１８Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝１９Ｉ0 ＩＯＵＴ２＝１８Ｉ0 となる。
【００４８】サイクルＴ10においては、Ｄ＝“１”、＊
Ｄ＝“０”、ＣＫ＝“１”、＊ＣＫ＝“０”、ＲＳＴ＝
“０”であるので、各スイッチは次のごとくなる。 Ｓ１＝オン Ｓ２＝オフ Ｓ３＝オン Ｓ４＝オフ Ｓ５＝オフ 従って、ＩＯＵＴ１＝Ｉ0 ＩＯＵＴ３＝１８Ｉ0 ＩＯＵＴ１＋ＩＯＵＴ３＝１９Ｉ0 ＩＯＵＴ２＝３８Ｉ0 となる。
【００４９】このようにして、５ビット２進ディジタル
信号Ｄ4 Ｄ3 Ｄ2 Ｄ1 Ｄ0 のＤ／Ａ変換を終了する。す
なわち、基準電流値Ｉ0で出力電流ＩＯＵＴ２を規格化
してフルスケールを１とすれば、１００００は３２であ
り、０００１０は４であり、００００１は２であり、従
って、１００１１は３８であり、図８の（Ｈ）に示すご
とく、３８Ｉ0なるアナログ値が得られる。なお、この
場合も、変換された値は電流であるが、トランジスタ６
のドレイン端子に適当なインピーダンスを接続すること
により電圧出力を得ることができる。
【００５０】図９は図７の変更例を示す。図９において
は、電流制御電流源回路１，３としては、図２の（Ｂ）
に示すＮチャネルＭＯＳトランジスタを用いた形式を採
用し、電流制御電流源回路２としては、図２の（Ａ）に
示すＰチャネルＭＯＳトランジスタを用いた形式を採用
する。図９の回路動作は図７の回路動作と同一であるの
で省略する。
【００５１】
【発明の効果】以上説明したように本発明によれば、デ
ィジタル信号のビット数に制限されることなく、３段の
電流制御電流源回路等で構成するので、回路規模を小さ
くできる。
【図面の簡単な説明】
【図１】本発明において用いられる電流制御電流源回路
を示す図及びその動作を示すタイミング図である。
【図２】電流制御電流源回路の例を示す回路図である。
【図３】本発明に係るアナログ演算等装置の一実例を示
すブロック回路図である。
【図４】図３のアナログ演算装置をＤ／Ａ変換器とした
場合の詳細回路図である。
【図５】図４の回路動作を示すタイミング図である。
【図６】図４の変更例を示す回路図である。
【図７】図３のアナログ演算装置をＤ／Ａ変換器とした
場合の他の詳細回路図である。
【図８】図７の回路動作を示すタイミング図である。
【図９】図７の変更例を示す回路図である。
【図１０】従来のＤ／Ａ変換器を示すブロック回路図で
ある。
【符号の説明】
１，２，３ 電流制御電流源回路 ４ 基準電流源 ５ 制御回路 ５０１ 中央処理部 ５０２ シフトレジスタ ５０３ バッファ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の制御入力（Ｃ１）の信号に応じて
    入力電流（ＩＩＮ）に所定電流増幅率（Ａ１，Ａ２，Ａ
    ３）を乗じた出力電流（ＩＯＵＴ）を発生し、第２の制
    御入力（Ｃ２）の信号に応じて該出力電流をオフにする
    第１、第２、第３の電流制御電流源回路（１，２，３）
    と、 前記第１の電流制御電流源回路の第１、第２の制御入力
    の一方に２進ディジタル信号（Ｄ）を供給し他方に該２
    進ディジタル信号の反転信号（＊Ｄ）を供給し、前記第
    ２の電流制御電流源回路の第１の制御入力に第１のクロ
    ック信号（ＣＫ）を供給し、前記第３の電流制御電流源
    回路の第１の制御入力に前記第１のクロック信号と重複
    しない第２のクロック信号（＊ＣＫ）を供給する制御回
    路（５）と、 基準電流源（４）と、 を具備し、 該基準電流源の電流（Ｉ 0 ）を前記第１の電流制御電流
    源回路の入力電流とし、 該第１の電流制御電流源回路の出力電流（ＩＯＵＴ１）
    と前記第３の電流制御電流源回路の出力電流（ＩＯＵＴ
    ３）との和を前記第２の電流制御電流源回路の入力電流
    とし、 該第２の電流制御電流源回路の出力電流（ＩＯＵＴ２）
    を前記第３の電流制御電流回路の入力電流とし、 前記各第１、第３の電流制御電流源回路は、 カレントミラー回路を構成する２つのＰチャネルＭＯＳ
    トランジスタ（Ｑp1,Ｑp2）と、 該２つのＰチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第１のスイッチ（ＳＷ１）と、 前記２つのＰチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第２の
    スイッチ（ＳＷ２）とを具備し、 前記第２の電流制御電流源回路は、 カレントミラー回路を構成する２つのＮチャネルＭＯＳ
    トランジスタ（Ｑn1,Ｑn2）と、 該２つのＮチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第３のスイッチ（ＳＷ１’）と、 前記２つのＮチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第４の
    スイッチ（ＳＷ２’）とを具備するアナログ演算装置。
  2. 【請求項２】 第１の制御入力（Ｃ１）の信号に応じて
    入力電流（ＩＩＮ）に所定電流増幅率（Ａ１，Ａ２，Ａ
    ３）を乗じた出力電流（ＩＯＵＴ）を発生し、第２の制
    御入力（Ｃ２）の信号に応じて該出力電流をオフにする
    第１、第２、第３の電流制御電流源回路（１，２，３）
    と、 前記第１の電流制御電流源回路の第１、第２の制御入力
    の一方に２進ディジタル信号（Ｄ）を供給し他方に該２
    進ディジタル信号の反転信号（＊Ｄ）を供給し、前記第
    ２の電流制御電流源回路の第１の制御入力に第１のクロ
    ック信号（ＣＫ）を供給し、前記第３の電流制御電流源
    回路の第１の制御入力に前記第１のクロック信号と重複
    しない第２のクロック信号（＊ＣＫ）を供給する制御回
    路（５）と、 基準電流源（４）と、 を具備し、 該基準電流源の電流（Ｉ 0 ）を前記第１の電流制御電流
    源回路の入力電流とし、 該第１の電流制御電流源回路の出力電流（ＩＯＵＴ１）
    と前記第３の電流制御電流源回路の出力電流（ＩＯＵＴ
    ３）との和を前記第２の電流制御電流源回路の入力電流
    とし、 該第２の電流制御電流源回路の出力電流（ＩＯＵＴ２）
    を前記第３の電流制御電流回路の入力電流とし、 前記各第１、第３の電流制御電流源回路は、 カレントミラー回路を構成する２つのＮチャネルＭＯＳ
    トランジスタ（Ｑn1,Ｑn2）と、 該２つのＮチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第１のスイッチ（ＳＷ１’）と、 前記２つのＮチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第２の
    スイッチ（ＳＷ２’）とを具備し、 前記第２の電流制御電流源回路は、 カレントミラー回路を構成する２つのＰチャネルＭＯＳ
    トランジスタ（Ｑp1,Ｑp2）と、 該２つのＰチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第３のスイッチ（ＳＷ１）と、 前記２つのＰチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第４の
    スイッチ（ＳＷ２）とを具備するアナログ演算装置。
  3. 【請求項３】 基準電流源（４）と、 ２進ディジタル信号が印加される第１の制御入力及び該
    ２進ディジタル信号の反転信号が印加される第２の制御
    入力を有し、前記第１の制御入力に電圧に応じて前記基
    準電流源の電流を入力電流として第１の電流増幅率（Ａ
    １）を乗じた出力電流（ＩＯＵＴ１）を発生し、前記第
    ２の制御入力の電圧に応じて該出力電流を零とする第１
    の電流制御電流源回路（１）と、 第３の制御入力を有し、該第３の制御入力の電圧に応じ
    て入力電流に前記第１の電流増幅率の１／２の第２の電
    流増幅率（Ａ２）を乗じた出力電流（ＩＯＵＴ２）を発
    生する第２の電流制御電流源回路（２）と、 第４、第５の制御入力を有し、該第４の制御入力の電圧
    に応じて前記第２の電流制御電流源回路の出力電流を入
    力電流として前記第１の電流増幅率（Ａ３＝Ａ１）を乗
    じた出力電流（ＩＯＵＴ３）を発生し、前記第５の制御
    入力の電圧に応じて該出力電流を零とする第３の電流制
    御電流源回路（３）と、 前記第１の制御入力に前記２進ディジタル信号を供給
    し、前記第２の制御入力 に前記２進ディジタル信号の反
    転信号を供給し、前記第３の制御入力に第１のクロック
    信号（ＣＫ）を供給し、前記第４の制御入力に前記第１
    のクロック信号と重複しない第２のクロック信号（＊Ｃ
    Ｋ）を供給し、前記第５の制御入力に前記２進ディジタ
    ル信号の印加毎にリセット信号（ＲＳＴ）を供給する制
    御回路（５）と を具備し、前記第１、第３の電流制御電
    流源回路の出力信号の和を前記第２の電流制御電流源回
    路の入力電流とし、前記２進ディジタル信号の印加を最
    下位ビットから最上位ビットの順に行うようにし、 前記各第１、第３の電流制御電流源回路は、 カレントミラー回路を構成する２つのＰチャネルＭＯＳ
    トランジスタ（Ｑp1,Ｑp2）と、 該２つのＰチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第１のスイッチ（ＳＷ１）と、 前記２つのＰチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第２の
    スイッチ（ＳＷ２）とを具備し、 前記第２の電流制御電流源回路は、 カレントミラー回路を構成する２つのＮチャネルＭＯＳ
    トランジスタ（Ｑn1,Ｑn2）と、 該２つのＮチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第３のスイッチ（ＳＷ１’）と、 前記２つのＮチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第４の制御入力によってオン、オフされる第４の
    スイッチ（ＳＷ２’）とを具備するＤ／Ａ変換器。
  4. 【請求項４】 基準電流源（４）と、 ２進ディジタル信号が印加される第１の制御入力及び該
    ２進ディジタル信号の反転信号が印加される第２の制御
    入力を有し、前記第１の制御入力に電圧に応じて前記基
    準電流源の電流を入力電流として第１の電流増幅率（Ａ
    １）を乗じた出 力電流（ＩＯＵＴ１）を発生し、前記第
    ２の制御入力の電圧に応じて該出力電流を零とする第１
    の電流制御電流源回路（１）と、 第３の制御入力を有し、該第３の制御入力の電圧に応じ
    て入力電流に前記第１の電流増幅率の１／２の第２の電
    流増幅率（Ａ２）を乗じた出力電流（ＩＯＵＴ２）を発
    生する第２の電流制御電流源回路（２）と、 第４、第５の制御入力を有し、該第４の制御入力の電圧
    に応じて前記第２の電流制御電流源回路の出力電流を入
    力電流として前記第１の電流増幅率（Ａ３＝Ａ１）を乗
    じた出力電流（ＩＯＵＴ３）を発生し、前記第５の制御
    入力の電圧に応じて該出力電流を零とする第３の電流制
    御電流源回路（３）と、 前記第１の制御入力に前記２進ディジタル信号を供給
    し、前記第２の制御入力に前記２進ディジタル信号の反
    転信号を供給し、前記第３の制御入力に第１のクロック
    信号（ＣＫ）を供給し、前記第４の制御入力に前記第１
    のクロック信号と重複しない第２のクロック信号（＊Ｃ
    Ｋ）を供給し、前記第５の制御入力に前記２進ディジタ
    ル信号の印加毎にリセット信号（ＲＳＴ）を供給する制
    御回路（５）と を具備し、前記第１、第３の電流制御電
    流源回路の出力信号の和を前記第２の電流制御電流源回
    路の入力電流とし、前記２進ディジタル信号の印加を最
    下位ビットから最上位ビットの順に行うようにし、 前記各第１、第３の電流制御電流源回路は、 カレントミラー回路を構成する２つのＮチャネルＭＯＳ
    トランジスタ（Ｑn1,Ｑn2）と、 該２つのＮチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第１のスイッチ（ＳＷ１’）と、 前記２つのＮチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第２の
    スイッチ（ＳＷ２’）とを具備し、 前記第２の電流制御電流源回路は、 カレントミラー回路を構成する２つのＰチャネルＭＯＳ
    トランジスタ（Ｑp1,Ｑp2）と、 該２つのＰチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第３のスイッチ（ＳＷ１）と、 前記２つのＰチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第４の
    スイッチ（ＳＷ２）とを具備するＤ／Ａ変換器。
  5. 【請求項５】 基準電流源（４）と、 ２進ディジタル信号が印加される第１の制御入力及び該
    ２進ディジタル信号の反転信号が印加される第２の制御
    入力を有し、前記第１の制御入力に電圧に応じて前記基
    準電流源の電流を入力電流として第１の電流増幅率（Ａ
    １）を乗じた出力電流（ＩＯＵＴ１）を発生し、前記第
    ２の制御入力の電圧に応じて該出力電流を零とする第１
    の電流御電流源回路（１）と、 第３の制御入力を有し、該第３の制御入力の電圧に応じ
    て入力電流に前記第１の電流増幅率の２倍の第２の電流
    増幅率（Ａ２）を乗じた出力電流（ＩＯＵＴ２）を発生
    する第２の電流制御電流源回路（２）と、 第４、第５の制御入力を有し、該第４の制御入力の電圧
    に応じて前記電流制御電流源回路の出力電流を入力電流
    として前記第１の電流増幅率（Ａ３＝Ａ１）を乗じた出
    力電流（ＩＯＵＴ３）を発生し、前記第５の制御入力の
    電圧に応じて該出力電流を零とする第３の電流制御電流
    源回路（３）と、 前記第１の制御入力に前記２進ディジタル信号を供給
    し、前記第２の制御入力に前記２進ディジタル信号の反
    転信号を供給し、前記第３の制御入力に第１のクロック
    信号（ＣＫ）を供給し、前記第４の制御入力に前記第１
    のクロック信号と重複しない第２のクロック信号（＊Ｃ
    Ｋ）を供給し、前記第５の制御入力に前記２進ディジタ
    ル信号の印加毎にリセット信号（ＲＳＴ）を供給する制
    御回路（５）と を具備し、前記第１、第３の電流制御電
    流源回路の出力信号の和を前記第２の電流制御電流源回
    路の入力電流とし、前記２進ディジタル信号の印加を最
    上位ビットから最下位ビットの順に行うようにし、 前記各第１、第３の電流制御電流源回路は、 カレントミラー回路を構成する２つのＰチャネルＭＯＳ
    トランジスタ（Ｑp1,Ｑp2）と、 該２つのＰチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第１のスイッチ（ＳＷ１）と、 前記２つのＰチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第２の
    スイッチ（ＳＷ２）とを具備し、 前記第２の電流制御電流源回路は、 カレントミラー回路を構成する２つのＮチャネルＭＯＳ
    トランジスタ（Ｑn1,Ｑn2）と、 該２つのＮチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第３のスイッチ（ＳＷ１’）と、 前記２つのＮチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第４の制御入力によってオン、オフされる第４の
    スイッチ（ＳＷ２’）とを具備するＤ／Ａ変換器。
  6. 【請求項６】 基準電流源（４）と、 ２進ディジタル信号が印加される第１の制御入力及び該
    ２進ディジタル信号の反転信号が印加される第２の制御
    入力を有し、前記第１の制御入力に電圧に応じて前記基
    準電流源の電流を入力電流として第１の電流増幅率（Ａ
    １）を乗じた出力電流（ＩＯＵＴ１）を発生し、前記第
    ２の制御入力の電圧に応じて該出力電流を零とする第１
    の電流御電流源回路（１）と、 第３の制御入力を有し、該第３の制御入力の電圧に応じ
    て入力電流に前記第１の電流増幅率の２倍の第２の電流
    増幅率（Ａ２）を乗じた出力電流（ＩＯＵＴ２）を発生
    する第２の電流制御電流源回路（２）と、 第４、第５の制御入力を有し、該第４の制御入力の電圧
    に応じて前記電流制御電流源回路の出力電流を入力電流
    として前記第１の電流増幅率（Ａ３＝Ａ１）を乗じた出
    力電流（ＩＯＵＴ３）を発生し、前記第５の制御入力の
    電圧に応じて該出力電流を零とする第３の電流制御電流
    源回路（３）と、 前記第１の制御入力に前記２進ディジタル信号を供給
    し、前記第２の制御入力に前記２進ディジタル信号の反
    転信号を供給し、前記第３の制御入力に第１のクロック
    信号（ＣＫ）を供給し、前記第４の制御入力に前記第１
    のクロック信号と重複しない第２のクロック信号（＊Ｃ
    Ｋ）を供給し、前記第５の制御入力に前記２進ディジタ
    ル信号の印加毎にリセット信号（ＲＳＴ）を供給する制
    御回路（５）と を具備し、前記第１、第３の電流制御電
    流源回路の出力信号の和を前記第２の電流制御電流源回
    路の入力電流とし、前記２進ディジタル信号の印加を最
    上位ビットから最下位ビットの順に行うようにし、 前記各第１、第３の電流制御電流源回路は、 カレントミラー回路を構成する２つのＮチャネルＭＯＳ
    トランジスタ（Ｑn1,Ｑn2）と、 該２つのＮチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第１のスイッチ（ＳＷ１’）と、 前記２つのＮチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第２の
    スイッチ（ＳＷ２’）とを具備し、 前記第２の電流制御電流源回路は、 カレントミラー回路を構成する２つのＰチャネルＭＯＳ
    トランジスタ（Ｑp1,Ｑp2）と、 該２つのＰチヤネルＭＯＳトランジスタのゲート間に接
    続され、前記電流源回路の第１の制御入力によってオ
    ン、オフされる第３のスイッチ（ＳＷ１）と、 前記２つのＰチヤネルＭＯＳトランジスタの出力側のト
    ランジスタのゲート・ソース間に接続され、前記電流源
    回路の第２の制御入力によってオン、オフされる第４の
    スイッチ（ＳＷ２）とを具備するＤ／Ａ変換器。
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