JP2702363B2 - Magnetic recording / reproducing device - Google Patents
Magnetic recording / reproducing deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、映像信号等の情報信号
を磁気テープ上に記録し、再生する磁気記録再生装置に
関するものであり、特に回転ドラムの制御に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a magnetic recording / reproducing apparatus for recording and reproducing information signals such as video signals on a magnetic tape, and more particularly to control of a rotating drum.
【０００２】[0002]
【従来の技術】映像信号等の情報信号を記録し、再生す
る磁気記録再生装置として代表的なものにＶＴＲがあ
る。一般に、信号をアナログ記録するＶＴＲのドラムサ
ーボ系においては、記録時再生時ともドラムに取り付け
られたＦＧ（Frequency Generator ）により速度制御を
行なう方法が用いられているが、再生時に再生映像信号
の時間軸変動を低減するために再生水平同期信号を用い
てドラムの速度制御を行なう方法が知られている。2. Description of the Related Art A VTR is a typical magnetic recording / reproducing apparatus for recording and reproducing information signals such as video signals. Generally, in a drum servo system of a VTR that records a signal in an analog manner, a method of controlling the speed by an FG (Frequency Generator) attached to the drum at the time of recording and reproduction is used. There is known a method of controlling the speed of a drum using a reproduced horizontal synchronizing signal in order to reduce axis fluctuation.
【０００３】図11は従来のＶＴＲのサーボ系の概略を示
すブロック図である。図において、１はドラムモータ、
２はモータ駆動回路、３はドラムモータ１の回転数に比
例した周波数信号ＤＦＧを作成するＤＦＧ（Drum Frequ
ency Generator）部、４はドラムモータ１の回転位相を
表わす信号ＰＧを作成するＰＧ（Pulse Generator ）
部、５はＤＦＧの周期を検出して速度誤差信号を作成す
る速度検出器、６は基準位相信号とＰＧの位相差を検出
して位相誤差信号を作成する位相検出器、７は再生水平
同期信号の周期を検出して速度誤差信号を作成する速度
検出器、８はＤＦＧの速度検出器５と水平同期信号の速
度検出器７の出力を切り換える切換スイッチ、９は位相
検出器６と切換スイッチ８の出力を加算する加算器、11
はキャプスタンモータ、12はモータ駆動回路、13はキャ
プスタンモータ11の回転数に比例した周波数信号ＣＦＧ
を作成するＣＦＧ（Capstan Frequency Generator ）
部、14は磁気テープ（図示せず）にＣＴＬ（Control ）
信号を記録し再生するＣＴＬヘッド、15はＣＦＧの周期
を検出して速度誤差信号を作成する速度検出器、16は基
準位相信号とＣＴＬの位相差を検出して位相誤差信号を
作成する位相検出器、17は速度検出器15と位相検出器16
の出力を加算する加算器である。FIG. 11 is a block diagram schematically showing a servo system of a conventional VTR. In the figure, 1 is a drum motor,
2 is a motor drive circuit, and 3 is a DFG (Drum Frequency) that creates a frequency signal DFG proportional to the rotation speed of the drum motor 1.
PG (Pulse Generator) for generating a signal PG representing the rotation phase of the drum motor 1
5, a speed detector for detecting a period of the DFG to generate a speed error signal; 6, a phase detector for detecting a phase difference between a reference phase signal and a PG to generate a phase error signal; A speed detector for detecting a signal period to generate a speed error signal, 8 is a changeover switch for switching the output of the DFG speed detector 5 and the output of the horizontal synchronization signal speed detector 7, and 9 is a phase detector 6 and a changeover switch. Adder for adding the output of 8, 11
Is a capstan motor, 12 is a motor drive circuit, and 13 is a frequency signal CFG proportional to the rotation speed of the capstan motor 11.
Create CFG (Capstan Frequency Generator)
Unit 14 is CTL (Control) on magnetic tape (not shown)
A CTL head for recording and reproducing signals, a speed detector 15 for detecting a period of the CFG to generate a speed error signal, and a phase detector 16 for detecting a phase difference between a reference phase signal and CTL to generate a phase error signal 17 is a speed detector 15 and a phase detector 16
Are added.
【０００４】次に動作について説明する。ドラムモータ
１が回転すると、ＤＦＧ部３において、回転速度に比例
した周波数のＤＦＧが１回転あたりｎ（ｎは正の整数）
パルス発生する。速度検出器５において、ＤＦＧの周期
が検出され所定の周期からのずれに応じた電圧が速度誤
差信号として出力される。また、ＰＧ部４において、１
回転につき１パルスのＰＧが発生する。Next, the operation will be described. When the drum motor 1 rotates, the DFG of the DFG section 3 has a frequency proportional to the rotation speed n (n is a positive integer) per rotation.
Generates a pulse. The speed detector 5 detects the period of the DFG and outputs a voltage corresponding to a deviation from the predetermined period as a speed error signal. In the PG section 4, 1
One pulse of PG is generated per rotation.
【０００５】記録時は、位相検出器６において、記録す
べき映像信号から抽出された垂直同期信号を１／２分周
して作られた基準位相信号とＰＧの位相差に応じた電圧
が位相誤差信号として出力される。切換スイッチ８はＤ
ＦＧの速度検出器５の側に切り換えられており、加算器
９において切換スイッチ８を経た速度検出器５の出力と
位相検出器６の出力が加算される。モータ駆動回路２は
加算器９の出力に応じてドラムモータ１を駆動する。こ
のようにして、ドラムモータ１が記録すべき映像信号の
垂直同期信号に同期して一定速度で回転するよう制御さ
れる。At the time of recording, a voltage corresponding to the phase difference between a PG and a reference phase signal generated by dividing the vertical synchronizing signal extracted from the video signal to be recorded by 位相 is applied to the phase detector 6. It is output as an error signal. The changeover switch 8 is D
The output of the speed detector 5 has been switched to the side of the speed detector 5 of the FG, and the adder 9 adds the output of the speed detector 5 via the changeover switch 8 and the output of the phase detector 6. The motor drive circuit 2 drives the drum motor 1 according to the output of the adder 9. In this way, the drum motor 1 is controlled to rotate at a constant speed in synchronization with the vertical synchronization signal of the video signal to be recorded.
【０００６】再生時は、再生された映像信号から抽出さ
れた水平同期信号の周期が速度検出器７において検出さ
れ、所定の周期からのずれに応じた電圧が速度誤差信号
として出力される。また、位相検出器６において、サー
ボ回路内部で作成された基準位相信号とＰＧの位相差に
応じた電圧が位相誤差信号として出力される。切換スイ
ッチ８は水平同期信号の速度検出器７の側に切り換えら
れており、加算器９において切換スイッチ８を経た速度
検出器７の出力と位相検出器６の出力が加算される。モ
ータ駆動回路２は加算器９の出力に応じてドラムモータ
１を駆動する。このようにして、ドラムモータ１が記録
時と等しい一定速度で回転するよう制御される。At the time of reproduction, the period of the horizontal synchronizing signal extracted from the reproduced video signal is detected by the speed detector 7, and a voltage corresponding to a deviation from a predetermined period is output as a speed error signal. In the phase detector 6, a voltage corresponding to the phase difference between the reference phase signal generated inside the servo circuit and the PG is output as a phase error signal. The changeover switch 8 is switched to the side of the speed detector 7 of the horizontal synchronizing signal, and the adder 9 adds the output of the speed detector 7 passed through the changeover switch 8 and the output of the phase detector 6. The motor drive circuit 2 drives the drum motor 1 according to the output of the adder 9. In this way, the drum motor 1 is controlled to rotate at a constant speed equal to that during recording.
【０００７】キャプスタンモータ11が回転すると、ＣＦ
Ｇ部13において、回転速度に比例した周波数のＣＦＧが
１回転あたりｍ（ｍは正の整数）パルス発生する。速度
検出器15において、ＣＦＧの周期が検出され所定の周期
からのずれに応じた電圧が速度誤差信号として出力され
る。また、再生時には位相検出器16において、ＣＴＬヘ
ッド14から再生されたＣＴＬ信号と、サーボ回路内部で
作成された基準位相信号の位相差に応じた電圧が位相誤
差信号として出力される。加算器17において速度検出器
15の出力と位相検出器16の出力が加算され、モータ駆動
回路12は加算器17の出力に応じてキャプスタンモータ11
を駆動する。When the capstan motor 11 rotates, CF
In the G section 13, m pulses (m is a positive integer) of CFG having a frequency proportional to the rotation speed are generated per rotation. The speed detector 15 detects the cycle of the CFG, and outputs a voltage corresponding to a deviation from a predetermined cycle as a speed error signal. During reproduction, the phase detector 16 outputs a voltage corresponding to the phase difference between the CTL signal reproduced from the CTL head 14 and a reference phase signal created inside the servo circuit as a phase error signal. Speed detector in adder 17
The output of the phase detector 16 is added to the output of the capstan motor 11 in accordance with the output of the adder 17.
Drive.
【０００８】このようにして、ドラムモータ１とキャプ
スタンモータ11の回転位相が一定関係になるように制御
され、ヘッドが正確に記録トラックを走査するようトラ
ッキング制御がなされる。なお、記録時はＣＴＬ信号の
代わりにＣＦＧを分周した信号を用いてキャプスタンモ
ータ11の位相制御がなされる。In this manner, the rotation phases of the drum motor 1 and the capstan motor 11 are controlled so as to have a fixed relationship, and tracking control is performed so that the head scans the recording track accurately. At the time of recording, the phase control of the capstan motor 11 is performed using a signal obtained by dividing the frequency of CFG instead of the CTL signal.
【０００９】[0009]
【発明が解決しようとする課題】従来のＶＴＲは以上の
ように構成されているので、再生開始時にトラッキング
が引き込んで安定した再生映像信号が得られるまでは、
水平同期信号が得られなかったりノイズが多かったりす
るため、正常なドラムの速度制御ができず、ドラムサー
ボの引き込みに時間がかかるという問題点があった。ま
た、再生途中においても、未記録部分があったりトラッ
ク曲がり等による再生映像信号の出力レベルの低下があ
ったりすると、同様に正常なドラムの速度制御ができず
サーボがはずれてしまい、再びドラムサーボが引き込む
までに時間がかかるという問題点があった。Since the conventional VTR is configured as described above, until the tracking is pulled in at the start of reproduction and a stable reproduced video signal is obtained,
Since a horizontal synchronizing signal cannot be obtained or there is a lot of noise, there is a problem that normal drum speed control cannot be performed and it takes time to pull in the drum servo. Also, during playback, if there is an unrecorded portion or the output level of the playback video signal is reduced due to track bending or the like, the drum speed cannot be controlled normally, and the servo is disengaged. However, there is a problem that it takes a long time to pull in.
【００１０】また、ＤＦＧはＦＧマグネットやＦＧコイ
ルパターンの偏心や着磁むら等によるＦＧむらを含んで
いることが多く、このようなＦＧむらを含むＤＦＧを用
いて速度検出を行なうと検出誤差を生じ、ドラムの回転
数およびその正数倍の周波数成分の電気的外乱が発生す
る。従って、記録時、ＦＧむらを含むＤＦＧを用いてド
ラムの速度制御を行なうと、ドラムの回転数およびその
正数倍の周波数成分の回転変動を生じ、記録映像信号の
ジッタとなる。このようにして記録されたテープを記録
時と同一のＶＴＲで再生する場合、記録時と同様にＤＦ
Ｇを用いてドラムの速度制御を行なえば、ドラムが記録
時と同じような回転変動をともなって回転するため記録
時の回転変動によるジッタを打ち消すことになる。一
方、再生水平同期信号を用いてドラムの速度制御をする
場合、速度制御系の帯域が十分高くなければこれらのド
ラムの回転数およびその正数倍の周波数成分のジッタを
低減することはできない。これに対し、異なるＶＴＲで
記録されたテープを再生する場合、ＤＦＧを用いた速度
制御では、ドラムの回転数およびその正数倍の周波数成
分の回転変動は記録時と再生時とで大きさおよび位相が
異なるため、これらの周波数成分のジッタを打ち消すこ
とはできない。In addition, the DFG often includes FG unevenness due to eccentricity or uneven magnetization of the FG magnet or the FG coil pattern, and if a speed detection is performed using the DFG including such FG unevenness, a detection error will occur. As a result, an electrical disturbance of the rotational speed of the drum and a frequency component of a positive multiple thereof occurs. Therefore, if the speed of the drum is controlled by using the DFG including the FG unevenness during recording, the rotation speed of the drum and a rotation component of a frequency component that is a positive multiple of the rotation speed of the drum occur, resulting in jitter of the recorded video signal. When the tape recorded in this way is reproduced on the same VTR as at the time of recording, the DF is
If the speed control of the drum is performed using G, the drum rotates with the same rotational fluctuation as during recording, so that the jitter due to the rotational fluctuation during recording is canceled. On the other hand, when the speed of the drum is controlled using the reproduced horizontal synchronizing signal, unless the band of the speed control system is sufficiently high, it is impossible to reduce the number of rotations of these drums and the jitter of a frequency component that is a positive multiple thereof. On the other hand, when playing back tapes recorded by different VTRs, in the speed control using the DFG, the rotation speed of the drum and the rotation fluctuation of the frequency component of a positive multiple thereof are large and small during recording and reproduction. Since the phases are different, the jitter of these frequency components cannot be canceled.
【００１１】一般に、ＤＦＧを用いた速度制御より再生
水平同期信号を用いた速度制御のほうがゲインを高く設
定でき、制御帯域内であれば記録時のジッタも低減でき
るので再生時は水平同期信号を用いて速度制御を行なう
ほうがよいが、外乱成分が少ないＶＴＲで記録時と再生
時のＶＴＲが同一の場合には、ＦＧむらによるジッタを
打ち消すことのできるＤＦＧを用いた速度制御のほうが
よい。このように、記録時と再生時のＶＴＲが同一か否
か、あるいは外乱成分の多少によって、再生時のドラム
速度制御にＤＦＧを用いるか水平同期信号を用いるか選
択するほうが望ましい。In general, the gain can be set higher in the speed control using the reproduced horizontal synchronizing signal than in the speed control using the DFG, and the jitter during recording can be reduced within the control band. Although it is better to perform speed control using VTRs, when a VTR with a small disturbance component has the same VTR at the time of recording and at the time of reproduction, speed control using a DFG that can cancel jitter due to FG unevenness is better. As described above, it is desirable to select whether to use the DFG or the horizontal synchronization signal for the drum speed control at the time of reproduction, depending on whether the VTR at the time of recording and the reproduction are the same, or the degree of disturbance components.
【００１２】本発明は上記のような問題点を解消するた
めになされたもので、信号再生時に再生情報信号中に含
まれる周波数信号を用いて速度制御を行なう際、安定し
たドラムの速度制御ができ、サーボの引き込みを迅速に
行える磁気記録再生装置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. When performing speed control using a frequency signal included in a reproduced information signal during signal reproduction, stable drum speed control is achieved. It is an object of the present invention to provide a magnetic recording / reproducing apparatus which can perform servo pull-in quickly.
【００１３】また、再生時のドラム速度制御にＤＦＧを
用いるか再生情報信号中に含まれる周波数信号を用いる
かを、使用者が選択できる磁気記録再生装置を得ること
を目的とする。It is another object of the present invention to provide a magnetic recording / reproducing apparatus which allows a user to select whether to use a DFG or a frequency signal included in a reproduction information signal for drum speed control during reproduction.
【００１４】また、再生時のドラム速度制御において、
ＤＦＧを用いた場合と再生情報信号中に含まれる周波数
信号を用いた場合とで、ジッタの小さくなるほうを自動
的に選択できる磁気記録再生装置を得ることを目的とす
る。In controlling the drum speed during reproduction,
It is an object of the present invention to provide a magnetic recording / reproducing apparatus that can automatically select a smaller jitter in a case where a DFG is used and a case where a frequency signal included in a reproduced information signal is used.
【００１５】[0015]
【課題を解決するための手段】本発明に係る磁気記録再
生装置は、キャプスタンサーボが引き込んでいるかどう
かを判別する手段と、再生時のドラム速度制御にＤＦＧ
を用いるか再生情報信号中に含まれる周波数信号を用い
るかを切り替える手段を備えたものである。According to the present invention, there is provided a magnetic recording / reproducing apparatus comprising: means for determining whether or not a capstan servo is pulled in; and DFG for controlling drum speed during reproduction.
Or a means for switching between using a frequency signal included in a reproduction information signal.
【００１６】また、第２の発明に係る磁気記録再生装置
は、再生情報信号の出力レベルを検出する手段と、再生
時のドラム速度制御にＤＦＧを用いるか水平同期信号を
用いるかを切り替える手段を備えたものである。Further, the magnetic recording / reproducing apparatus according to the second invention comprises means for detecting an output level of a reproduced information signal and means for switching between using a DFG or a horizontal synchronizing signal for drum speed control during reproduction. It is provided.
【００１７】また、第３の発明に係る磁気記録再生装置
は、再生時のドラム速度制御にＤＦＧを用いるか再生情
報信号中に含まれる周波数信号を用いるかを指定するた
めの入力手段と、再生時のドラム速度制御にＤＦＧを用
いるか水平同期信号を用いるかを切り替える手段を備え
たものである。The magnetic recording / reproducing apparatus according to the third invention has an input means for designating whether to use a DFG or a frequency signal included in a reproduction information signal for drum speed control during reproduction, and Means for switching between using a DFG or a horizontal synchronizing signal for drum speed control.
【００１８】また、第４の発明に係る磁気記録再生装置
は、再生情報信号中に含まれる周波数信号の周期の変動
幅を検出する手段と、再生時のドラム速度制御にＤＦＧ
を用いるか再生情報信号中に含まれる周波数信号を用い
るかを切り替える手段を備えたものである。The magnetic recording and reproducing apparatus according to a fourth aspect of the present invention includes a means for detecting a fluctuation width of a cycle of a frequency signal included in a reproduced information signal, and a DFG for controlling a drum speed during reproduction.
Or a means for switching between using a frequency signal included in a reproduction information signal.
【００１９】さらに、第５の発明に係る磁気記録再生装
置は、再生時のドラム速度制御にＤＦＧを用いている時
の再生情報信号中に含まれる周波数信号の周期の変動幅
を検出する手段と、再生時のドラム速度制御に再生情報
信号中に含まれる周波数信号を用いている時の再生情報
信号中に含まれる周波数信号の周期の変動幅を検出する
手段と、これらの検出結果を比較する手段と、再生時の
ドラム速度制御にＤＦＧを用いるか再生情報信号中に含
まれる周波数信号を用いるかを切り替える手段を備えた
ものである。Further, the magnetic recording / reproducing apparatus according to the fifth invention comprises means for detecting a fluctuation width of a cycle of a frequency signal included in a reproduced information signal when the DFG is used for drum speed control during reproduction. A means for detecting a fluctuation width of a cycle of a frequency signal included in a reproduction information signal when a frequency signal included in the reproduction information signal is used for drum speed control during reproduction, and comparing these detection results. Means and means for switching between using a DFG for drum speed control during reproduction and using a frequency signal included in a reproduction information signal.
【００２０】[0020]
【作用】本発明においては、再生時にキャプスタンサー
ボが引き込んでいないと判別された場合はＤＦＧを用い
てドラムの速度制御を行い、キャプスタンサーボが引き
込んでいると判別された場合は再生情報信号中に含まれ
る周波数信号を用いてドラムの速度制御を行うようにす
る。According to the present invention, when it is determined that the capstan servo is not retracted during reproduction, the speed of the drum is controlled using the DFG, and when it is determined that the capstan servo is retracted, the reproduction information signal is reproduced. The speed control of the drum is performed by using the frequency signal included therein.
【００２１】また、第２の発明においては、再生情報信
号の出力レベルが一定レベル以下であると判別された場
合はＤＦＧを用いてドラムの速度制御を行い、再生情報
信号の出力レベルが一定レベル以上であると判別された
場合は再生情報信号中に含まれる周波数信号を用いてド
ラムの速度制御を行うようにする。In the second invention, when it is determined that the output level of the reproduction information signal is equal to or lower than the predetermined level, the speed of the drum is controlled by using the DFG so that the output level of the reproduction information signal is maintained at the predetermined level. If it is determined that the above is the case, the speed control of the drum is performed using the frequency signal included in the reproduction information signal.
【００２２】また、第３の発明においては、外部からの
入力に応じて再生時のドラム速度制御にＤＦＧを用いる
か再生情報信号中に含まれる周波数信号を用いるかを切
り替えるようにする。Further, in the third invention, it is arranged to switch between using a DFG or a frequency signal included in a reproduction information signal for drum speed control during reproduction in accordance with an external input.
【００２３】また、第４の発明においては、再生時、再
生情報信号中に含まれる周波数信号の周期の変動幅を検
出し、変動幅が一定範囲内ならばＤＦＧを用いてドラム
の速度制御を行い、変動幅が一定範囲外ならば再生情報
信号中に含まれる周波数信号を用いてドラムの速度制御
を行う。Further, in the fourth invention, at the time of reproduction, the fluctuation width of the cycle of the frequency signal included in the reproduction information signal is detected, and if the fluctuation width is within a certain range, the speed of the drum is controlled using the DFG. If the fluctuation width is out of the predetermined range, the drum speed is controlled using the frequency signal included in the reproduction information signal.
【００２４】また、第５の発明においては、再生開始
時、ＤＦＧを用いてドラムの速度制御を行い、再生情報
信号中に含まれる周波数信号の周期の変動幅を検出し、
次に、再生情報信号中に含まれる周波数信号を用いてド
ラムの速度制御を行い、再生情報信号中に含まれる周波
数信号の周期の変動幅を検出し、ＤＦＧを用いた場合の
変動幅が再生情報信号中に含まれる周波数信号を用いた
場合の変動幅より小さければＤＦＧを用いてドラムの速
度制御を行い、さもなければ再生情報信号中に含まれる
周波数信号を用いてドラムの速度制御を行う。Further, in the fifth invention, at the start of reproduction, the speed of the drum is controlled using the DFG, and the fluctuation width of the cycle of the frequency signal included in the reproduction information signal is detected.
Next, the speed of the drum is controlled using the frequency signal included in the reproduction information signal, the fluctuation width of the cycle of the frequency signal included in the reproduction information signal is detected, and the fluctuation width when the DFG is used is reproduced. If the variation width is smaller than the case where the frequency signal included in the information signal is used, the speed of the drum is controlled using the DFG. Otherwise, the speed of the drum is controlled using the frequency signal included in the reproduced information signal. .
【００２５】[0025]
【実施例】実施例１． 以下、従来例と同様アナログ記録方式のＶＴＲを例に
し、再生情報信号中に含まれる周波数信号として水平同
期信号を用いた本発明の一実施例を図について説明す
る。図１において、１はドラムモータ、２はモータ駆動
回路（ＭＤＡ）、３はドラムモータ１の回転数に比例し
た周波数信号ＤＦＧを作成するＤＦＧ部、４はドラムモ
ータ１の回転位相を表わす信号ＰＧを作成するＰＧ部、
11はキャプスタンモータ、12はモータ駆動回路、13はキ
ャプスタンモータ11の回転数に比例した周波数信号ＣＦ
Ｇを作成するＣＦＧ部、14はＣＴＬ信号を記録し再生す
るＣＴＬヘッド、20はマイクロプロセッサ、21は信号の
入力時刻を計測するインプットキャプチャ、22はＤＦＧ
の周期を検出して速度誤差値を演算する速度検出器、23
は基準位相信号とＰＧの位相差を検出して位相誤差値を
演算する位相検出器、24は再生水平同期信号の周期を検
出して速度誤差値を演算する速度検出器、25はＤＦＧの
速度検出器22と水平同期信号の速度検出器24の出力を切
り換える切換スイッチ、26は位相検出器23と切換スイッ
チ25の出力を加算する加算器、27は加算器26の出力をＰ
ＷＭ（Pulse Width Modulation）信号に変換するＰＷＭ
変換器、28はＰＷＭ信号を平滑化して直流電圧にするＬ
ＰＦ（Low Pass Filter ）、29はＣＦＧの周期を検出し
て速度誤差値を演算する速度検出器、30は基準位相信号
とＣＴＬ信号の位相差を検出して位相誤差値を演算する
位相検出器、31は速度検出器29と位相検出器30の出力を
加算する加算器、32は加算器31の出力をＰＷＭ信号に変
換するＰＷＭ変換器、33はＰＷＭ信号を平滑化して直流
電圧にするＬＰＦである。速度検出器22、24、29、位相
検出器23、30、切換スイッチ25、加算器26、31はＣＰＵ
（Central Processing Unit ）（図示せず）においてソ
フトウェアで構成される。[Embodiment 1] Hereinafter, an embodiment of the present invention using a horizontal synchronizing signal as a frequency signal included in a reproduced information signal will be described with reference to the drawings, taking a VTR of the analog recording system as an example as in the conventional example. In FIG. 1, 1 is a drum motor, 2 is a motor drive
A circuit (MDA), 3 a DFG section for generating a frequency signal DFG proportional to the rotation speed of the drum motor 1, 4 a PG section for generating a signal PG representing the rotation phase of the drum motor 1,
11 is a capstan motor, 12 is a motor drive circuit, 13 is a frequency signal CF proportional to the rotation speed of the capstan motor 11.
CFG section for creating G, 14 a CTL head for recording and reproducing CTL signals, 20 a microprocessor, 21 an input capture for measuring signal input time, 22 a DFG
Speed detector that calculates the speed error value by detecting the cycle of
Is a phase detector that detects the phase difference between the reference phase signal and the PG to calculate a phase error value, 24 is a speed detector that detects the period of the reproduced horizontal synchronization signal and calculates a speed error value, and 25 is a DFG speed A changeover switch for switching the output of the detector 22 and the speed detector 24 of the horizontal synchronization signal; 26, an adder for adding the outputs of the phase detector 23 and the changeover switch 25;
PWM to convert to WM (Pulse Width Modulation) signal
Converter 28 smoothes the PWM signal to a DC voltage L
PF (Low Pass Filter), 29 is a speed detector that detects the period of the CFG and calculates a speed error value, 30 is a phase detector that detects the phase difference between the reference phase signal and the CTL signal and calculates the phase error value , 31 is an adder for adding the outputs of the speed detector 29 and the phase detector 30; 32 is a PWM converter for converting the output of the adder 31 into a PWM signal; 33 is an LPF for smoothing the PWM signal to a DC voltage It is. Speed detectors 22, 24, 29, phase detectors 23, 30, changeover switch 25, adders 26, 31 are CPU
(Central Processing Unit) (not shown) is configured by software.
【００２６】次に、この実施例の動作について説明す
る。ドラムモータ１が回転すると、ＤＦＧ部３におい
て、回転速度に比例した周波数のＤＦＧが１回転あたり
ｎ（ｎは正の整数）パルス発生し、ＰＧ部４において、
１回転につき１パルスのＰＧが発生する。また、キャプ
スタンモータ11が回転すると、ＣＦＧ部13において、回
転速度に比例した周波数のＣＦＧが１回転あたりｍ（ｍ
は正の整数）パルス発生する。このＤＦＧ，ＰＧ，ＣＦ
Ｇ、記録すべき映像信号から抽出された垂直同期信号、
再生映像信号から抽出された水平同期信号およびＣＴＬ
ヘッド14により再生されたＣＴＬ信号がマイクロプロセ
ッサ20に入力され、インプットキャプチャ21において各
信号の入力時刻が取り込まれる。Next, the operation of this embodiment will be described. When the drum motor 1 rotates, the DFG unit 3 generates n (n is a positive integer) pulses of DFG having a frequency proportional to the rotation speed per rotation.
One pulse of PG is generated per rotation. When the capstan motor 11 rotates, the CFG having a frequency proportional to the rotation speed in the CFG section 13 is m (m
Is a positive integer). This DFG, PG, CF
G, a vertical synchronization signal extracted from a video signal to be recorded,
Horizontal sync signal and CTL extracted from reproduced video signal
The CTL signal reproduced by the head 14 is input to the microprocessor 20, and the input capture 21 captures the input time of each signal.
【００２７】インプットキャプチャ21にＤＦＧが入力さ
れると、速度検出器22において、その時の入力時刻デー
タと前回ＤＦＧが入力された時の入力時刻データを用い
てＤＦＧの周期に応じた値が演算され、ゲインを調整す
るため適当な係数が乗算され速度誤差値が算出される。
インプットキャプチャ21における垂直同期信号の入力時
刻の取り込みは、記録時は許可されており、再生時は禁
止されている。記録時、インプットキャプチャ21に垂直
同期信号が入力されると、ＣＰＵにおいて１／２分周さ
れ、すなわち２回に１回入力時刻データが取り込まれ基
準位相の時刻データとされる。再生時は、ＣＰＵにおい
て演算により基準位相の時刻データが作成される。イン
プットキャプチャ21にＰＧが入力されると、位相検出器
23において、その時の入力時刻データと基準位相の時刻
データを用いて位相に応じた値が演算され、ゲインを調
整するため適当な係数が乗算され位相誤差値が算出され
る。インプットキャプチャ21における水平同期信号の入
力時刻の取り込みは、再生時は許可されており、記録時
は禁止されている。再生時、インプットキャプチャ21に
水平同期信号が入力されると、速度検出器24において、
その時の入力時刻データと前回水平同期信号が入力され
た時の入力時刻データを用いて水平同期信号の周期に応
じた値が演算され、ゲインを調整するため適当な係数が
乗算され速度誤差値が算出される。When a DFG is input to the input capture 21, the speed detector 22 calculates a value corresponding to the period of the DFG using the input time data at that time and the input time data when the DFG was previously input. The speed error value is calculated by multiplying an appropriate coefficient to adjust the gain.
The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and prohibited during reproduction. At the time of recording, when a vertical synchronizing signal is input to the input capture 21, the CPU divides the frequency by 、, that is, the input time data is fetched once every two times and becomes the time data of the reference phase. At the time of reproduction, time data of the reference phase is created by calculation in the CPU. When PG is input to the input capture 21, the phase detector
At 23, a value corresponding to the phase is calculated using the input time data at that time and the time data of the reference phase, and an appropriate coefficient is multiplied to adjust the gain to calculate a phase error value. The capture of the input time of the horizontal synchronizing signal in the input capture 21 is permitted during reproduction and prohibited during recording. During playback, when a horizontal synchronization signal is input to the input capture 21, the speed detector 24
Using the input time data at that time and the input time data when the previous horizontal synchronization signal was input, a value corresponding to the cycle of the horizontal synchronization signal is calculated, and an appropriate coefficient is multiplied to adjust the gain. Is calculated.
【００２８】インプットキャプチャ21にＣＦＧが入力さ
れると、速度検出器29において、その時の入力時刻デー
タと前回ＣＦＧが入力された時の入力時刻データを用い
てＣＦＧの周期に応じた値が演算され、ゲインを調整す
るため適当な係数が乗算され速度誤差値が算出される。
インプットキャプチャ21におけるＣＴＬ信号の入力時刻
の取り込みは、再生時は許可されており、記録時は禁止
されている。再生時、インプットキャプチャ21にＣＴＬ
信号が入力されると、位相検出器30において、その時の
入力時刻データと基準位相の時刻データを用いて位相に
応じた値が演算され、ゲインを調整するため適当な係数
が乗算され位相誤差値が算出される。この位相誤差値は
予め設定された値と比較され、所定の範囲内に入ってい
れば位相が引き込んでいると判断され、フラグが１にセ
ットされ、所定の範囲内に入っていなければ位相が引き
込んでいないと判断され、フラグが０にクリアされる。
記録時は、ＣＴＬ信号の代わりにＣＦＧを分周した信号
を用いて位相検出を行なう。また、記録時は、このフラ
グは常に０にクリアされている。When a CFG is input to the input capture 21, the speed detector 29 calculates a value corresponding to the cycle of the CFG using the input time data at that time and the input time data when the CFG was previously input. The speed error value is calculated by multiplying an appropriate coefficient to adjust the gain.
The capture of the input time of the CTL signal in the input capture 21 is permitted during reproduction, and is prohibited during recording. During playback, CTL is applied to input capture 21
When the signal is input, the phase detector 30 calculates a value corresponding to the phase using the input time data at that time and the time data of the reference phase, and multiplies by an appropriate coefficient to adjust the gain, and a phase error value is obtained. Is calculated. This phase error value is compared with a preset value. If the phase error value is within a predetermined range, it is determined that the phase is pulled in, the flag is set to 1, and if not, the phase is not within the predetermined range. It is determined that it is not retracted, and the flag is cleared to 0.
At the time of recording, phase detection is performed using a signal obtained by dividing the frequency of CFG instead of the CTL signal. During recording, this flag is always cleared to zero.
【００２９】記録時、および再生時においてフラグが０
の期間は、切換スイッチ25はＤＦＧの速度検出器22の側
に切り換わっており、インプットキャプチャ21にＤＦＧ
が入力されるごとに、加算器26において、ＤＦＧの速度
検出器22の出力の速度誤差値と位相検出器23の出力の位
相誤差値が加算される。再生時においてフラグが１の期
間は、切換スイッチ25は水平同期信号の速度検出器24の
側に切り換わり、インプットキャプチャ21に水平同期信
号が入力されるごとに、加算器26において、水平同期信
号の速度検出器24の出力の速度誤差値と位相検出器23の
出力の位相誤差値が加算される。加算器26の出力の加算
値は、ＰＷＭ変換器27において、加算値に応じたデュー
ティのＰＷＭ信号に変換されて出力される。ＰＷＭ信号
は、ＬＰＦ28において平滑化され直流電圧に変換されＭ
ＤＡ２に入力される。ＭＤＡ２は、この直流電圧に応じ
てドラムモータを駆動する。The flag is set to 0 during recording and reproduction.
During the period of, the changeover switch 25 is switched to the DFG speed detector 22 side, and the DFG is input to the input capture 21.
Each time is input, the adder 26 adds the speed error value of the output of the DFG speed detector 22 and the phase error value of the output of the phase detector 23. During the period in which the flag is 1 during reproduction, the changeover switch 25 is switched to the side of the horizontal sync signal speed detector 24, and every time the horizontal sync signal is input to the input capture 21, the adder 26 sets the horizontal sync signal. The speed error value of the output of the speed detector 24 and the phase error value of the output of the phase detector 23 are added. The added value of the output of the adder 26 is converted by a PWM converter 27 into a PWM signal having a duty corresponding to the added value and output. The PWM signal is smoothed in the LPF 28 and converted into a DC voltage,
Input to DA2. The MDA 2 drives the drum motor according to the DC voltage.
【００３０】次に、図２に示したフローチャートを用い
てＣＰＵの動作について説明する。ステップ40におい
て、インプットキャプチャ21にＤＦＧが入力されていな
ければステップ41へ移り、ステップ41において、垂直同
期信号が入力されていなければステップ42へ移り、ステ
ップ42において、ＰＧが入力されていなければステップ
43へ移り、ステップ43において、水平同期信号が入力さ
れていなければステップ44へ移り、ステップ44におい
て、ＣＦＧが入力されていなければステップ45へ移り、
ステップ45において、ＣＴＬ信号が入力されていなけれ
ばステップ40へ移る。なお、インプットキャプチャ21に
おける垂直同期信号の入力時刻の取り込みは、記録時は
許可されており、再生時は禁止されている。また、イン
プットキャプチャ21における水平同期信号およびＣＴＬ
信号の入力時刻の取り込みは、再生時は許可されてお
り、記録時は禁止されている。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. In step 40, if the DFG is not input to the input capture 21, the process proceeds to step 41. If the vertical synchronization signal is not input in step 41, the process proceeds to step 42. If the PG is not input in step 42, the process proceeds to step 41.
43, if the horizontal synchronizing signal is not input in step 43, the process proceeds to step 44. If the CFG is not input in step 44, the process proceeds to step 45.
In step 45, if the CTL signal has not been input, the process proceeds to step 40. The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and is prohibited during reproduction. Also, the horizontal synchronization signal and CTL in the input capture 21
The capture of the input time of the signal is permitted during reproduction and prohibited during recording.
【００３１】ステップ40において、ＤＦＧが入力されて
いればステップ46へ移る。ＤＦＧが入力された時の入力
時刻データをＴDF1 、前回ＤＦＧが入力された時の入力
時刻データをＴDF0 、適当な定数をＮDF0 とし、ステッ
プ46においてＤＦＧの周期に応じた値 ＮDF＝ＴDF1 −ＴDF0 −ＮDF0 を計算する。なお、ここでは「＝」は等号ではなく、右
辺を左辺に代入することを意味する。次に、ステップ47
へ移り、ゲインを調整するための適当な係数をＫDFと
し、 ＮDF＝ＮDF×ＫDF を計算し速度誤差値とする。次に、ステップ48へ移り、 ＴDF0 ＝ＴDF1 として次回ＤＦＧが入力された時の演算に備える。次
に、ステップ49へ移り、フラグを判別する。再生時にお
いてフラグが１の時は、水平同期信号により速度制御を
行なうのでステップ41へ移る。記録時、あるいは再生時
においてフラグが０の時は、ＤＦＧにより速度制御を行
なうのでステップ50へ移る。ステップ50において、速度
誤差値ＮDFと位相誤差値ＮDPを加算して、加算結果をＰ
ＷＭ変換器27へ出力した後ステップ41へ移る。ＰＷＭ変
換器27から、この加算結果の値に応じたデューティのＰ
ＷＭ信号が出力される。In step 40, if the DFG has been input, the process proceeds to step 46. The input time data when the DFG is input is T DF1 , the input time data when the DFG was last input is T DF0 , and an appropriate constant is N DF0 . In step 46, a value N DF = corresponding to the DFG cycle is set. to calculate the T DF1 -T DF0 -N DF0. Here, “=” does not mean an equal sign, but means that the right side is substituted for the left side. Next, step 47
Then, an appropriate coefficient for adjusting the gain is set to K DF, and N DF = N DF × K DF is calculated and set as a speed error value. Next, the routine proceeds to step 48, where T DF0 = T DF1 and the preparation for the next DFG input is made. Next, the routine proceeds to step 49, where the flag is determined. If the flag is 1 at the time of reproduction, the speed is controlled by the horizontal synchronizing signal, so that the routine proceeds to step 41. When the flag is 0 at the time of recording or reproduction, the speed control is performed by the DFG, so that the process proceeds to step 50. In step 50, the speed error value NDF and the phase error value NDP are added, and the addition result is P
After output to the WM converter 27, the process proceeds to step 41. From the PWM converter 27, the duty ratio P corresponding to the value of the addition result is calculated.
The WM signal is output.
【００３２】記録時、ステップ41において、垂直同期信
号が入力されていればステップ51へ移り、垂直同期信号
のパルス数をカウントするカウンタ値をＣV とし、 ＣV ＝ＣV ＋１ とする。次に、ステップ52において、カウンタ値ＣV が
奇数かどうか判別し、奇数でなければステップ42へ移
り、奇数ならばステップ53へ移る。垂直同期信号が入力
された時の入力時刻データをＴV 、基準位相の時刻デー
タをＴREF とし、ステップ53において、 ＴREF ＝ＴV とした後、ステップ42へ移る。At the time of recording, if a vertical synchronizing signal has been input in step 41, the process proceeds to step 51, where the counter value for counting the number of pulses of the vertical synchronizing signal is C V, and C V = C V +1. Next, in step 52, it is determined whether or not the counter value C V is an odd number. If it is not an odd number, the process proceeds to step 42, and if it is an odd number, the process proceeds to step 53. The input time data when the vertical synchronizing signal is input is T V , the time data of the reference phase is T REF, and in step 53, T REF = T V.
【００３３】ステップ42において、ＰＧが入力されてい
ればステップ54へ移り、ＰＧが入力された時の入力時刻
データをＴDP、適当な定数をＮDP0 とし、ＰＧと基準位
相の位相差に応じた値 ＮDP＝ＴDP−ＴREF −ＮDP0 を計算する。次に、ステップ55へ移り、ゲインを調整す
るための適当な係数をＫDPとし、 ＮDP＝ＮDP×ＫDP を計算し位相誤差値とする。次に、ステップ56へ移り、
再生モードかどうか判別し、再生モードでなければステ
ップ43へ移り、再生モードならばステップ57へ移る。垂
直同期信号の周期の２倍に相当する時刻データをＴ2Vと
し、ステップ57において、 ＴREF ＝ＴREF ＋Ｔ２Ｖ として次の基準位相の時刻データを計算し、次回ＰＧが
入力をされた時の演算の準備をした後、ステップ４３へ
移る。In step 42, if PG has been input, the process proceeds to step 54, where the input time data at the time of input of PG is T DP , an appropriate constant is N DP0, and according to the phase difference between PG and the reference phase. The calculated value N DP = T DP −T REF −N DP0 is calculated. Next, the routine proceeds to step 55, in which an appropriate coefficient for adjusting the gain is set as K DP, and N DP = N DP × K DP is calculated and used as a phase error value. Next, proceed to step 56,
It is determined whether or not the mode is the playback mode. If the mode is not the playback mode, the process proceeds to step 43. If the mode is the playback mode, the process proceeds to step 57. The time data corresponding to twice the period of the vertical synchronizing signal is defined as T 2V . In step 57, the time data of the next reference phase is calculated by setting T REF = T REF + T 2V , and the next time PG is input. After preparing for the operation, the process proceeds to step 43.
【００３４】再生時、ステップ43において、水平同期信
号が入力されていればステップ58へ移る。水平同期信号
が入力された時の入力時刻データをＴH1、前回水平同期
信号が入力された時の入力時刻データをＴH0、適当な定
数をＮH0とし、ステップ58において、水平同期信号の周
期に応じた値 ＮH ＝ＴH1−ＴH0−ＮH0 を計算する。次に、ステップ59へ移り、ゲインを調整す
るための適当な係数をＫH とし、 ＮH ＝ＮH ×ＫH を計算し速度誤差値とする。次に、ステップ60へ移り、 ＴH0＝ＴH1 として次回水平同期信号が入力された時の演算に備え
る。次に、ステップ61へ移り、フラグを判別する。フラ
グが０であれば、ＤＦＧにより速度制御を行なうのでス
テップ44へ移り、フラグが１であれば、水平同期信号に
より速度制御を行なうのでステップ62へ移る。ステップ
62において、速度誤差値ＮH と位相誤差値ＮDPを加算し
て、加算結果をＰＷＭ変換器27へ出力した後ステップ44
へ移る。ＰＷＭ変換器27から、この加算結果の値に応じ
たデューティのＰＷＭ信号が出力される。At the time of reproduction, if a horizontal synchronizing signal has been input in step 43, the process proceeds to step 58. The input time data when the horizontal synchronization signal is input is T H1 , the input time data when the previous horizontal synchronization signal was input is T H0 , and an appropriate constant is N H0. Is calculated according to the following equation: NH = TH1 - TH0 - NH0 . Next, the process proceeds to step 59, where K H is an appropriate coefficient for adjusting the gain, and N H = N H × K H is calculated to obtain a speed error value. Next, the routine proceeds to step 60, where T H0 = T H1 , to prepare for the calculation when the next horizontal synchronization signal is input. Next, the routine proceeds to step 61, where a flag is determined. If the flag is 0, the flow goes to step 44 because the speed control is performed by the DFG. If the flag is 1, the flow goes to step 62 because the speed control is performed by the horizontal synchronization signal. Steps
At 62, the speed error value N H and the phase error value N DP are added, and the addition result is output to the PWM converter 27.
Move to The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００３５】ステップ44において、ＣＦＧが入力されて
いればステップ63へ移る。ＣＦＧが入力された時の入力
時刻データをＴCF1 、前回ＣＦＧが入力された時の入力
時刻データをＴCF0 、適当な定数をＮCF0 とし、ステッ
プ63において、ＣＦＧの周期に応じた値 ＮCF＝ＴCF1 −ＴCF0 −ＮCF0 を計算する。次に、ステップ64へ移り、ゲインを調整す
るための適当な係数をＫCFとし、 ＮCF＝ＮCF×ＫＣＦ を計算し速度誤差値とする。次に、ステップ６５へ移
り、 ＴCF0 ＝ＴCF1 として次回ＣＦＧが入力された時の演算に備える。次
に、ステップ66へ移り、速度誤差値ＮCFと位相誤差値Ｎ
CPを加算し、加算結果をＰＷＭ変換器32へ出力した後ス
テップ45へ移る。ＰＷＭ変換器32から、この加算結果の
値に応じたデューティのＰＷＭ信号が出力される。If it is determined in step 44 that the CFG has been input, the process proceeds to step 63. The input time data when CFG is input is T CF1 , the input time data when CFG is input last time is T CF0 , and an appropriate constant is N CF0 . In step 63, a value N CF according to the cycle of the CFG is set. = T CF1- T CF0- N CF0 is calculated. Next, the routine proceeds to step 64, in which an appropriate coefficient for adjusting the gain is set to K CF, and N CF = N CF × K CF is calculated and set as a speed error value. Next, the routine proceeds to step 65, where T CF0 = T CF1 and a preparation is made for the next time CFG is input. Next, the routine proceeds to step 66, in which the speed error value N CF and the phase error value N
After adding the CP and outputting the addition result to the PWM converter 32, the process proceeds to step 45. The PWM converter 32 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００３６】再生時、ステップ45において、ＣＴＬ信号
が入力されていればステップ67へ移り、ＣＴＬ信号が入
力された時の入力時刻データをＴCP、適当な定数をＮ
CP0 とし、ＣＴＬ信号と基準位相の位相差に応じた値 ＮCP＝ＴCP−ＴREF −ＮCP0 を計算する。次に、ステップ68へ移り、ゲインを調整す
るための適当な係数をＫCPとし、 ＮCP＝ＮCP×ＫCP を計算し位相誤差値とする。なお、記録時はＣＴＬ信号
の代わりにＣＦＧを分周した信号を用いる。At the time of reproduction, in step 45, if the CTL signal has been input, the process proceeds to step 67, where the input time data when the CTL signal is input is T CP , and an appropriate constant is N.
Assuming CP0 , a value N CP = T CP −T REF −N CP0 according to the phase difference between the CTL signal and the reference phase is calculated. Next, the routine proceeds to step 68, in which an appropriate coefficient for adjusting the gain is set as K CP, and N CP = N CP × K CP is calculated and set as a phase error value. At the time of recording, a signal obtained by dividing the frequency of CFG is used instead of the CTL signal.
【００３７】次に、ステップ69において、位相誤差値Ｎ
CPを予め設定した値ＮCPMAX と比較し、 ＮCP＜ＮCPMAX ならばステップ70へ移り、さもなければステップ72へ移
る。ステップ70において位相誤差値ＮCPを予め設定した
値ＮCPMIN と比較し、 ＮCP＞ＮCPMIN ならばステップ71へ移り、さもなければステップ72へ移
る。ステップ71において、フラグを１にセットしてステ
ップ40へ戻る。ステップ72において、フラグを０にクリ
アしてステップ40へ戻る。なお、ＮCPMAX はキャプスタ
ンの位相が引き込んでいる時の位相誤差値ＮCPより少し
大きい値であり、ＮCPMIN はキャプスタンの位相が引き
込んでいる時の位相誤差値ＮCPより少し小さい値であ
る。Next, in step 69, the phase error value N
The CP is compared with a preset value N CPMAX, and if N CP <N CPMAX , the process proceeds to step 70; otherwise, the process proceeds to step 72. Compared with the phase error value a value N CPMIN where the N CP preset in step 70, the routine goes to N CP> N CPMIN If step 71, otherwise goes to step 72. In step 71, the flag is set to 1 and the process returns to step 40. In step 72, the flag is cleared to 0 and the process returns to step 40. Note that N CPMAX is a value slightly larger than the phase error value N CP when the phase of the capstan is pulled in, and N CPMIN is a value slightly smaller than the phase error value N CP when the phase of the capstan is pulled in. is there.
【００３８】なお、上記実施例においては、位相誤差値
が一定範囲内にあるかどうかにより、キャプスタンの位
相が引き込んでいるかどうか判別する場合について示し
たが、位相誤差値の変動量が一定範囲内にあるかどうか
により、キャプスタンの位相が引き込んでいるかどうか
判別するようにしてもよい。In the above embodiment, the case where it is determined whether or not the phase of the capstan is pulled in based on whether or not the phase error value is within a certain range has been described. It may be determined whether or not the phase of the capstan is pulled in, depending on whether or not the phase is within.
【００３９】その判別方法を以下に示す。ｉ（ｉ＝１，
・・・，Ｌ；Ｌは適当な整数）回前の位相誤差値をＮ
CPi とし、今回の位相誤差値ＮCPとの差の絶対値｜ＮCP
−ＮCPi ｜を計算する。この値を予め設定したしきい値
ＮTHと比較し、すべてのｉについて、 ｜ＮCP−ＮCPi ｜＜ＮTH，（ｉ＝１，・・・，Ｌ） の関係が成り立てば、キャプスタンの位相が引き込んで
いると判別してフラグを１にセットする。ひとつでも ｜ＮCP−ＮCPi ｜≧ＮTH となるものがあれば、キャプスタンの位相が引き込んで
いないと判別してフラグを０にクリアする。The method for the determination is described below. i (i = 1,
.., L; L is an appropriate integer.
CPi and the absolute value of the difference from the current phase error value N CP | N CP
-N CPi | is calculated. This value is compared with a preset threshold value N TH, and if the relationship of | N CP −N CPi | <N TH (i = 1,..., L) holds for all i, the capstan It is determined that the phase is pulled in, and the flag is set to 1. If any one of | N CP −N CPi | ≧ N TH is satisfied, it is determined that the phase of the capstan is not pulled in, and the flag is cleared to 0.
【００４０】実施例２．実施例１では、再生時において
キャプスタンの位相が引き込んでいるかどうかに応じ
て、水平同期信号を用いてドラムの速度制御を行なう
か、ＤＦＧを用いてドラムの速度制御を行なうかを切り
換えるようにしたが、キャプスタンの位相の引き込み状
態の代わりに、再生映像信号の出力レベルに応じて切り
換えるようにしてもよい。以下に、その詳細を示す。な
お、キャプスタンの速度制御および位相制御の方法は、
実施例１に示したものと同一であるので、図および説明
を省略する。Embodiment 2 FIG. In the first embodiment, depending on whether or not the phase of the capstan is pulled in at the time of reproduction, it is possible to switch between controlling the speed of the drum using the horizontal synchronization signal and controlling the speed of the drum using the DFG. However, the switching may be performed according to the output level of the reproduced video signal instead of the capstan phase being pulled in. The details are described below. In addition, the method of speed control and phase control of the capstan
Since this is the same as that shown in the first embodiment, the drawings and description are omitted.
【００４１】図３において、１はドラムモータ、２はモ
ータ駆動回路、３はドラムモータ１の回転数に比例した
周波数信号ＤＦＧを作成するＤＦＧ部、４はドラムモー
タ１の回転位相を表わす信号ＰＧを作成するＰＧ部、20
はマイクロプロセッサ、21は信号の入力時刻を計測する
インプットキャプチャ、22はＤＦＧの周期を検出して速
度誤差値を演算する速度検出器、23は基準位相信号とＰ
Ｇの位相差を検出して位相誤差値を演算する位相検出
器、24は再生水平同期信号の周期を検出して速度誤差値
を演算する速度検出器、25はＤＦＧの速度検出器22と水
平同期信号の速度検出器24の出力を切り換える切換スイ
ッチ、26は位相検出器23と切換スイッチ25の出力を加算
する加算器、27は加算器26の出力をＰＷＭ信号に変換す
るＰＷＭ変換器、28はＰＷＭ信号を平滑化して直流電圧
にするＬＰＦ、34はヘッドアンプ（図示せず）から出力
される再生映像信号をエンベロープ検波する検波回路、
35はＡ／Ｄコンバータである。In FIG. 3, 1 is a drum motor, 2 is a motor drive circuit, 3 is a DFG section for generating a frequency signal DFG proportional to the number of revolutions of the drum motor 1, and 4 is a signal PG representing the rotational phase of the drum motor 1. PG part to create, 20
Is a microprocessor, 21 is an input capture that measures the input time of the signal, 22 is a speed detector that detects the period of the DFG and calculates a speed error value, 23 is a reference phase signal and P
A phase detector that detects the phase difference of G and calculates a phase error value, 24 is a speed detector that detects the period of the reproduced horizontal synchronizing signal and calculates a speed error value, and 25 is a speed detector that is horizontal to the DFG speed detector 22. A changeover switch for switching the output of the synchronous signal speed detector 24; 26, an adder for adding the outputs of the phase detector 23 and the changeover switch 25; 27, a PWM converter for converting the output of the adder 26 to a PWM signal; Is an LPF that smoothes the PWM signal to make it a DC voltage, 34 is a detection circuit that performs envelope detection on a reproduced video signal output from a head amplifier (not shown),
35 is an A / D converter.
【００４２】次に、動作について説明する。ドラムモー
タ１が回転すると、ＤＦＧ部３において、回転速度に比
例した周波数のＤＦＧが１回転あたりｎ（ｎは正の整
数）パルス発生し、ＰＧ部４において、１回転につき１
パルスのＰＧが発生する。このＤＦＧ、ＰＧ、記録すべ
き映像信号から抽出された垂直同期信号および再生映像
信号から抽出された水平同期信号がマイクロプロセッサ
20に入力され、インプットキャプチャ21において各信号
の入力時刻が取り込まれる。また、再生時、ＤＦＧが入
力されるごとに、再生映像信号出力をエンベロープ検波
した検波回路34の出力が、Ａ／Ｄコンバータ35でディジ
タル値に変換されて、マイクロプロセッサ20に取り込ま
れる。Next, the operation will be described. When the drum motor 1 rotates, the DFG 3 generates n (n is a positive integer) pulses of DFG having a frequency proportional to the rotation speed per rotation.
A pulse PG is generated. The DFG, PG, the vertical synchronizing signal extracted from the video signal to be recorded and the horizontal synchronizing signal extracted from the reproduced video signal
The input time of each signal is captured by an input capture 21. Also, at the time of reproduction, every time a DFG is input, the output of the detection circuit 34 that has performed envelope detection on the output of the reproduced video signal is converted into a digital value by the A / D converter 35 and taken into the microprocessor 20.
【００４３】インプットキャプチャ21にＤＦＧが入力さ
れると、速度検出器22において、その時の入力時刻デー
タと前回ＤＦＧが入力された時の入力時刻データを用い
てＤＦＧの周期に応じた値が演算され、ゲインを調整す
るため適当な係数が乗算され速度誤差値が算出される。
また、再生時、ＤＦＧが入力されるごとに、Ａ／Ｄコン
バータ35で変換されたディジタル値が予め設定した値と
比較され、この設定値より大きければ、再生映像信号レ
ベルが十分大きいと判断され、フラグが１にセットさ
れ、この設定値より小さければ、再生映像信号レベルが
十分大きくないと判断され、フラグが０にクリアされ
る。インプットキャプチャ21における垂直同期信号の入
力時刻の取り込みは、記録時は許可されており、再生時
は禁止されている。記録時、インプットキャプチャ21に
垂直同期信号が入力されると、ＣＰＵにおいて１／２分
周され、すなわち２回に１回入力時刻データが取り込ま
れ基準位相の時刻データとされる。再生時は、ＣＰＵに
おいて演算により基準位相の時刻データが作成される。
インプットキャプチャ21にＰＧが入力されると、位相検
出器23において、その時の入力時刻データと基準位相の
時刻データを用いて位相に応じた値が演算され、ゲイン
を調整するため適当な係数が乗算され位相誤差値が算出
される。インプットキャプチャ21における水平同期信号
の入力時刻の取り込みは、再生時は許可されており、記
録時は禁止されている。再生時、インプットキャプチャ
21に水平同期信号が入力されると、速度検出器24におい
て、その時の入力時刻データと前回水平同期信号が入力
された時の入力時刻データを用いて水平同期信号の周期
に応じた値が演算され、ゲインを調整するため適当な係
数が乗算され速度誤差値が算出される。When the DFG is input to the input capture 21, the speed detector 22 calculates a value corresponding to the cycle of the DFG using the input time data at that time and the input time data when the DFG was previously input. The speed error value is calculated by multiplying an appropriate coefficient to adjust the gain.
During reproduction, every time a DFG is input, the digital value converted by the A / D converter 35 is compared with a preset value. If the digital value is larger than the preset value, it is determined that the reproduced video signal level is sufficiently large. , Is set to 1. If the value is smaller than the set value, it is determined that the reproduced video signal level is not sufficiently high, and the flag is cleared to 0. The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and prohibited during reproduction. At the time of recording, when a vertical synchronizing signal is input to the input capture 21, the CPU divides the frequency by 、, that is, the input time data is fetched once every two times and becomes the time data of the reference phase. At the time of reproduction, time data of the reference phase is created by calculation in the CPU.
When the PG is input to the input capture 21, a value corresponding to the phase is calculated in the phase detector 23 using the input time data at that time and the time data of the reference phase, and is multiplied by an appropriate coefficient to adjust the gain. And a phase error value is calculated. The capture of the input time of the horizontal synchronizing signal in the input capture 21 is permitted during reproduction and prohibited during recording. Input capture during playback
When the horizontal sync signal is input to 21, the speed detector 24 calculates a value corresponding to the cycle of the horizontal sync signal using the input time data at that time and the input time data when the previous horizontal sync signal was input. Then, an appropriate coefficient is multiplied to adjust the gain, and a speed error value is calculated.
【００４４】記録時、および再生時においてフラグが０
の時は、切換スイッチ25はＤＦＧの速度検出器22の側に
切り換わっており、インプットキャプチャ21にＤＦＧが
入力されるごとに、加算器26において、ＤＦＧの速度検
出器22の出力の速度誤差値と位相検出器23の出力の位相
誤差値が加算される。再生時においてフラグが１の時
は、切換スイッチ25は水平同期信号の速度検出器24の側
に切り換わり、インプットキャプチャ21に水平同期信号
が入力されるごとに、加算器26において、水平同期信号
の速度検出器24の出力の速度誤差値と位相検出器23の出
力の位相誤差値が加算される。加算器26の出力の加算値
は、ＰＷＭ変換器27において、加算値に応じたデューテ
ィのＰＷＭ信号に変換されて出力される。ＰＷＭ信号
は、ＬＰＦ28において平滑化され直流電圧に変換されＭ
ＤＡ２に入力される。ＭＤＡ２は、この直流電圧に応じ
てドラムモータを駆動する。The flag is set to 0 during recording and during reproduction.
In the case of (1), the changeover switch 25 is switched to the side of the DFG speed detector 22, and every time the DFG is input to the input capture 21, the adder 26 sets the speed error of the output of the DFG speed detector 22. The value and the phase error value of the output of the phase detector 23 are added. When the flag is 1 at the time of reproduction, the changeover switch 25 is switched to the side of the horizontal sync signal speed detector 24, and every time the horizontal sync signal is input to the input capture 21, the adder 26 sets the horizontal sync signal. The speed error value of the output of the speed detector 24 and the phase error value of the output of the phase detector 23 are added. The added value of the output of the adder 26 is converted by a PWM converter 27 into a PWM signal having a duty corresponding to the added value and output. The PWM signal is smoothed in the LPF 28 and converted into a DC voltage,
Input to DA2. The MDA 2 drives the drum motor according to the DC voltage.
【００４５】次に、図４に示したフローチャートを用い
てＣＰＵの動作について説明する。ステップ40におい
て、インプットキャプチャ21にＤＦＧが入力されていな
ければステップ41へ移り、ステップ41において、垂直同
期信号が入力されていなければステップ42へ移り、ステ
ップ42において、ＰＧが入力されていなければステップ
43へ移り、ステップ43において、水平同期信号が入力さ
れていなければステップ40へ移る。なお、インプットキ
ャプチャ21における垂直同期信号の入力時刻の取り込み
は、記録時は許可されており、再生時は禁止されてい
る。また、インプットキャプチャ21における水平同期信
号の入力時刻の取り込みは、再生時は許可されており、
記録時は禁止されている。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. In step 40, if the DFG is not input to the input capture 21, the process proceeds to step 41. If the vertical synchronization signal is not input in step 41, the process proceeds to step 42. If the PG is not input in step 42, the process proceeds to step 41.
The process moves to 43, and in step 43, if the horizontal synchronizing signal is not input, the process moves to step 40. The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and is prohibited during reproduction. In addition, the capture of the input time of the horizontal synchronization signal in the input capture 21 is permitted during reproduction, and
It is prohibited during recording.
【００４６】ステップ40において、ＤＦＧが入力されて
いればステップ73へ移り、検波回路34の出力をＡ／Ｄ変
換し結果をＮENV とする。次に、ステップ74へ移り、Ｎ
ENVを予め設定したしきい値ＮTHと比較する。 ＮENV ＞ＮTH ならば、ステップ75へ移り、フラグを１にセットした
後、ステップ46へ移る。さもなければ、ステップ76へ移
り、フラッグを０にクリアした後、ステップ46へ移る。
ステップ46からステップ48までの動作は実施例１の場合
と同じである。次に、ステップ49へ移り、フラグを判別
する。再生時において、フラグが１の時は、水平同期信
号により速度制御を行なうのでステップ41へ移る。記録
時、あるいは再生時においてフラグが０の時は、ＤＦＧ
により速度制御を行なうのでステップ50へ移る。ステッ
プ50において、速度誤差値ＮDFと位相誤差値ＮDPを加算
して、加算結果をＰＷＭ変換器27へ出力した後ステップ
41へ移る。ＰＷＭ変換器27から、この加算結果の値に応
じたデューティのＰＷＭ信号が出力される。In step 40, if the DFG has been input, the process proceeds to step 73, where the output of the detection circuit 34 is A / D converted and the result is set to N ENV . Next, the routine proceeds to step 74, where N
ENV is compared with a preset threshold value N TH . If N ENV > N TH , the process proceeds to step 75, where the flag is set to 1, and then the process proceeds to step 46. Otherwise, proceed to step 76, clear the flag to 0, and proceed to step 46.
The operations from step 46 to step 48 are the same as those in the first embodiment. Next, the routine proceeds to step 49, where the flag is determined. At the time of reproduction, when the flag is 1, since the speed control is performed by the horizontal synchronization signal, the process proceeds to step 41. If the flag is 0 during recording or playback,
Then, the process proceeds to step 50. In step 50, the speed error value NDF and the phase error value NDP are added, and the addition result is output to the PWM converter 27.
Move to 41. The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００４７】記録時、ステップ41において、垂直同期信
号が入力されていればステップ51へ移る。ステップ51か
らステップ53までの動作は実施例１の場合と同じであ
る。At the time of recording, if a vertical synchronizing signal has been input in step 41, the process proceeds to step 51. The operations from step 51 to step 53 are the same as those in the first embodiment.
【００４８】ステップ42において、ＰＧが入力されてい
ればステップ54へ移る。ステップ54からステップ57まで
の動作は実施例１の場合と同じである。If it is determined in step 42 that PG has been input, the process proceeds to step 54. The operations from step 54 to step 57 are the same as those in the first embodiment.
【００４９】再生時、ステップ43において、水平同期信
号が入力されていればステップ58へ移る。ステップ58か
らステップ60までの動作は実施例１の場合と同じであ
る。次に、ステップ61へ移り、フラグを判別する。フラ
グが０の時は、ＤＦＧにより速度制御を行なうのでステ
ップ40へ移り、フラグが１の時は、水平同期信号により
速度制御を行なうのでステップ62へ移る。ステップ62に
おいて、速度誤差値ＮHと位相誤差値ＮDPを加算して、
加算結果をＰＷＭ変換器27へ出力した後ステップ40へ移
る。ＰＷＭ変換器27から、この加算結果の値に応じたデ
ューティのＰＷＭ信号が出力される。At the time of reproduction, if a horizontal synchronizing signal has been input in step 43, the process proceeds to step 58. The operations from step 58 to step 60 are the same as in the first embodiment. Next, the routine proceeds to step 61, where a flag is determined. If the flag is 0, the flow goes to step 40 because the speed control is performed by the DFG. If the flag is 1, the flow goes to step 62 because the speed control is performed by the horizontal synchronization signal. In step 62, the speed error value N H and the phase error value N DP are added, and
After the addition result is output to the PWM converter 27, the process proceeds to step 40. The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００５０】なお、上記実施例においては、ヘッドアン
プから出力される再生映像信号をエンベロープ検波し、
Ａ／Ｄ変換してマイクロプロセッサに取り込み、しきい
値と比較するようにした場合について示したが、エンベ
ロープ検波した出力をコンパレータ等のアナログ回路で
一定電圧と比較してロジックレベルに変換し、入力ポー
トからマイクロプロセッサに取り込むようにしてもよ
い。In the above embodiment, the reproduced video signal output from the head amplifier is subjected to envelope detection,
Although the case where the A / D conversion is performed and the result is taken into the microprocessor and compared with the threshold value has been described, the output obtained by envelope detection is compared with a constant voltage by an analog circuit such as a comparator, and converted into a logic level. You may make it take in to a microprocessor from a port.
【００５１】また、上記実施例においては、ＤＦＧが入
力されるごとに再生映像信号レベルを判別するようにし
た場合について示したが、１トラックにつき１回ずつ
等、他のタイミングで再生映像信号レベルを判別するよ
うにしてもよい。In the above embodiment, the case where the reproduced video signal level is determined every time a DFG is input has been described. However, the reproduced video signal level is determined at another timing, such as once per track. May be determined.
【００５２】実施例３．次に、再生時、ドラムの速度制
御をＤＦＧを用いて行なうか、再生水平同期信号を用い
て行なうかを使用者が設定する方式について説明する。
図５において、検波回路34およびＡ／Ｄコンバータ35の
代わりに、キー操作部（図示せず）に取り付けられた切
換スイッチ36および入力ポート37が設けられている点を
除いては、図３に示した実施例２と同じ構成である。切
換スイッチ36の一方の入力端子は電源に接続されてお
り、他方の入力端子はグランドに接続されている。切換
スイッチ36の出力端子は入力ポート37に接続されてお
り、使用者の選択した「Ｈ」レベルあるいは「Ｌ」レベ
ルが、入力ポート37からマイクロプロセッサ20に取り込
まれる。ここでは、「Ｈ」レベルの時、再生水平同期信
号を用いてドラムの速度制御を行い、「Ｌ」レベルの
時、ＤＦＧを用いてドラムの速度制御を行なうものとす
る。Embodiment 3 FIG. Next, a description will be given of a method in which the user sets whether to control the speed of the drum using the DFG or the reproduction horizontal synchronization signal during reproduction.
5, except that a detection circuit 34 and an A / D converter 35 are replaced by a changeover switch 36 and an input port 37 attached to a key operation unit (not shown). The configuration is the same as that of the second embodiment shown. One input terminal of the changeover switch 36 is connected to the power supply, and the other input terminal is connected to the ground. The output terminal of the changeover switch 36 is connected to the input port 37, and the “H” level or the “L” level selected by the user is taken into the microprocessor 20 from the input port 37. Here, it is assumed that when the level is "H", the speed of the drum is controlled using the reproduced horizontal synchronization signal, and when the level is "L", the speed of the drum is controlled using the DFG.
【００５３】次に、動作について説明する。ドラムモー
タ１が回転すると、ＤＦＧ部３において、回転速度に比
例した周波数のＤＦＧが１回転あたりｎ（ｎは正の整
数）パルス発生し、ＰＧ部４において、１回転につき１
パルスのＰＧが発生する。このＤＦＧ、ＰＧ、記録すべ
き映像信号から抽出された垂直同期信号および再生映像
信号から抽出された水平同期信号がマイクロプロセッサ
20に入力され、インプットキャプチャ21において各信号
の入力時刻が取り込まれる。また、再生時、使用者が切
り換えた切換スイッチ36の出力が、入力ポート37からマ
イクロプロセッサ20に取り込まれる。Next, the operation will be described. When the drum motor 1 rotates, the DFG 3 generates n (n is a positive integer) pulses of DFG having a frequency proportional to the rotation speed per rotation.
A pulse PG is generated. The DFG, PG, the vertical synchronizing signal extracted from the video signal to be recorded and the horizontal synchronizing signal extracted from the reproduced video signal
The input time of each signal is captured by an input capture 21. At the time of reproduction, the output of the changeover switch 36 switched by the user is taken into the microprocessor 20 from the input port 37.
【００５４】インプットキャプチャ21にＤＦＧが入力さ
れると、速度検出器22において、その時の入力時刻デー
タと前回ＤＦＧが入力された時の入力時刻データを用い
てＤＦＧの周期に応じた値が演算され、ゲインを調整す
るため適当な係数が乗算され速度誤差値が算出される。
インプットキャプチャ21における垂直同期信号の入力時
刻の取り込みは、記録時は許可されており、再生時は禁
止されている。記録時、インプットキャプチャ21に垂直
同期信号が入力されると、ＣＰＵにおいて１／２分周さ
れ、すなわち２回に１回入力時刻データが取り込まれ基
準位相の時刻データとされる。再生時は、ＣＰＵにおい
て演算により基準位相の時刻データが作成される。イン
プットキャプチャ21にＰＧが入力されると、位相検出器
23において、その時の入力時刻データと基準位相の時刻
データを用いて位相に応じた値が演算され、ゲインを調
整するため適当な係数が乗算され位相誤差値が算出され
る。インプットキャプチャ21における水平同期信号の入
力時刻の取り込みは、再生時は許可されており、記録時
は禁止されている。再生時、インプットキャプチャ21に
水平同期信号か入力されると、速度検出器24において、
その時の入力時刻データと前回水平同期信号が入力され
た時の入力時刻データを用いて水平同期信号の周期に応
じた値が演算され、ゲインを調整するため適当な係数が
乗算され速度誤差値が算出される。When a DFG is input to the input capture 21, the speed detector 22 calculates a value corresponding to the cycle of the DFG using the input time data at that time and the input time data when the DFG was previously input. The speed error value is calculated by multiplying an appropriate coefficient to adjust the gain.
The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and prohibited during reproduction. At the time of recording, when a vertical synchronizing signal is input to the input capture 21, the CPU divides the frequency by 、, that is, the input time data is fetched once every two times and becomes the time data of the reference phase. At the time of reproduction, time data of the reference phase is created by calculation in the CPU. When PG is input to the input capture 21, the phase detector
At 23, a value corresponding to the phase is calculated using the input time data at that time and the time data of the reference phase, and an appropriate coefficient is multiplied to adjust the gain to calculate a phase error value. The capture of the input time of the horizontal synchronizing signal in the input capture 21 is permitted during reproduction and prohibited during recording. During playback, when a horizontal synchronization signal is input to the input capture 21, the speed detector 24
Using the input time data at that time and the input time data when the previous horizontal synchronization signal was input, a value corresponding to the cycle of the horizontal synchronization signal is calculated, and an appropriate coefficient is multiplied to adjust the gain. Is calculated.
【００５５】記録時、および再生時において入力ポート
37が「Ｌ」レベルの時は、切換スイッチ25はＤＦＧの速
度検出器22の側に切り換わっており、インプットキャプ
チャ21にＤＦＧが入力されるごとに、加算器26におい
て、ＤＦＧの速度検出器22の出力の速度誤差値と位相検
出器23の出力の位相誤差値が加算される。再生時におい
て入力ポート37が「Ｈ」レベルの時は、切換スイッチ25
は水平同期信号の速度検出器24の側に切り換わり、イン
プットキャプチャ21に水平同期信号が入力されるごと
に、加算器26において、水平同期信号の速度検出器24の
出力の速度誤差値と位相検出器23の出力の位相誤差値が
加算される。加算器26の出力の加算値は、ＰＷＭ変換器
27において、加算値に応じたデューティのＰＷＭ信号に
変換されて出力される。ＰＷＭ信号は、ＬＰＦ28におい
て平滑化され直流電圧に変換されＭＤＡ２に入力され
る。ＭＤＡ２は、この直流電圧に応じてドラムモータを
駆動する。Input port during recording and reproduction
When 37 is at the “L” level, the changeover switch 25 is switched to the side of the DFG speed detector 22, and every time the DFG is input to the input capture 21, the adder 26 causes the DFG speed detector The speed error value of the output of 22 and the phase error value of the output of the phase detector 23 are added. When the input port 37 is at “H” level during reproduction, the changeover switch 25
Is switched to the side of the horizontal sync signal speed detector 24, and every time the horizontal sync signal is input to the input capture 21, the adder 26 sets the speed error value and phase of the output of the horizontal sync signal speed detector 24. The phase error value of the output of the detector 23 is added. The added value of the output of the adder 26 is a PWM converter
At 27, the signal is converted into a PWM signal having a duty corresponding to the added value and output. The PWM signal is smoothed by the LPF 28, converted into a DC voltage, and input to the MDA 2. The MDA 2 drives the drum motor according to the DC voltage.
【００５６】次に、図６に示したフローチャートを用い
てＣＰＵの動作について説明する。ステップ40におい
て、インプットキャプチャ21にＤＦＧが入力されていな
ければステップ41へ移り、ステップ41において、垂直同
期信号が入力されていなければステップ42へ移り、ステ
ップ42において、ＰＧが入力されていなければステップ
43へ移り、ステップ43において、水平同期信号が入力さ
れていなければステップ40へ移る。なお、インプットキ
ャプチャ21における垂直同期信号の入力時刻の取り込み
は、記録時は許可されており、再生時は禁止されてい
る。また、インプットキャプチャ21における水平同期信
号の入力時刻の取り込みは、再生時は許可されており、
記録時は禁止されている。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. In step 40, if the DFG is not input to the input capture 21, the process proceeds to step 41. If the vertical synchronization signal is not input in step 41, the process proceeds to step 42. If the PG is not input in step 42, the process proceeds to step 41.
The process moves to 43, and in step 43, if the horizontal synchronizing signal is not input, the process moves to step 40. The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and is prohibited during reproduction. In addition, the capture of the input time of the horizontal synchronization signal in the input capture 21 is permitted during reproduction, and
It is prohibited during recording.
【００５７】ステップ40において、ＤＦＧが入力されて
いればステップ46へ移る。ステップ46からステップ48ま
での動作は実施例１の場合と同じである。次に、ステッ
プ49へ移り、ＤＦＧにより速度制御を行なうかどうか判
別する。再生時において、入力ポート37が「Ｈ」レベル
の時は、水平同期信号により速度制御を行なうのでステ
ップ41へ移る。記録時、あるいは再生時において入力ポ
ート37が「Ｌ」レベルの時は、ＤＦＧにより速度制御を
行なうのでステップ50へ移る。ステップ50において、速
度誤差値ＮDFと位相誤差値ＮDPを加算して、加算結果を
ＰＷＭ変換器２７へ出力した後ステップ４１へ移る。Ｐ
ＷＭ変換器27から、この加算結果の値に応じたデューテ
ィのＰＷＭ信号が出力される。In step 40, if the DFG has been input, the flow proceeds to step 46. The operations from step 46 to step 48 are the same as those in the first embodiment. Next, the routine proceeds to step 49, where it is determined whether or not to perform speed control by DFG. At the time of reproduction, when the input port 37 is at the "H" level, the speed control is performed by the horizontal synchronizing signal. When the input port 37 is at "L" level during recording or reproduction, the speed control is performed by the DFG. In step 50, the speed error value NDF and the phase error value NDP are added, and the addition result is output to the PWM converter 27. P
The WM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００５８】記録時、ステップ41において、垂直同期信
号が入力されていればステップ51へ移る。ステップ51か
らステップ53までの動作は実施例１の場合と同じであ
る。At the time of recording, if a vertical synchronizing signal has been input in step 41, the process proceeds to step 51. The operations from step 51 to step 53 are the same as those in the first embodiment.
【００５９】ステップ42において、ＰＧが入力されてい
ればステップ54へ移る。ステップ54からステップ57まで
の動作は実施例１の場合と同じである。If it is determined in step 42 that the PG has been input, the process proceeds to step 54. The operations from step 54 to step 57 are the same as those in the first embodiment.
【００６０】再生時、ステップ43において、水平同期信
号が入力されていればステップ58へ移る。ステップ58か
らステップ60までの動作は実施例１の場合と同じであ
る。次に、ステップ61へ移り、ＤＦＧにより速度制御を
行なうかどうか判別する。入力ポート37が「Ｌ」レベル
の時は、ＤＦＧにより速度制御を行なうのでステップ40
へ移り、入力ポート37が「Ｈ」レベルの時は、水平同期
信号により速度制御を行なうのでステップ62へ移る。ス
テップ62において、速度誤差値ＮH と位相誤差値ＮDPを
加算して、加算結果をＰＷＭ変換器27へ出力した後ステ
ップ40へ移る。ＰＷＭ変換器27から、この加算結果の値
に応じたデューティのＰＷＭ信号が出力される。At the time of reproduction, if a horizontal synchronizing signal has been input in step 43, the process proceeds to step 58. The operations from step 58 to step 60 are the same as in the first embodiment. Next, the routine proceeds to step 61, where it is determined whether or not to perform speed control by DFG. When the input port 37 is at "L" level, speed control is performed by DFG.
When the input port 37 is at the "H" level, the speed control is performed by the horizontal synchronizing signal. In step 62, the speed error value N H and the phase error value N DP are added, and the addition result is output to the PWM converter 27. The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００６１】実施例４．次に、再生時、水平同期信号の
変動幅に応じて、ドラムの速度制御をＤＦＧを用いて行
なうか、再生水平同期信号を用いて行なうかを切り換え
る発明の一実施例について説明する。図７において、検
波回路34およびＡ／Ｄコンバータ35がない点を除いて
は、図３に示した実施例２と同じ構成である。Embodiment 4 FIG. Next, a description will be given of an embodiment of the invention for switching between performing the drum speed control using the DFG and using the reproduced horizontal synchronization signal in accordance with the fluctuation width of the horizontal synchronization signal during reproduction. 7, the configuration is the same as that of the second embodiment shown in FIG. 3 except that the detection circuit 34 and the A / D converter 35 are not provided.
【００６２】次に、動作について説明する。ドラムモー
タ１が回転すると、ＤＦＧ部３において、回転速度に比
例した周波数のＤＦＧが１回転あたりｎ（ｎは正の整
数）パルス発生し、ＰＧ部４において、１回転につき１
パルスのＰＧが発生する。このＤＦＧ、ＰＧ、記録すべ
き映像信号から抽出された垂直同期信号および再生映像
信号から抽出された水平同期信号がマイクロプロセッサ
20に入力され、インプットキャプチャ21において各信号
の入力時刻が取り込まれる。Next, the operation will be described. When the drum motor 1 rotates, the DFG 3 generates n (n is a positive integer) pulses of DFG having a frequency proportional to the rotation speed per rotation.
A pulse PG is generated. The DFG, PG, the vertical synchronizing signal extracted from the video signal to be recorded and the horizontal synchronizing signal extracted from the reproduced video signal
The input time of each signal is captured by an input capture 21.
【００６３】インプットキャプチャ21にＤＦＧが入力さ
れると、速度検出器22において、その時の入力時刻デー
タと前回ＤＦＧが入力された時の入力時刻データを用い
てＤＦＧの周期に応じた値が演算され、ゲインを調整す
るため適当な係数が乗算され速度誤差値が算出される。
インプットキャプチャ21における垂直同期信号の入力時
刻の取り込みは、記録時は許可されており、再生時は禁
止されている。記録時、インプットキャプチャ21に垂直
同期信号が入力されると、ＣＰＵにおいて１／２分周さ
れ、すなわち２回に１回入力時刻データが取り込まれ基
準位相の時刻データとされる。再生時は、ＣＰＵにおい
て演算により基準位相の時刻データが作成される。イン
プットキャプチャ21にＰＧが入力されると、位相検出器
23において、その時の入力時刻データと基準位相の時刻
データを用いて位相に応じた値が演算され、ゲインを調
整するため適当な係数が乗算され位相誤差値が算出され
る。インプットキャプチャ21における水平同期信号の入
力時刻の取り込みは、再生時は許可されており、記録時
は禁止されている。再生時、インプットキャプチャ21に
水平同期信号が入力されると、速度検出器24において、
その時の入力時刻データと前回水平同期信号が入力され
た時の入力時刻データを用いて水平同期信号の周期に応
じた値が演算され、ゲインを調整するため適当な係数が
乗算され速度誤差値が算出される。また、この速度誤差
値が予め設定された値と比較され、所定の範囲内に入っ
ていればフラグが０にクリアされ、所定の範囲内に入っ
ていなければフラグが１にセットされる。なお、このフ
ラグは記録時は常に０にクリアされている。When the DFG is input to the input capture 21, the speed detector 22 calculates a value corresponding to the DFG cycle using the input time data at that time and the input time data when the DFG was previously input. The speed error value is calculated by multiplying an appropriate coefficient to adjust the gain.
The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and prohibited during reproduction. At the time of recording, when a vertical synchronizing signal is input to the input capture 21, the CPU divides the frequency by 、, that is, the input time data is fetched once every two times and becomes the time data of the reference phase. At the time of reproduction, time data of the reference phase is created by calculation in the CPU. When PG is input to the input capture 21, the phase detector
At 23, a value corresponding to the phase is calculated using the input time data at that time and the time data of the reference phase, and an appropriate coefficient is multiplied to adjust the gain to calculate a phase error value. The capture of the input time of the horizontal synchronizing signal in the input capture 21 is permitted during reproduction and prohibited during recording. During playback, when a horizontal synchronization signal is input to the input capture 21, the speed detector 24
Using the input time data at that time and the input time data when the previous horizontal synchronization signal was input, a value corresponding to the cycle of the horizontal synchronization signal is calculated, and an appropriate coefficient is multiplied to adjust the gain. Is calculated. The speed error value is compared with a preset value. If the speed error value is within a predetermined range, the flag is cleared to 0, and if not, the flag is set to 1. This flag is always cleared to 0 during recording.
【００６４】記録時、および再生時においてフラグが０
の時は、切換スイッチ25はＤＦＧの速度検出器22の側に
切り換わっており、インプットキャプチャ21にＤＦＧが
入力されるごとに、加算器26において、ＤＦＧの速度検
出器22の出力の速度誤差値と位相検出器23の出力の位相
誤差値が加算される。再生時においてフラグが１の時
は、切換スイッチ25は水平同期信号の速度検出器24の側
に切り換わり、インプットキャプチャ21に水平同期信号
が入力されるごとに、加算器26において、水平同期信号
の速度検出器24の出力の速度誤差値と位相検出器23の出
力の位相誤差値が加算される。加算器26の出力の加算値
は、ＰＷＭ変換器27において、加算値に応じたデューテ
ィのＰＷＭ信号に変換されて出力される。ＰＷＭ信号
は、ＬＰＦ28において平滑化され直流電圧に変換されＭ
ＤＡ２に入力される。ＭＤＡ２は、この直流電圧に応じ
てドラムモータを駆動する。The flag is set to 0 during recording and during reproduction.
In the case of (1), the changeover switch 25 is switched to the side of the DFG speed detector 22, and every time the DFG is input to the input capture 21, the adder 26 sets the speed error of the output of the DFG speed detector 22. The value and the phase error value of the output of the phase detector 23 are added. When the flag is 1 at the time of reproduction, the changeover switch 25 is switched to the side of the horizontal sync signal speed detector 24, and every time the horizontal sync signal is input to the input capture 21, the adder 26 sets the horizontal sync signal. The speed error value of the output of the speed detector 24 and the phase error value of the output of the phase detector 23 are added. The added value of the output of the adder 26 is converted by a PWM converter 27 into a PWM signal having a duty corresponding to the added value and output. The PWM signal is smoothed in the LPF 28 and converted into a DC voltage,
Input to DA2. The MDA 2 drives the drum motor according to the DC voltage.
【００６５】次に、図８に示したフローチャートを用い
てＣＰＵの動作について説明する。ステップ40におい
て、インプットキャプチャ21にＤＦＧが入力されていな
ければステップ41へ移り、ステップ41において、垂直同
期信号が入力されていなければステップ42へ移り、ステ
ップ42において、ＰＧが入力されていなければステップ
43へ移り、ステップ43において、水平同期信号が入力さ
れていなければステップ40へ移る。なお、インプットキ
ャプチャ21における垂直同期信号の入力時刻の取り込み
は、記録時は許可されており、再生時は禁止されてい
る。また、インプットキャプチャ21における水平同期信
号の入力時刻の取り込みは、再生時は許可されており、
記録時は禁止されている。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. In step 40, if the DFG is not input to the input capture 21, the process proceeds to step 41. If the vertical synchronization signal is not input in step 41, the process proceeds to step 42. If the PG is not input in step 42, the process proceeds to step 41.
The process moves to 43, and in step 43, if the horizontal synchronizing signal is not input, the process moves to step 40. The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and is prohibited during reproduction. In addition, the capture of the input time of the horizontal synchronization signal in the input capture 21 is permitted during reproduction, and
It is prohibited during recording.
【００６６】ステップ40において、ＤＦＧが入力されて
いればステップ46へ移る。ステップ46からステップ48ま
での動作は実施例１の場合と同じである。次に、ステッ
プ49へ移り、フラグを判別する。再生時において、フラ
グが１の時は、水平同期信号により速度制御を行なうの
でステップ41へ移る。記録時、あるいは再生時において
フラグが０の時は、ＤＦＧにより速度制御を行なうので
ステップ50へ移る。ステップ50において、速度誤差値Ｎ
DFと位相誤差値ＮDPを加算して、加算結果をＰＷＭ変換
器27へ出力した後ステップ41へ移る。ＰＷＭ変換器27か
ら、この加算結果の値に応じたデューティのＰＷＭ信号
が出力される。If it is determined in step 40 that the DFG has been input, the process proceeds to step 46. The operations from step 46 to step 48 are the same as those in the first embodiment. Next, the routine proceeds to step 49, where the flag is determined. At the time of reproduction, when the flag is 1, since the speed control is performed by the horizontal synchronization signal, the process proceeds to step 41. When the flag is 0 at the time of recording or reproduction, the speed control is performed by the DFG, so that the process proceeds to step 50. In step 50, the speed error value N
DF and the phase error value N DP are added, and the addition result is output to the PWM converter 27. The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００６７】記録時、ステップ41において、垂直同期信
号が入力されていればステップ51へ移る。ステップ51か
らステップ53までの動作は実施例１の場合と同じであ
る。At the time of recording, if a vertical synchronizing signal has been input in step 41, the process proceeds to step 51. The operations from step 51 to step 53 are the same as those in the first embodiment.
【００６８】ステップ42において、ＰＧが入力されてい
ればステップ54へ移る。ステップ54からステップ57まで
の動作は実施例１の場合と同じである。If it is determined in step 42 that PG has been input, the process proceeds to step 54. The operations from step 54 to step 57 are the same as those in the first embodiment.
【００６９】再生時、ステップ43において、水平同期信
号が入力されていればステップ58へ移る。ステップ58か
らステップ60までの動作は実施例１の場合と同じであ
る。次に、ステップ61へ移り、フラグを判別する。フラ
グが０の時は、ＤＦＧにより速度制御を行なうのでステ
ップ77へ移り、フラグが１の時は、水平同期信号により
速度制御を行なうのでステップ62へ移る。ステップ62に
おいて、速度誤差値ＮHと位相誤差値ＮDPを加算して、
加算結果をＰＷＭ変換器27へ出力した後ステップ77へ移
る。ＰＷＭ変換器27から、この加算結果の値に応じたデ
ューティのＰＷＭ信号が出力される。At the time of reproduction, if a horizontal synchronizing signal has been input in step 43, the process proceeds to step 58. The operations from step 58 to step 60 are the same as in the first embodiment. Next, the routine proceeds to step 61, where a flag is determined. If the flag is 0, the flow goes to step 77 because the speed control is performed by the DFG. If the flag is 1, the flow goes to step 62 because the speed control is performed by the horizontal synchronization signal. In step 62, the speed error value N H and the phase error value N DP are added, and
After the addition result is output to the PWM converter 27, the process proceeds to step 77. The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００７０】次に、ステップ77において、水平同期信号
による速度誤差ＮH を予め設定した値ＮHMAXと比較し、 ＮH ＜ＮHMAX ならばステップ78へ移り、さもなければステップ80へ移
る。ステップ78において速度誤差値ＮH を予め設定した
値ＮHMINと比較し、 ＮH ＞ＮHMIN ならばステップ79へ移り、さもなければステップ80へ移
る。ステップ79において、フラグを０にクリアしてステ
ップ40へ戻る。ステップ80において、フラグを１にセッ
トしてステップ40へ戻る。なお、ＮHMAXは再生水平同期
信号の周波数が正規の値の時の速度誤差値ＮH より少し
大きい値であり、ＮHMINは再生水平同期信号の周波数が
正規の値の時の速度誤差値ＮH より少し小さい値であ
る。Next, at step 77, the speed error N H due to the horizontal synchronizing signal is compared with a preset value N HMAX, and if N H <N HMAX , the process proceeds to step 78, otherwise to step 80. In step 78, the speed error value N H is compared with a preset value N HMIN, and if N H > N HMIN , the process proceeds to step 79; In step 79, the flag is cleared to 0 and the process returns to step 40. In step 80, the flag is set to 1 and the process returns to step 40. Here , N HMAX is a value slightly larger than the speed error value N H when the frequency of the reproduced horizontal synchronization signal is a regular value, and N HMIN is a speed error value N when the frequency of the reproduced horizontal synchronization signal is a regular value. It is a value slightly smaller than H.
【００７１】なお、上記実施例においては、再生時、常
に水平同期信号による速度誤差値ＮH の範囲を判別する
ようにした場合について示したが、再生開始時はＤＦＧ
を用いてドラムの速度制御を行い、ドラムサーボが安定
した後、水平同期信号による速度誤差値ＮH の範囲を判
別するようにし、一旦判別したら、再生を中断し再び再
生を開始するまで判別をおこなわないようにしてもよ
い。あるいは、一定時間おきに判別を行なう等、他のタ
イミングで判別を行なうようにしてもよい。In the above embodiment, the case where the range of the speed error value NH due to the horizontal synchronizing signal is always determined at the time of reproduction has been described.
After the drum servo is stabilized, the range of the speed error value NH by the horizontal synchronizing signal is determined. Once the determination is made, the playback is interrupted and the determination is continued until the playback is started again. It may not be performed. Alternatively, the determination may be performed at another timing, such as performing the determination at regular intervals.
【００７２】実施例５．次に、再生時、ドラムの速度制
御をＤＦＧを用いて行なった場合と再生水平同期信号を
用いて行なった場合とで、水平同期信号の変動幅の小さ
いほうに切り換える発明の一実施例について説明する。
装置の構成は図７に示した実施例４の場合と同じであ
る。Embodiment 5 FIG. Next, a description will be given of an embodiment of the invention in which, during reproduction, the fluctuation speed of the horizontal synchronization signal is switched to the smaller one when the drum speed control is performed using the DFG and when the drum horizontal control signal is used. I do.
The configuration of the apparatus is the same as that of the fourth embodiment shown in FIG.
【００７３】次に、動作について説明する。ドラムモー
タ１が回転すると、ＤＦＧ部３において、回転速度に比
例した周波数のＤＦＧが１回転あたりｎ（ｎは正の整
数）パルス発生し、ＰＧ部４において、１回転につき１
パルスのＰＧが発生する。このＤＦＧ、ＰＧ、記録すべ
き映像信号から抽出された垂直同期信号および再生映像
信号から抽出された水平同期信号がマイクロプロセッサ
20に入力され、インプットキャプチャ21において各信号
の入力時刻が取り込まれる。Next, the operation will be described. When the drum motor 1 rotates, the DFG 3 generates n (n is a positive integer) pulses of DFG having a frequency proportional to the rotation speed per rotation.
A pulse PG is generated. The DFG, PG, the vertical synchronizing signal extracted from the video signal to be recorded and the horizontal synchronizing signal extracted from the reproduced video signal
The input time of each signal is captured by an input capture 21.
【００７４】インプットキャプチャ21にＤＦＧが入力さ
れると、速度検出器22において、その時の入力時刻デー
タと前回ＤＦＧが入力された時の入力時刻データを用い
てＤＦＧの周期に応じた値が演算され、ゲインを調整す
るため適当な係数が乗算され速度誤差値が算出される。
インプットキャプチャ21における垂直同期信号の入力時
刻の取り込みは、記録時は許可されており、再生時は禁
止されている。記録時、インプットキャプチャ21に垂直
同期信号が入力されると、ＣＰＵにおいて、１／２分周
され、すなわち２回に１回入力時刻データが取り込まれ
基準位相の時刻データとされる。再生時は、ＣＰＵにお
いて演算により基準位相の時刻データが作成される。イ
ンプットキャプチャ21にＰＧが入力されると、位相検出
器23において、その時の入力時刻データと基準位相の時
刻データを用いて位相に応じた値が演算され、ゲインを
調整するため適当な係数が乗算され位相誤差値が算出さ
れる。インプットキャプチャ21における水平同期信号の
入力時刻の取り込みは、再生時は許可されており、記録
時は禁止されている。再生時、インプットキャプチャ21
に水平同期信号が入力されると、速度検出器24におい
て、その時の入力時刻データと前回水平同期信号が入力
された時の入力時刻データ用いて水平同期信号の周期に
応じた値が演算され、ゲインを調整するため適当な係数
が乗算され速度誤差値が算出される。また、この速度誤
差が予め設定された値と比較され、所定の範囲内に入っ
ていればフラグが０にクリアされ、所定の範囲内に入っ
ていなければフラグが１にセットされる。なお、このフ
ラグは記録時は常に０にクリアされている。When a DFG is input to the input capture 21, the speed detector 22 calculates a value corresponding to the cycle of the DFG using the input time data at that time and the input time data when the DFG was previously input. The speed error value is calculated by multiplying an appropriate coefficient to adjust the gain.
The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and prohibited during reproduction. At the time of recording, when a vertical synchronizing signal is input to the input capture 21, the CPU divides the frequency by す な わ ち, that is, the input time data is fetched once every two times and becomes the time data of the reference phase. At the time of reproduction, time data of the reference phase is created by calculation in the CPU. When the PG is input to the input capture 21, a value corresponding to the phase is calculated in the phase detector 23 using the input time data at that time and the time data of the reference phase, and is multiplied by an appropriate coefficient to adjust the gain. And a phase error value is calculated. The capture of the input time of the horizontal synchronizing signal in the input capture 21 is permitted during reproduction and prohibited during recording. During playback, input capture 21
When a horizontal synchronization signal is input to the speed detector 24, a value corresponding to the cycle of the horizontal synchronization signal is calculated using the input time data at that time and the input time data when the previous horizontal synchronization signal was input, An appropriate coefficient is multiplied to adjust the gain, and a speed error value is calculated. The speed error is compared with a preset value. If the speed error is within a predetermined range, the flag is cleared to 0, and if not, the flag is set to 1. This flag is always cleared to 0 during recording.
【００７５】再生開始時は、フラグが０にクリアされて
おり、切換スイッチ25はＤＦＧの速度検出器22の側に切
り換わっており、インプットキャプチャ21にＤＦＧが入
力されるごとに、加算器26において、ＤＦＧの速度検出
器22の出力の速度誤差値と位相検出器23の出力の位相誤
差値が加算される。加算器26の出力の加算値は、ＰＷＭ
変換器27において、加算値に応じたデューティのＰＷＭ
信号に変換されて出力される。再生を開始してドラムサ
ーボが安定した後、一定期間の水平同期信号の速度検出
器24の出力の変動幅が検出され記憶される。その後、フ
ラグが１にセットされ、切換スイッチ25は水平同期信号
の速度検出器24の側に切り換わり、インプットキャプチ
ャ21に水平同期信号が入力されるごとに、加算器26にお
いて、水平同期信号の速度検出器24の出力の速度誤差値
と位相検出器23の出力の位相誤差値が加算される。加算
器26の出力の加算値は、ＰＷＭ変換器27において、加算
値に応じたデューティのＰＷＭ信号に変換されて出力さ
れる。切換スイッチ25が水平同期信号の速度検出器24の
側に切り換わってドラムサーボが安定して後、一定期間
の水平同期信号の速度検出器24の出力の変動幅が検出さ
れ記憶される。次に、フラグが０の時の変動幅とフラグ
が１の時の変動幅が比較され、前者のほうが小さければ
フラグが０にクリアされ、後者のほうが小さければフラ
グが１にセットされる。At the start of reproduction, the flag is cleared to 0, the changeover switch 25 is switched to the side of the speed detector 22 of the DFG, and every time the DFG is input to the input capture 21, an adder 26 is set. , The speed error value of the output of the speed detector 22 of the DFG and the phase error value of the output of the phase detector 23 are added. The added value of the output of the adder 26 is PWM
In the converter 27, the PWM of the duty according to the added value
It is converted into a signal and output. After the reproduction is started and the drum servo is stabilized, the fluctuation range of the output of the speed detector 24 of the horizontal synchronization signal for a certain period is detected and stored. Thereafter, the flag is set to 1, the changeover switch 25 is switched to the side of the horizontal sync signal speed detector 24, and every time the horizontal sync signal is input to the input capture 21, the adder 26 outputs the horizontal sync signal. The speed error value of the output of the speed detector 24 and the phase error value of the output of the phase detector 23 are added. The added value of the output of the adder 26 is converted by a PWM converter 27 into a PWM signal having a duty corresponding to the added value and output. After the changeover switch 25 is switched to the horizontal sync signal speed detector 24 side and the drum servo is stabilized, the fluctuation range of the horizontal sync signal speed detector 24 output for a certain period is detected and stored. Next, the variation width when the flag is 0 and the variation width when the flag is 1 are compared. If the former is smaller, the flag is cleared to 0, and if the latter is smaller, the flag is set to 1.
【００７６】記録時、および再生時においてフラグが０
の時は、切換スイッチ25はＤＦＧの速度検出器22の側に
切り換わり、再生時においてフラグが１の時は、切換ス
イッチ25は水平同期信号の速度検出器24の側に切り換わ
る。ＰＷＭ信号は、ＬＰＦ２８において平滑化され直流
電圧に変換されＭＤＡ２に入力される。ＭＤＡ２は、こ
の直流電圧に応じてドラムモータを駆動する。The flag is set to 0 during recording and during reproduction.
In this case, the changeover switch 25 switches to the speed detector 22 side of the DFG, and when the flag is 1 at the time of reproduction, the changeover switch 25 switches to the side of the horizontal synchronous signal speed detector 24. The PWM signal is smoothed in the LPF 28, converted into a DC voltage, and input to the MDA 2. The MDA 2 drives the drum motor according to the DC voltage.
【００７７】次に、図９および図１０に示したフローチ
ャートを用いてＣＰＵの動作について説明する。ステッ
プ40において、インプットキャプチャ21にＤＦＧが入力
されていなければステップ41へ移り、ステップ41におい
て、垂直同期信号が入力されていなければステップ42へ
移り、ステップ42において、ＰＧが入力されていなけれ
ばステップ43へ移り、ステップ43において、水平同期信
号が入力されていなければステップ40へ移る。なお、イ
ンプットキャプチャ21における垂直同期信号の入力時刻
の取り込みは、記録時は許可されており、再生時は禁止
されている。また、インプットキャプチャ21における水
平同期信号の入力時刻の取り込みは、再生時は許可され
ており、記録時は禁止されている。Next, the operation of the CPU will be described with reference to the flowcharts shown in FIGS. In step 40, if the DFG is not input to the input capture 21, the process proceeds to step 41. If the vertical synchronization signal is not input in step 41, the process proceeds to step 42. If the PG is not input in step 42, the process proceeds to step 41. The process moves to 43, and in step 43, if the horizontal synchronizing signal is not input, the process moves to step 40. The capture of the input time of the vertical synchronizing signal in the input capture 21 is permitted during recording, and is prohibited during reproduction. The capture of the input time of the horizontal synchronizing signal in the input capture 21 is permitted during reproduction, and is prohibited during recording.
【００７８】ステップ40において、ＤＦＧが入力されて
いればステップ46へ移る。ステップ46からステップ48ま
での動作は実施例１の場合と同じである。次に、ステッ
プ49へ移り、フラグを判別する。再生時において、フラ
グが１の時は、水平同期信号により速度制御を行なうの
でステップ41へ移る。記録時、あるいは再生時において
フラグが０の時は、ＤＦＧにより速度制御を行なうので
ステップ50へ移る。ステップ50において、速度誤差値Ｎ
DFと位相誤差値ＮDPを加算して、加算結果をＰＷＭ交換
器27へ出力した後ステップ41へ移る。ＰＷＭ変換器27か
ら、この加算結果の値に応じたデューティのＰＷＭ信号
が出力される。なお、再生開始時はフラグは０にクリア
されており、水平同期信号の速度誤差値の変動幅が検出
された後、１にセットされる。If it is determined in step 40 that the DFG has been input, the process proceeds to step 46. The operations from step 46 to step 48 are the same as those in the first embodiment. Next, the routine proceeds to step 49, where the flag is determined. At the time of reproduction, when the flag is 1, since the speed control is performed by the horizontal synchronization signal, the process proceeds to step 41. When the flag is 0 at the time of recording or reproduction, the speed control is performed by the DFG, so that the process proceeds to step 50. In step 50, the speed error value N
DF and the phase error value N DP are added, and the addition result is output to the PWM exchanger 27. The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result. At the start of reproduction, the flag is cleared to 0, and is set to 1 after detecting the fluctuation width of the speed error value of the horizontal synchronization signal.
【００７９】記録時、ステップ41において、垂直同期信
号が入力されていればステップ51へ移る。ステップ51か
らステップ53までの動作は実施例１の場合と同じであ
る。At the time of recording, if a vertical synchronizing signal has been input in step 41, the process proceeds to step 51. The operations from step 51 to step 53 are the same as those in the first embodiment.
【００８０】ステップ42において、ＰＧが入力されてい
ればステップ54へ移る。ステップ54からステップ57まで
の動作は実施例１の場合と同じである。If it is determined in step 42 that PG has been input, the process proceeds to step 54. The operations from step 54 to step 57 are the same as those in the first embodiment.
【００８１】再生時、ステップ43において、水平同期信
号が入力されていればステップ58へ移る。ステップ58か
らステップ60までの動作は実施例１の場合と同じであ
る。次に、ステップ61へ移り、フラグを判別する。フラ
グが０の時は、ＤＦＧにより速度制御を行なうのでステ
ップ81へ移り、フラグ１の時は、水平同期信号により速
度制御を行なうのでステップ62へ移る。ステップ62にお
いて、速度誤差値ＮH と位相誤差値ＮDPを加算して、加
算結果をＰＷＭ変換器27へ出力した後ステップ81へ移
る。ＰＷＭ変換器27から、この加算結果の値に応じたデ
ューティのＰＷＭ信号が出力される。At the time of reproduction, if a horizontal synchronizing signal has been input in step 43, the process proceeds to step 58. The operations from step 58 to step 60 are the same as in the first embodiment. Next, the routine proceeds to step 61, where a flag is determined. If the flag is 0, the flow goes to step 81 because the speed control is performed by the DFG. If the flag is 1, the flow goes to step 62 because the speed control is performed by the horizontal synchronization signal. In step 62, the speed error value N H and the phase error value N DP are added, and the addition result is output to the PWM converter 27. The PWM converter 27 outputs a PWM signal having a duty corresponding to the value of the addition result.
【００８２】次にステップ81において、水平同期信号に
よる速度誤差値ＮH の変動幅を検出するならばステップ
82へ移り、さもなければステップ40へ移る。ステップ82
において、変動幅の検出を開始するならばステップ83へ
移り、さもなければ、即ち既に検出を開始しているなら
ばステップ86へ移る。ステップ83において、カウンタ値
ＣH を０にリセットし、ステップ84において、ＮHMAXを
０に初期化し、ステップ85においてＮHMINを１１・・・
１（すべてのビットが１）に初期化し、ステップ87へ移
る。ステップ86において、 ＣH ＝ＣH ＋１ とし、ステップ87へ移る。ステップ87において、速度誤
差値ＮH をＮHMAXと比較し、 ＮH ＜ＮHMAX ならばステップ88へ移り、さもなければステップ89へ移
る。ステップ88において速度誤差値ＮH をＮHMINと比較
し、 ＮH ＞ＮHMIN ならばステップ91へ移り、さもなければステップ90へ移
る。ステップ89において、 ＮHMAX＝ＮH とした後、ステップ91へ移る。ステップ90において、 Ｎ HMIN ＝ＮH とした後、ステップ91へ移る。ステップ91において、カ
ウンタ値ＣH を予め設定した回数値Ｐと比較し、 ＣH ＜Ｐ ならば、ステップ40へ移り、さもなければステップ92へ
移る。ステップ92において、フラグが０ならば、ステッ
プ93へ移り、速度誤差値ＮH の変動幅ＮH0を次式により
求める。 ＮH0＝ＮHMAX−ＮHMIN その後、ステップ40へ移る。ステップ92において、フラ
グが１ならば、ステップ94へ移り、速度誤差値ＮH の変
動幅ＮH1を次式により求める。 ＮH1＝ＮHMAX−ＮHMIN 次に、ステップ95において、ＮH0とＮH1を比較し、 ＮH0＜ＮH1 ならば、ステップ96へ移り、フラグを０にクリアしてス
テップ40へ戻る。さもなければステップ97に移り、フラ
グを１にセットしてステップ40へ戻る。Next, in step 81, if the fluctuation range of the speed error value N H due to the horizontal synchronizing signal is detected, step
Go to 82, otherwise go to step 40. Step 82
In step, if the detection of the fluctuation range is started, the process proceeds to step 83. Otherwise, that is, if the detection is already started, the process proceeds to step 86. In step 83, it resets the counter value C H 0, in step 84, to initialize the N HMAX to 0, the N HMIN in step 85 11 ...
Initialize to 1 (all bits are 1) and go to step 87. In step 86, CH = CH + 1 is set, and the routine proceeds to step 87. In step 87, the speed error value N H is compared with N HMAX, and if N H <N HMAX , the process proceeds to step 88; otherwise, the process proceeds to step 89. The speed error value N H compared to N HMIN in step 88, the routine goes to N H> N HMIN If step 91, otherwise goes to step 90. In step 89, after setting N HMAX = N H , the process proceeds to step 91. In step 90, after setting N HMIN = N H , the process proceeds to step 91. In step 91, compared with the frequency value P is set the counter value C H advance, if C H <P, the routine goes to step 40, otherwise goes to step 92. In step 92, if the flag is 0, the process proceeds to step 93, where the fluctuation width N H0 of the speed error value N H is obtained by the following equation. N H0 = N HMAX −N HMIN Then, the process proceeds to step 40. In step 92, if the flag is 1, the routine proceeds to step 94, where the fluctuation width N H1 of the speed error value N H is obtained by the following equation. In N H1 = N HMAX -N HMIN Next, step 95, compares the N H0 and N H1, if N H0 <N H1, proceeds to step 96 clears the flag to 0 returns to step 40. Otherwise, proceed to step 97, set the flag to 1 and return to step 40.
【００８３】なお、実施例４および５においては、再生
水平同期信号による速度誤差値の変動幅を比較に用いる
場合について示したが、再生水平同期信号の周波数が正
規の値のときの速度誤差値と、各時点の速度誤差値の差
の累積値あるいは平均値等を用いるようにしてもよい。In the fourth and fifth embodiments, the case where the variation width of the speed error value due to the reproduced horizontal synchronizing signal is used for comparison is described. However, the speed error value when the frequency of the reproduced horizontal synchronizing signal is a normal value is shown. Alternatively, an accumulated value or an average value of the differences between the speed error values at each time point may be used.
【００８４】また、上記実施例については、アナログ記
録方式のＶＴＲに関して述べたが、ディジタル記録ＶＴ
Ｒ、データレコーダ、ＤＡＴ等、他の機器に適用しても
同様な効果が得られる。The above embodiment has been described with reference to the analog recording type VTR.
Similar effects can be obtained by applying to other devices such as R, data recorder, and DAT.
【００８５】また、上記実施例では、磁気テープよりの
再生信号中に含まれる周波数信号として、再生映像信号
中の水平同期信号を用いたが、例えばディジタル記録方
式ＶＴＲ等のディジタルデータを記録する磁気記録再生
装置では、各データブロックのヘッダー等により周波数
信号を得ることも可能であり、また、パイロット信号と
して単一周波数信号を情報信号に重畳する磁気記録再生
装置では、パイロット信号を利用してもよく、これらの
方法によっても同等の効果が得られる。In the above embodiment, the horizontal synchronizing signal in the reproduced video signal is used as the frequency signal included in the reproduced signal from the magnetic tape. However, for example, a magnetic signal for recording digital data such as a digital recording system VTR is used. In a recording / reproducing apparatus, it is also possible to obtain a frequency signal from a header or the like of each data block.In a magnetic recording / reproducing apparatus in which a single frequency signal is superimposed on an information signal as a pilot signal, a pilot signal may be used. Often, the same effects can be obtained by these methods.
【００８６】さらに、上記実施例では、キャプスタン制
御系の位相検出方式として、コントロール信号を用いる
いわゆるＣＴＬ方式について述べたが、例えば８mmＶＴ
Ｒ規格の４周波パイロット方式等、種々のキャプスタン
位相制御方式によっても、同様の効果が得られる。Further, in the above-described embodiment, the so-called CTL system using a control signal has been described as the phase detection system of the capstan control system.
Similar effects can be obtained by various capstan phase control methods such as the four-frequency pilot method of the R standard.
【００８７】[0087]
【発明の効果】本発明によれば、再生時にキャプスタン
サーボが引き込んでいないと判別された場合は、ＤＦＧ
を用いてドラムの速度制御を行い、キャプスタンサーボ
が引き込んでいると判別された場合は、再生情報信号中
に含まれる周波数信号を用いてドラムの速度制御を行う
ようにしたので、キャプスタンサーボがはずれて十分な
レベルの再生情報信号出力が得られない時に、再生情報
信号中に含まれる周波数信号を用いてドラムの速度制御
を行い、ドラムサーボが大幅に乱れてしまうことがない
という効果がある。According to the present invention, when it is determined that the capstan servo is not retracted during reproduction, the DFG
When the capstan servo is determined to be retracted, the speed of the drum is controlled by using the frequency signal included in the reproduction information signal. When the reproduction information signal output of a sufficient level cannot be obtained due to the deviation, the drum speed is controlled using the frequency signal included in the reproduction information signal, and the effect that the drum servo is not greatly disturbed is obtained. is there.
【００８８】第２の発明によれば、再生情報信号出力を
エンベロープ検波して、その出力レベルが一定レベル以
下であると判別された場合は、ＤＦＧを用いてドラムの
速度制御を行い、一定レベル以上であると判別された場
合は、再生情報信号中に含まれる周波数信号を用いてド
ラムの速度制御を行うようにしたもので、十分なレベル
の再生情報信号出力が得られない時に、再生情報信号中
に含まれる周波数信号を用いてドラムの速度制御を行
い、ドラムサーボが大幅に乱れてしまうことがないとい
う効果がある。According to the second aspect of the present invention, the output of the reproduction information signal is envelope-detected, and if the output level is determined to be equal to or lower than a predetermined level, the speed of the drum is controlled using the DFG to obtain a predetermined level. If it is determined that the above is the case, the speed of the drum is controlled using the frequency signal included in the reproduction information signal, and when the reproduction information signal output of a sufficient level cannot be obtained, the reproduction information is output. The speed of the drum is controlled using the frequency signal included in the signal, and there is an effect that the drum servo is not significantly disturbed.
【００８９】第３の発明によれば、外部からの指定入力
に応じて再生時のドラム速度制御にＤＦＧを用いるか再
生情報信号中に含まれる周波数信号を用いるかを切り替
えるようにしたので、記録と再生が同一の磁気記録再生
装置でありかつ記録時のジッタが小さいとか、記録と再
生が異なる磁気記録再生装置であるとかいった状況に応
じて、使用者がジッタの小さくなるほうを選択できると
いう効果がある。According to the third aspect, the use of the DFG or the frequency signal included in the reproduction information signal for drum speed control at the time of reproduction is switched in accordance with an externally designated input. The user can select the smaller jitter according to the situation such as the magnetic recording / reproducing apparatus having the same recording and reproduction and the jitter at the time of recording is small, or the magnetic recording / reproducing apparatus having different recording and reproduction. This has the effect.
【００９０】第４の発明によれば、再生時、再生情報信
号中に含まれる周波数信号の周期の変動幅を検出し、変
動幅が一定範囲内ならばＤＦＧを用いてドラムの速度制
御を行い、変動幅が一定範囲外ならば再生情報信号中に
含まれる周波数信号を用いてドラムの速度制御を行うよ
うにしたので、記録と再生が同一の磁気記録再生装置で
ありかつ記録時のジッタが小さい場合は、ＤＦＧを用い
てドラムの速度制御がなされ、ＦＧむらやドラムの偏心
等によるドラムの回転むらの影響が記録と再生で同位相
になり打ち消され、再生時のジッタが小さくなる。ま
た、記録と再生が異なる磁気記録再生装置の場合や記録
時のジッタが大きい場合は、再生情報信号中に含まれる
周波数信号を用いてドラムの速度制御がなされるので、
ＦＧむらやドラムの偏心等によるドラムの回転むらの影
響は打ち消されないものの、ドラムの回転に同期しない
ジッタ成分については、大きな抑圧効果が得られるとい
う効果がある。According to the fourth aspect, at the time of reproduction, the fluctuation width of the period of the frequency signal included in the reproduction information signal is detected, and if the fluctuation width is within a certain range, the drum speed is controlled using the DFG. However, if the fluctuation width is out of a certain range, the drum speed is controlled using the frequency signal included in the reproduction information signal, so that recording and reproduction are the same magnetic recording and reproduction apparatus, and jitter at the time of recording is reduced. If it is smaller, the speed of the drum is controlled using the DFG, and the effects of uneven FG and uneven drum rotation due to eccentricity of the drum are in the same phase in recording and reproduction, and are canceled out, thereby reducing jitter during reproduction. Also, in the case of a magnetic recording / reproducing apparatus in which recording and reproduction are different, or when the jitter at the time of recording is large, the drum speed is controlled using the frequency signal included in the reproduction information signal.
Although the influence of the unevenness of the rotation of the drum due to the FG unevenness and the eccentricity of the drum is not canceled out, a large suppression effect can be obtained for the jitter component not synchronized with the rotation of the drum.
【００９１】第５の発明によれば、再生開始時、ＤＦＧ
を用いてドラムの速度制御を行い、再生情報信号中に含
まれる周波数信号の周期の変動幅を検出し、次に、再生
情報信号中に含まれる周波数信号を用いてドラムの速度
制御を行い、再生情報信号中に含まれる周波数信号の周
期の変動幅を検出し、ＤＦＧを用いた場合の変動幅が再
生情報信号中に含まれる周波数信号を用いた場合の変動
幅より小さければ、ＤＦＧを用いてドラムの速度制御を
行い、さもなければ再生情報信号中に含まれる周波数信
号を用いてドラムの速度制御を行うようにしたので、記
録と再生が同一の磁気記録再生装置でありかつ記録時の
ジッタが小さいとか、記録と再生が異なる磁気記録再生
装置であるとかいった状況に応じて、自動的にジッタの
小さくなるほうを選択できるという効果がある。According to the fifth aspect, at the start of reproduction, the DFG
Is used to control the speed of the drum, to detect the fluctuation width of the period of the frequency signal included in the reproduction information signal, and then to control the speed of the drum using the frequency signal included in the reproduction information signal, The fluctuation width of the cycle of the frequency signal included in the reproduction information signal is detected, and if the fluctuation width when using the DFG is smaller than the fluctuation width when using the frequency signal included in the reproduction information signal, the DFG is used. Drum speed control, otherwise the drum speed control is performed using the frequency signal included in the playback information signal, so that recording and playback are the same magnetic recording and playback device and There is an effect that it is possible to automatically select a smaller jitter according to a situation such as a small jitter or a magnetic recording / reproducing apparatus in which recording and reproduction are different.
【図１】本発明の一実施例によるＶＴＲのドラムサーボ
系の概略を示すブロック図である。FIG. 1 is a block diagram schematically showing a drum servo system of a VTR according to one embodiment of the present invention.
【図２】本発明の一実施例によるＶＴＲのマイクロプロ
セッサの動作を示すフローチャートである。FIG. 2 is a flowchart showing the operation of the microprocessor of the VTR according to one embodiment of the present invention.
【図３】第２の発明の一実施例によるＶＴＲのドラムサ
ーボ系の概略を示すブロック図である。FIG. 3 is a block diagram schematically showing a drum servo system of a VTR according to an embodiment of the second invention.
【図４】第２の発明の一実施例によるＶＴＲのマイクロ
プロセッサの動作を示すフローチャートである。FIG. 4 is a flowchart showing the operation of the microprocessor of the VTR according to one embodiment of the second invention.
【図５】第３の発明の一実施例によるＶＴＲのドラムサ
ーボ系の概略を示すブロック図である。FIG. 5 is a block diagram schematically showing a drum servo system of a VTR according to an embodiment of the third invention.
【図６】第３の発明の一実施例によるＶＴＲのマイクロ
プロセッサの動作を示すフローチャートである。FIG. 6 is a flowchart showing the operation of the microprocessor of the VTR according to one embodiment of the third invention.
【図７】第４および第５の発明の一実施例によるＶＴＲ
のヘッドの構成を示す概略図である。FIG. 7 is a VTR according to one embodiment of the fourth and fifth inventions.
FIG. 2 is a schematic diagram showing a configuration of a head.
【図８】第４の発明の一実施例によるＶＴＲのマイクロ
プロセッサの動作を示すフローチャートである。FIG. 8 is a flowchart showing the operation of the microprocessor of the VTR according to one embodiment of the fourth invention.
【図９】第５の発明の一実施例によるＶＴＲのマイクロ
プロセッサの動作を示すフローチャートの一部である。FIG. 9 is a part of a flowchart showing the operation of the microprocessor of the VTR according to one embodiment of the fifth invention;
【図１０】第５の発明の一実施例によるＶＴＲのマイク
ロプロセッサの動作を示すフローチャートの一部であ
る。FIG. 10 is a part of a flowchart showing the operation of the microprocessor of the VTR according to one embodiment of the fifth invention;
【図１１】従来のＶＴＲのドラムサーボ系の概略を示す
ブロック図である。FIG. 11 is a block diagram schematically showing a drum servo system of a conventional VTR.
１ ドラムモータ ３ ＤＦＧ ４ ＰＧ 11 キャプスタンモータ 13 ＣＦＧ 14 ＣＴＬヘッド 20 マイクロプロセッサ 22，24，29 速度検出器 23，30 位相検出器 25 切換スイッチ 26，31 加算器 34 検波回路 35 Ａ／Ｄコンバータ 36 切換スイッチ 37 入力ポート DESCRIPTION OF SYMBOLS 1 Drum motor 3 DFG 4 PG 11 Capstan motor 13 CFG 14 CTL head 20 Microprocessor 22, 24, 29 Speed detector 23, 30 Phase detector 25 Changeover switch 26, 31 Adder 34 Detection circuit 35 A / D converter 36 Selector switch 37 Input port
Claims (4)
する磁気記録再生装置であって、ドラムの回転速度に応
じた周波数信号からドラムの回転速度を検出する第１の
速度検出手段と、ドラムの回転位相を表わす信号と基準
位相の位相差を検出する第１の位相検出手段と、再生情
報信号中に含まれる周波数信号の周期を検出する第２の
速度検出手段と、第１の速度検出手段と第２の速度検出
手段の出力を切り換える切換手段と、第１の位相検出手
段の出力と切換手段の出力を加算する第１の加算手段
と、キャプスタンの回転速度に応じた周波数信号からキ
ャプスタンの回転速度を検出する第３の速度検出手段
と、キャプスタンの回転位相を表わす信号と基準位相の
位相差を検出する第２の位相検出手段と、第３の速度検
出手段の出力と第２の位相検出手段の出力を加算する第
２の加算手段と、キャプスタンの位相が引き込んでいる
かどうかを判別する判別手段とを備え、上記判別手段に
よりキャプスタンの位相が引き込んでいないと判別され
たときは、上記切換手段は上記第１の速度検出手段の出
力を選択し、上記判別手段によりキャプスタンの位相が
引き込んでいると判別されたときは、上記切換手段は上
記第２の速度検出手段の出力を選択することを特徴とす
る磁気記録再生装置。1. A magnetic recording / reproducing apparatus for recording and reproducing an information signal on a magnetic tape, comprising: first speed detecting means for detecting a rotational speed of the drum from a frequency signal corresponding to the rotational speed of the drum; First phase detecting means for detecting a phase difference between a signal representing the rotational phase of the drum and a reference phase, second speed detecting means for detecting a cycle of a frequency signal included in the reproduced information signal, and a first speed Switching means for switching the output of the detecting means and the second speed detecting means, first adding means for adding the output of the first phase detecting means and the output of the switching means, and a frequency signal corresponding to the rotation speed of the capstan Third speed detecting means for detecting the rotation speed of the capstan from the motor, second phase detecting means for detecting the phase difference between the signal representing the rotation phase of the capstan and the reference phase, and the output of the third speed detecting means. And second place A second adding means for adding the output of the phase detecting means, and a discriminating means for discriminating whether or not the phase of the capstan is pulled in. When the discriminating means determines that the phase of the capstan is not drawn, The switching means selects the output of the first speed detecting means, and when the determining means determines that the phase of the capstan is pulled in, the switching means selects the output of the second speed detecting means. A magnetic recording / reproducing apparatus for selecting an output.
する磁気記録再生装置であって、ドラムの回転速度に応
じた周波数信号からドラムの回転速度を検出する第１の
速度検出手段と、ドラムの回転位相を表わす信号と基準
位相の位相差を検出する位相検出手段と、再生情報信号
中に含まれる周波数信号の周期を検出する第２の速度検
出手段と、上記第２の速度検出手段の出力範囲を判別す
る判別手段と、上記第１の速度検出手段と上記第２の速
度検出手段の出力を切り換える切換手段と、上記位相検
出手段の出力と上記切換手段の出力を加算する加算手段
とを備え、上記判別手段により上記第２の速度検出手段
の出力範囲が所定の範囲内であると判別されたときは、
上記切換手段は上記第１の速度検出手段の出力を選択
し、上記判別手段により上記第２の速度検出手段の出力
範囲が所定の範囲外であると判別されたときは、上記切
換手段は上記第２の速度検出手段の出力を選択すること
を特徴とする磁気記録再生装置。2. A magnetic recording / reproducing apparatus for recording and reproducing an information signal on a magnetic tape, comprising: first speed detecting means for detecting a rotation speed of a drum from a frequency signal corresponding to the rotation speed of the drum; Phase detecting means for detecting a phase difference between a signal representing the rotational phase of the drum and a reference phase; second speed detecting means for detecting a cycle of a frequency signal included in the reproduced information signal; and the second speed detecting means Determining means for determining the output range of the first speed detecting means, switching means for switching between the outputs of the first speed detecting means and the second speed detecting means, and adding means for adding the output of the phase detecting means and the output of the switching means When the output of the second speed detecting means is determined to be within a predetermined range by the determining means,
The switching means selects the output of the first speed detecting means. When the determining means determines that the output range of the second speed detecting means is out of a predetermined range, the switching means selects the output. A magnetic recording / reproducing apparatus, wherein an output of a second speed detecting means is selected.
する磁気記録再生装置であって、ドラムの回転速度に応
じた周波数信号からドラムの回転速度を検出する第１の
速度検出手段と、ドラムの回転位相を表わす信号と基準
位相の位相差を検出する位相検出手段と、再生情報信号
中に含まれる周波数信号の周期を検出する第２の速度検
出手段と、上記第２の速度検出手段の出力範囲を判別す
る判別手段と、上記第１の速度検出手段と上記第２の速
度検出手段の出力を切り換える切換手段と、上記位相検
出手段の出力と上記切換手段の出力を加算する加算手段
とを備え、上記切換手段が上記第１の速度検出手段の出
力を選択しているときの上記判別手段の出力と、上記切
換手段が上記第２の速度検出手段の出力を選択している
ときの上記判別手段の出力とを比較し、この比較結果に
対応して上記切換手段を切り換えることを特徴とする磁
気記録再生装置。3. A magnetic recording / reproducing apparatus for recording and reproducing an information signal on a magnetic tape, comprising: first speed detecting means for detecting a rotational speed of the drum from a frequency signal corresponding to the rotational speed of the drum; Phase detecting means for detecting a phase difference between a signal representing the rotational phase of the drum and a reference phase; second speed detecting means for detecting a cycle of a frequency signal included in the reproduced information signal; and the second speed detecting means Determining means for determining the output range of the first speed detecting means, switching means for switching between the outputs of the first speed detecting means and the second speed detecting means, and adding means for adding the output of the phase detecting means and the output of the switching means The output of the determining means when the switching means selects the output of the first speed detecting means, and the output of the determining means when the switching means selects the output of the second speed detecting means. Above-mentioned determination means A magnetic recording / reproducing apparatus characterized in that the switching means is switched in accordance with the result of the comparison.
の出力を選択している状態で再生を開始して、ドラム速
度制御および位相制御が安定した後、一定期間の上記判
別手段の出力を第１の値として保持し、上記切換手段を
上記第２の速度検出手段の出力に切り換えて、ドラム速
度制御および位相制御が安定した後、一定期間の上記判
別手段の出力を第２の値として保持し、第１の値と第２
の値を比較し、第１の値が第２の値より小さければ、上
記切換手段を上記第１の速度検出手段の出力に切り換
え、第１の値が第２の値より大きければ、上記切換手段
を上記第２の速度検出手段の出力に切り換えることを特
徴とする特許請求の範囲請求項３記載の磁気記録再生装
置。4. The apparatus according to claim 1, wherein the switching means selects the output of the first speed detecting means to start reproduction, and after the drum speed control and the phase control are stabilized, the output of the discriminating means for a certain period of time. Is held as a first value, and the switching means is switched to the output of the second speed detecting means, and after the drum speed control and the phase control are stabilized, the output of the discriminating means for a certain period is changed to a second value. As the first value and the second value
And if the first value is smaller than the second value, the switching means is switched to the output of the first speed detecting means. If the first value is larger than the second value, the switching means is switched. 4. The magnetic recording / reproducing apparatus according to claim 3, wherein the means is switched to the output of the second speed detecting means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272908A JP2702363B2 (en) | 1992-10-12 | 1992-10-12 | Magnetic recording / reproducing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272908A JP2702363B2 (en) | 1992-10-12 | 1992-10-12 | Magnetic recording / reproducing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06124508A JPH06124508A (en) | 1994-05-06 |
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Family
ID=17520437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272908A Expired - Fee Related JP2702363B2 (en) | 1992-10-12 | 1992-10-12 | Magnetic recording / reproducing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702363B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376044A (en) * | 1989-08-16 | 1991-04-02 | Matsushita Electric Ind Co Ltd | Video recording and reproducing device |
-
1992
- 1992-10-12 JP JP4272908A patent/JP2702363B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06124508A (en) | 1994-05-06 |
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