JP2701720B2 - 固体撮像素子及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は固体撮像素子及びその製
造方法に関する。

【０００２】

【従来の技術】特開平４−２４５４７９号公報（特に図
１３、以後従来例１と略す）や特開平５−７５０８９号
公報（特に図１４、以後従来例２と略す）の固体撮像装
置の実施例においては、スミア抑制を図るために、完全
に基板中に埋め込まれた電荷蓄積領域が電荷転送領域の
下部に延在している。

【０００３】

【発明が解決しようとする課題】従来例１〜２の実施例
に上げられた、電荷蓄積領域が電荷転送領域の下部に延
びている構造では、スミアを抑制する事ができるが、以
下の問題点を抱える。（１）製造工程が増えるため、歩
留まりが低下し、製造コストが掛かる。（２）電荷転送
領域下に逆導電型の濃い不純物領域がないために、転送
電荷量が小さくなる。（３）電荷蓄積部を転送方向に対
して分離する素子分離領域が存在しなければならない
が、そのために電荷転送部下であっても電荷蓄積領域が
延びていない所が存在する。従って、電荷転送領域の電
極に同一電圧を印加しても、電荷転送領域の空乏化電位
は一様でなく、電位のディップが発生し、電荷の転送不
良を起こす。

【０００４】

【課題を解決するための手段】半導体の製造工程数を減
らすためには、フォトレジストの現像回数を減らすこと
が最善である。ところで、転送電荷量確保のために、電
荷転送領域化には逆導電型の濃い不純物領域が必要であ
ることから、この領域が素子分離領域を兼ねる構造とな
れば、フォトレジストの現像回数を１回減らすことがで
きる。前記の構造にすれば、電荷転送領域化から素子分
離領域に一様に不純物領域が広がることになるため、電
荷転送領域の空乏化電位も一様であり、電荷の転送不良
を抑制できる。

【０００５】

【実施例】

（実施例１）図１は本発明の第１の実施例を示す断面図
である。図１においては、半導体基板にシリコンを用
い、第１型をｎ型、第２型をｐ型として示している。

【０００６】図１２ａ〜図１２ｅに、第１の実施例の製
造方法を示す。以下に述べるプロセスでは、レジスト塗
布・現像・剥離は当然含んでいるものとし、その説明は
省略する。

【０００７】図１２ａでは、同一フォトレジストを介
し、基板にボロンイオンが連続して２度注入される。但
し、図１２ａに示す画素部分にはフォトレジストは無
く、ボロンイオンは全面に注入される。二度のボロン注
入の一方は１ＭｅＶ以上のエネルギーで、もう一方は２
００ｋｅＶ以上のエネルギーで注入される。注入後アニ
ールを行う。これにより図１の２、４が形成される。

【０００８】図１２ｂでは、フォトレジスト１０を介
し、２００ｋｅＶ以上のエネルギーで、基板にボロンが
注入される。注入後アニールを行う。これにより図１の
３ｂが形成される。

【０００９】図１２ｃでは、フォトレジスト１０を介
し、５００ｋｅＶ以上のエネルギーで、基板にリンが注
入される。注入後アニールを行う。これにより図１の３
ａが形成される。

【００１０】図１２ｄでは、フォトレジスト１０を介
し、２００ｋｅＶ未満のエネルギーで、基板にリン乃至
ヒ素が注入される。注入後アニールを行う。これにより
図１の５ａが形成される。

【００１１】図１２ｅでは、フォトレジスト１０を介
し、２００ｋｅＶ未満のエネルギーで、基板に高濃度ボ
ロンが注入される。注入後アニールを行う。これにより
図１の５ｂが形成される。

【００１２】本発明は、ノン・ドライブイン・プロセス
であるために、図１２ａ〜図１２ｅのプロセスの順番は
任意であるが、図１２ａ〜図１２ｅの後に電極を形成し
て図１の素子となる。

【００１３】図１において、３ａは光電変換及び電荷蓄
積を行うｎ型領域である。３ａのｎ型領域は２、４のｐ
型領域に挟まれ、Ｂ−Ｂ’の断面である図３に示すよう
に、周囲は３ｂのｐ型領域に囲まれ、他のｎ型領域と分
離されている。この構造によって、５ａの電荷転送を行
うｎ型領域下に３ｂのｐ型の濃い不純物領域があること
になり、転送電荷量を確保出来る上に、３ｂが素子分離
領域として機能する。

【００１４】次に電荷転送領域となるのは、ｐ型の第４
層の上にあるｎ型の５ａであり、Ａ−Ａ’の断面である
図２に示すように、転送方向である縦方向は隣接セルと
連続しているが、横方向は高濃度ｐ型の５ｂで隣接セル
と分離している。

【００１５】蓄積電荷の読出しは、図４のように電極７
に読出し電圧を印加する事で、パンチスルー動作で行う
事が出来る。電荷転送領域下全面に電荷蓄積領域が広が
っている構造（例えば、従来例１の実施例１（図１３）
や従来例２の実施例（図１４））でなくても、パンチス
ルー読出しは可能である。また電荷転送時に３ａから電
荷の読出しが起こらず、電荷読出し時のみ電荷を読出せ
るようにすることは、第４層のｐ型領域の濃度を調整す
ることで可能となる。図において、平坦化膜、遮光膜、
カバー膜は省略している。

【００１６】（実施例２）図５は、本発明第２の実施例
の画素断面図である。３ａ・５ａを延ばし、３ｂ・５ｂ
を縮めることで、蓄積電荷量、転送電荷量を増加させる
効果がある。３ａ・５ａの領域は素子上面から見ると重
なっているが、５ａ領域に電位のディップが生じない限
りは重ねる事が出来る。電荷の読出しは図６のように行
われる。図において、平坦化膜、遮光膜、カバー膜は省
略している。

【００１７】（実施例３）図７は、本発明第３の実施例
の画素断面図である。第２の実施例では、５ａが延びる
ことによって、光の入射面積が狭くなるためマイクロレ
ンズを設置した。入射面積を確保する効果がある。図に
おいて、遮光膜は省略している。

【００１８】（実施例４）図８は、本発明第４の実施例
の画素断面図である。５ａのｎ型転送領域の中に更に濃
度濃いｎ型領域５ｃが存在することで、素子上面から見
て３ａ・５ａが重なってから、３ａ・５ａをある程度延
ばしても、電位のディップが生じ難くなっており、電荷
の転送不良を抑制する効果がある。図において、平坦化
膜、遮光膜、カバー膜は省略している。

【００１９】（実施例５）図９は、本発明第５の実施例
の画素断面図である。５ａのｎ型転送領域に５ｂのｐ型
領域が突出することで、素子上面から見て３ａ・５ａが
重なってから、３ａ・５ａをある程度延ばしても、電位
のディップが生じ難くなっており、電荷の転送不良を抑
制する効果がある。図において、平坦化膜、遮光膜、カ
バー膜は省略している。

【００２０】（実施例６）図１０は、本発明第６の実施
例の画素断面図である。３ａの深さを浅くしていること
で、第４層のｐ型領域の濃度によらず、電荷の読出し電
圧を下げる効果がある。図において、平坦化膜、遮光
膜、カバー膜は省略している。

【００２１】（実施例７）図１１は、本発明第７の実施
例の画素断面図である。光電変換層３ａが深くなるため
に、空乏層が基板の奥まで広がり、光感度が上がる効果
がある。３ａが深くなるために、高くなる読出し電圧は
５ａを深くすること低く抑えている。図において、平坦
化膜、遮光膜、カバー膜は省略している。

【００２２】

【発明の効果】以上説明したように、本発明によれば、
スミアを抑制する事ができる上に、製造工程数増・製造
コスト増を抑え、転送電荷量を確保することが出来、電
荷転送部の電位のディップを抑制し、電荷の転送不良抑
えることができる。

【図面の簡単な説明】

【図１】本発明の実施例１に関わる単位セル断面図であ
る。

【図２】図１のＡ−Ａ’でのｐ型ｎ型半導体の領域図で
ある。

【図３】図１のＢ−Ｂ’でのｐ型ｎ型半導体の領域図で
ある。

【図４】本発明の実施例１に関わる読出し動作の説明図
である。

【図５】本発明の実施例２に関わる単位セル断面図であ
る。

【図６】本発明の実施例２に関わる読出し動作の説明図
である。

【図７】本発明の実施例３に関わる単位セル断面図であ
る。

【図８】本発明の実施例４に関わる単位セル断面図であ
る。

【図９】本発明の実施例５に関わる単位セル断面図であ
る。

【図１０】本発明の実施例６に関わる単位セル断面図で
ある。

【図１１】本発明の実施例７に関わる単位セル断面図で
ある。

【図１２】本発明の実施例１の製造方法に関わる単位セ
ル断面図である。

【図１３】従来例１の固体撮像素子の素子構造の断面図
である。

【図１４】従来例２の固体撮像素子の素子構造の断面図
である。

【符号の説明】

１，１１，２１ ｎ型半導体（シリコン）基板 ２，４，１２，２２ ｐ型半導体層 ３ａ，１４，４３ ｎ型光電変換・電荷蓄積領域（ｎ
型の不純物領域乃至ホトダイオードとなるｎ型層） ３ｂ，１５ ｐ型素子分離領域 ５ａ，１６，４６ ｎ型電荷転送領域（チャネル層） ５ｂ，２０，４４ 高濃度ｐ型半導体層 ５ｃ 濃度の異なるｎ型半導体層 ６，１８ 絶縁膜 ７，１９，２７ 電極（転送電極乃至ゲート電極） ８ 層間膜 ９ マイクロレンズ １０ レジスト １３ ｎ型のウェル領域 １７，４５ 第２のｐ型ウェル領域（高濃度ｐ型層） ２８ 遮光膜 ３５ 斜め入射光

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 単位セルにおいて、第１導電型半導体基
   板上の第２層は第２導電型の半導体により形成されてお
   り、 第２層上に光電変換・電荷蓄積領域となる第１導電型半
   導体領域と、この第１導電型半導体領域を囲んで他のセ
   ルの光電変換・電荷蓄積領域となる第１導電型半導体領
   域とを分離する、不純物濃度の高い第２導電型の半導体
   よりなる素子分離領域を有する第３層が形成されてお
   り、 第３層上に第２導電型の半導体からなる第４層が形成さ
   れており、 第４層上に前記第３層の前記第１導電型半導体領域の上
   域の大半を覆う形よりなる第２導電型半導体領域と、こ
   の第２導電型半導体領域と接するかもしくは部分的に重
   なり、前記第３層の前記素子分離領域の上域の大半を覆
   う形よりなり電荷転送を担う第１導電型半導体領域から
   形成された第５層が形成されており、 第５層上には絶縁膜が形成され、さらに絶縁膜上には導
   電体よりなる電極が形成されていることを特徴とする固
   体撮像素子。
2. 【請求項２】 第１〜５層を形成するに当たって、第１
   層は第１導電型半導体基板自体で形成し、第２層から第
   ５層は、層ごとの不純物の濃度のピークが互いに重なら
   ないように、第２層には第２導電型イオンを１ＭｅＶ以
   上で、第３層の光電変換・電荷蓄積領域には第１導電型
   イオンを５００ｋｅＶ以上で、第３層の素子分離領域に
   は第２導電型イオンを、第４層には第２導電型のイオン
   を、それぞれ、２００ｋｅＶ以上で注入し、第５層の第
   １導電型領域には第１導電型イオンを、第２導電型領域
   には第２導電型イオンを、それぞれ２００ｋｅＶ未満の
   イオン注入によって注入し、単位セル形成に関しては、
   各イオン注入後には不純物活性化のためのアニールのみ
   を行って所定の不純物層を形成する、すなわちノン・ド
   ライブイン・プロセスを特徴とする請求項１記載の固体
   撮像素子の製造方法。
3. 【請求項３】 第２層・第４層を形成する第２導電型イ
   オンの注入を、同一フォトレジスト・マスクを用いて連
   続して行う事を特徴とする請求項２記載の固体撮像素子
   の製造方法。