JP2000188591A - 受信データ誤り検出回路 - Google Patents
受信データ誤り検出回路Info
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- JP2000188591A JP2000188591A JP10365056A JP36505698A JP2000188591A JP 2000188591 A JP2000188591 A JP 2000188591A JP 10365056 A JP10365056 A JP 10365056A JP 36505698 A JP36505698 A JP 36505698A JP 2000188591 A JP2000188591 A JP 2000188591A
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Abstract
(57)【要約】
【課題】 データ長が長くなっても、回路規模が増大し
ないという特徴と共に、可変長のデータに対応できる受
信データ誤り検出回路を提供することを課題とする。 【解決手段】 シリアルデータ伝送受信回路に用いる受
信データ誤り検出回路において、受信データの先頭を検
出する先頭検出手段と、前記受信データの末尾を検出す
る末尾検出手段と、前記先頭検出手段による受信データ
の先頭検出により初期化され、前記受信データに基づい
て出力値が反転するフリップフロップとから構成され、
前記末尾検出手段による受信データ末尾検出時に前記受
信データのデータ値と前記フリップフロップの出力値と
を比較することにより、前記受信データの誤りを検出す
ることを特徴とする。
ないという特徴と共に、可変長のデータに対応できる受
信データ誤り検出回路を提供することを課題とする。 【解決手段】 シリアルデータ伝送受信回路に用いる受
信データ誤り検出回路において、受信データの先頭を検
出する先頭検出手段と、前記受信データの末尾を検出す
る末尾検出手段と、前記先頭検出手段による受信データ
の先頭検出により初期化され、前記受信データに基づい
て出力値が反転するフリップフロップとから構成され、
前記末尾検出手段による受信データ末尾検出時に前記受
信データのデータ値と前記フリップフロップの出力値と
を比較することにより、前記受信データの誤りを検出す
ることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、受信データのデー
タ誤りを検出する受信データ誤リ検出回路に関する。
タ誤りを検出する受信データ誤リ検出回路に関する。
【０００２】
【従来の技術】従来、データ伝送による誤り検出及びデ
ータ補償のため、奇数パリティにしろ、偶数パリティに
しろ、パリティ符号を生成して、元のデータに追加する
が、パリティ回路は、特開昭６３−３１３９１９号公報
による「並一直変換装置」などに記載されている通り、
一般的には並列回路により構成される。この例を図４に
示し、シリアルデータとクロックとを入力するシフトレ
ジスタ４と、シフトレジスタ４のパラレル出力をＸＯＲ
回路５に加え、その出力をパリティ信号として、シリア
ルデータに１ビット追加することにより、パリティビッ
トを含んだデータ信号となる。
ータ補償のため、奇数パリティにしろ、偶数パリティに
しろ、パリティ符号を生成して、元のデータに追加する
が、パリティ回路は、特開昭６３−３１３９１９号公報
による「並一直変換装置」などに記載されている通り、
一般的には並列回路により構成される。この例を図４に
示し、シリアルデータとクロックとを入力するシフトレ
ジスタ４と、シフトレジスタ４のパラレル出力をＸＯＲ
回路５に加え、その出力をパリティ信号として、シリア
ルデータに１ビット追加することにより、パリティビッ
トを含んだデータ信号となる。
【０００３】しかし、並列回路によりパリティ生成した
場合、パリティビット付加の対象とするデータ長が伸び
れば伸びるほど、パリティ生成回路への入力ビット数が
増え、パリティ生成回路の規模が増加する。
場合、パリティビット付加の対象とするデータ長が伸び
れば伸びるほど、パリティ生成回路への入力ビット数が
増え、パリティ生成回路の規模が増加する。
【０００４】また、特開平０１−２８７３９号公報によ
る「パリティー回路」では、パリティの並列計算の代わ
りに、フリップフロップを用いることにより、回路規模
の小さい構成の簡素な方式を提案されている。本公報に
よれば、シフトレジスタとシフトレジスタの出力信号の
内の所定符号情報に同期してタイミング信号を出力する
タイミング信号出力手段と、そのタイミング信号によっ
て出力信号が反転されるフリップフロップ回路と、前記
フリップフロップ回路の状態確定に呼応して当該フリッ
プフロップ回路の出力信号を出力する選択手段とを備え
たことを特徴としている。
る「パリティー回路」では、パリティの並列計算の代わ
りに、フリップフロップを用いることにより、回路規模
の小さい構成の簡素な方式を提案されている。本公報に
よれば、シフトレジスタとシフトレジスタの出力信号の
内の所定符号情報に同期してタイミング信号を出力する
タイミング信号出力手段と、そのタイミング信号によっ
て出力信号が反転されるフリップフロップ回路と、前記
フリップフロップ回路の状態確定に呼応して当該フリッ
プフロップ回路の出力信号を出力する選択手段とを備え
たことを特徴としている。
【０００５】
【発明が解決しようとする課題】しかし、上記特開平０
１−２８７３９号公報によれば、その構成上データ長は
固定値でなければならないという問題点を有している。
また、パリティチェックのみでは、受信データの誤りを
検出できないという問題点も有している。
１−２８７３９号公報によれば、その構成上データ長は
固定値でなければならないという問題点を有している。
また、パリティチェックのみでは、受信データの誤りを
検出できないという問題点も有している。
【０００６】本発明では、データ長が長くなっても、回
路規模が増大しないという特徴と共に、可変長のデータ
に対応できる受信データ誤り検出回路を提供する。
路規模が増大しないという特徴と共に、可変長のデータ
に対応できる受信データ誤り検出回路を提供する。
【０００７】
【課題を解決するための手段】本発明は、シリアルデー
タ伝送受信回路に用いる受信データ誤り検出回路におい
て、受信データの先頭を検出する先頭検出手段と、前記
受信データの末尾を検出する末尾検出手段と、前記先頭
検出手段による受信データの先頭検出により初期化さ
れ、前記受信データに基づいて出力値が反転するフリッ
プフロップとから構成され、前記末尾検出手段による受
信データ末尾検出時に前記受信データのデータ値と前記
フリップフロップの出力値とを比較することにより、前
記受信データの誤りを検出することを特徴とする。
タ伝送受信回路に用いる受信データ誤り検出回路におい
て、受信データの先頭を検出する先頭検出手段と、前記
受信データの末尾を検出する末尾検出手段と、前記先頭
検出手段による受信データの先頭検出により初期化さ
れ、前記受信データに基づいて出力値が反転するフリッ
プフロップとから構成され、前記末尾検出手段による受
信データ末尾検出時に前記受信データのデータ値と前記
フリップフロップの出力値とを比較することにより、前
記受信データの誤りを検出することを特徴とする。
【０００８】また、上記受信データ誤り検出回路におい
て、前記フリップフロップの代わりに、前記先頭検出手
段による受信データの先頭検出により初期化され、受信
データ値が"１"のときに反転する第２のフリップフロッ
プを備え、前記受信データ内の"１"の数を数えることに
よりパリティ検出機能を備えたことを特徴とする。
て、前記フリップフロップの代わりに、前記先頭検出手
段による受信データの先頭検出により初期化され、受信
データ値が"１"のときに反転する第２のフリップフロッ
プを備え、前記受信データ内の"１"の数を数えることに
よりパリティ検出機能を備えたことを特徴とする。
【０００９】また、上記受信データ誤り検出回路におい
て、可変長の前記受信データに対して前記受信データの
誤りを検出することを特徴とする。
て、可変長の前記受信データに対して前記受信データの
誤りを検出することを特徴とする。
【００１０】また、本発明では、Ｔ−ＦＦを用いた回路
構成によりデータ列の長さに依存することなくパリティ
生成が可能となるため、パリティ付加の対象となるデー
タ列が長くなっても、回路規模の増大がないという特徴
がある。従って、パリティ付加の対象となるデータ列が
長くなればなるほど、ＸＯＲ回路を用いた従来方式と比
較して回路規模の小型化を目指した場合の効果が大き
い。
構成によりデータ列の長さに依存することなくパリティ
生成が可能となるため、パリティ付加の対象となるデー
タ列が長くなっても、回路規模の増大がないという特徴
がある。従って、パリティ付加の対象となるデータ列が
長くなればなるほど、ＸＯＲ回路を用いた従来方式と比
較して回路規模の小型化を目指した場合の効果が大き
い。
【００１１】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００１２】図１に本実施形態による受信データ誤り検
出回路の回路図を示す。図において、シリアルデータ伝
送受信回路によるシリアル受信データの先頭ビットを検
出する先頭検出手段１０と、受信データの末尾ビットを
検出する末尾検出手段１１と、受信データとクロックと
の論理和をとるＡＮＤ１２と、ＡＮＤ１２の出力をクロ
ック端子に入力し、受信データの先頭ビット検出により
リセット端子に入力されて初期化され、その結果受信デ
ータに基づいて反転出力端子と入力端子とを接続して出
力値が反転するＤフリップフロップ１３と、受信データ
とフリップフロップ１３の出力とを排他的論理和をとる
ＮＯＲ１４と、受信データの末尾検出手段１１の出力を
クロック端子に入力し、ＮＯＲ１４の出力を入力とする
フリップフロップ１５と、から構成される。また、１６
はＡＮＤ１２とフリップフロップ１３とからなるパリテ
ィチェック部であり、１７はパリティチェックの結果と
末尾検出手段とのタイミングを一致させるための遅延器
である。
出回路の回路図を示す。図において、シリアルデータ伝
送受信回路によるシリアル受信データの先頭ビットを検
出する先頭検出手段１０と、受信データの末尾ビットを
検出する末尾検出手段１１と、受信データとクロックと
の論理和をとるＡＮＤ１２と、ＡＮＤ１２の出力をクロ
ック端子に入力し、受信データの先頭ビット検出により
リセット端子に入力されて初期化され、その結果受信デ
ータに基づいて反転出力端子と入力端子とを接続して出
力値が反転するＤフリップフロップ１３と、受信データ
とフリップフロップ１３の出力とを排他的論理和をとる
ＮＯＲ１４と、受信データの末尾検出手段１１の出力を
クロック端子に入力し、ＮＯＲ１４の出力を入力とする
フリップフロップ１５と、から構成される。また、１６
はＡＮＤ１２とフリップフロップ１３とからなるパリテ
ィチェック部であり、１７はパリティチェックの結果と
末尾検出手段とのタイミングを一致させるための遅延器
である。
【００１３】ここで、受信データの先頭検出手段１０は
例えばシフトレジスタを用いたパターン一致回路により
送信側で挿入した先頭ビット列を検出する。また、受信
データの末尾検出手段１１は、同様に例えばシフトレジ
スタを用いたパターン一致回路により送信側で挿入した
データ列の末尾ビット列を検出する。この場合、先頭ビ
ット列と末尾ビット列とは異なるシリアルビット列が好
ましいが、同一ビット列の場合には、先頭ビット列と末
尾ビット列とをサイクリックに区別して検出することが
できる。
例えばシフトレジスタを用いたパターン一致回路により
送信側で挿入した先頭ビット列を検出する。また、受信
データの末尾検出手段１１は、同様に例えばシフトレジ
スタを用いたパターン一致回路により送信側で挿入した
データ列の末尾ビット列を検出する。この場合、先頭ビ
ット列と末尾ビット列とは異なるシリアルビット列が好
ましいが、同一ビット列の場合には、先頭ビット列と末
尾ビット列とをサイクリックに区別して検出することが
できる。
【００１４】また、受信データ値とＤフリップフロップ
１３を含むパリティチェック部１６の出力値とを、排他
的論理和回路１４で比較することにより、受信データの
誤り検出機能を提供することができる。
１３を含むパリティチェック部１６の出力値とを、排他
的論理和回路１４で比較することにより、受信データの
誤り検出機能を提供することができる。
【００１５】図１において、受信データ値から所定パタ
ーンの先頭ビット列を先頭検出手段で検出し、その検出
信号によりＤフリップフロップ１３をリセットする。つ
ぎに、パリティチェック部１３で先頭ビット列に続くデ
ータを奇数又は偶数のパリティをチェックする。パリテ
ィチェック部１３では、クロックと受信データとの論理
積をとり、その結果をＤフリップフロップ１３のクロッ
ク端子に入力し、Ｄフリップフロップ１３の反転出力を
入力端子に供給して、受信データ中のデータ部の誤りの
有無を検出する。つぎに、パリティチェック部１６の出
力と受信データとをＥｘｃ−ＯＲ回路１４で排他的論理
和をとり、遅延器１７で所定時間のタイミング合わせし
て、末尾検出手段１１の検出結果時点のＥｘｃ−ＯＲ回
路１４の出力レベルで、フリップフロップ１５は出力Ｑ
とする。この構成と作用により、受信データの誤り有無
の検出を行うことができる。
ーンの先頭ビット列を先頭検出手段で検出し、その検出
信号によりＤフリップフロップ１３をリセットする。つ
ぎに、パリティチェック部１３で先頭ビット列に続くデ
ータを奇数又は偶数のパリティをチェックする。パリテ
ィチェック部１３では、クロックと受信データとの論理
積をとり、その結果をＤフリップフロップ１３のクロッ
ク端子に入力し、Ｄフリップフロップ１３の反転出力を
入力端子に供給して、受信データ中のデータ部の誤りの
有無を検出する。つぎに、パリティチェック部１６の出
力と受信データとをＥｘｃ−ＯＲ回路１４で排他的論理
和をとり、遅延器１７で所定時間のタイミング合わせし
て、末尾検出手段１１の検出結果時点のＥｘｃ−ＯＲ回
路１４の出力レベルで、フリップフロップ１５は出力Ｑ
とする。この構成と作用により、受信データの誤り有無
の検出を行うことができる。
【００１６】また、フリップフロップ１３の代わりに受
信データの先頭検出により初期化され、受信データ値
が"１"のときに反転するフリップフロップを備え、受信
データ内の"１"の数を数える機能を有することによりパ
リティ検出機能を備えることにより、奇数パリティに対
応する検出が可能となり、偶数パリティに対応する場合
とともに、容易に受信データ検出の方式を変換できる。
信データの先頭検出により初期化され、受信データ値
が"１"のときに反転するフリップフロップを備え、受信
データ内の"１"の数を数える機能を有することによりパ
リティ検出機能を備えることにより、奇数パリティに対
応する検出が可能となり、偶数パリティに対応する場合
とともに、容易に受信データ検出の方式を変換できる。
【００１７】また、可変長のシリアル受信データに対し
ても、受信データの誤り検出が可能となり、パリティと
しての機能を提供することができる。
ても、受信データの誤り検出が可能となり、パリティと
しての機能を提供することができる。
【００１８】また、図２に本実施形態としての図１中の
ＡＮＤ１２とＤフリップフロップ１３を含むパリティチ
ェック部１６の代わりに、トグル・フリップ・フロップ
（Ｔ−ＦＦ）を用いた回路図を示す。図２において、１
は先頭検出手段１０の出力に相当するスタート信号と受
信データとをＡＮＤするＡＮＤ回路、２は受信データの
反転信号とスタート信号をＡＮＤするＡＮＤ回路、３は
ＡＮＤ回路１の出力をセット端子に、ＡＮＤ回路２の出
力をリセット端子に、受信データを入力に、クロックの
反転信号をクロック端子に供給されて、パリティ信号を
出力するトグル・フリップ・フロップ（Ｔ−ＦＦ）であ
る。
ＡＮＤ１２とＤフリップフロップ１３を含むパリティチ
ェック部１６の代わりに、トグル・フリップ・フロップ
（Ｔ−ＦＦ）を用いた回路図を示す。図２において、１
は先頭検出手段１０の出力に相当するスタート信号と受
信データとをＡＮＤするＡＮＤ回路、２は受信データの
反転信号とスタート信号をＡＮＤするＡＮＤ回路、３は
ＡＮＤ回路１の出力をセット端子に、ＡＮＤ回路２の出
力をリセット端子に、受信データを入力に、クロックの
反転信号をクロック端子に供給されて、パリティ信号を
出力するトグル・フリップ・フロップ（Ｔ−ＦＦ）であ
る。
【００１９】図２において、入力データ列の先頭を表わ
す信号「スタート」と、入力データ列「データ」、並び
に「クロック」とが、トグル・フリップ・フロップ（Ｔ
−ＦＦ）３に供給され、Ｔ−ＦＦ３の出力がパリティと
なる。先頭検出手段１０の先頭ビット列を検出したとき
である出力「スタート」信号が与えられた時、すなわ
ち、入力データの先頭タイミングにて、Ｔ−ＦＦ３をセ
ット（１）またはリセット（０）して初期化し、入力デ
ータ列の２ビット目以降では入力データ列が、 １の時：出力値反転（変化有り） ０の時：出力値保持（変化なし） という動作をする。パリティを付加する入力データ列全
ての入力が済んだ時点でのＴ−ＦＦ３出力がパリティビ
ットの値である。
す信号「スタート」と、入力データ列「データ」、並び
に「クロック」とが、トグル・フリップ・フロップ（Ｔ
−ＦＦ）３に供給され、Ｔ−ＦＦ３の出力がパリティと
なる。先頭検出手段１０の先頭ビット列を検出したとき
である出力「スタート」信号が与えられた時、すなわ
ち、入力データの先頭タイミングにて、Ｔ−ＦＦ３をセ
ット（１）またはリセット（０）して初期化し、入力デ
ータ列の２ビット目以降では入力データ列が、 １の時：出力値反転（変化有り） ０の時：出力値保持（変化なし） という動作をする。パリティを付加する入力データ列全
ての入力が済んだ時点でのＴ−ＦＦ３出力がパリティビ
ットの値である。
【００２０】［本実施形態の動作の説明］以下、本実施
形態の動作について説明する。
形態の動作について説明する。
【００２１】図１によれば、受信データの先頭検出手段
によるフリップフロップ１０を"０"に初期化する。受信
データ値として"１"を受信するごとに、フリップフロッ
プ１０の出力は反転する。受信データの末尾検出手段に
よるフリップフロップ１１の出力がパリティ出力となる
ため、受信データのビット誤りを検出できる。
によるフリップフロップ１０を"０"に初期化する。受信
データ値として"１"を受信するごとに、フリップフロッ
プ１０の出力は反転する。受信データの末尾検出手段に
よるフリップフロップ１１の出力がパリティ出力となる
ため、受信データのビット誤りを検出できる。
【００２２】また、図２によれば、まず、初期値設定の
動作について、図３のタイミング図を用いて説明する。
入力データ列の先頭ビット及び先頭ビットと同じタイミ
ングで入力されるスタートビットによりＴ−ＦＦ３の初
期設定がクロックの立ち下がりにより行われる。図２の
回路の場合、 先頭データが１の場合：１（セット） 先頭データが０の場合：０（リセット） となる。図２（ａ）によれば、スタートビットが１、デ
ータが１の時、ＡＮＤ回路１の出力が１となって、Ｔ−
ＦＦ３をセットする。また、図２（ｂ）に示す入力デー
タ末尾部分の各部波形で、データ列の最終ビットの入力
後に、パリティとしての０，１のビットが生成する。生
成するパリティが偶数か奇数かにより初期設定は変わ
り、図２と逆に、 先頭データが１の場合：０（リセット） 先頭データが０の場合：１（セット） となることもある。なお、図２では入力データ並びにス
タート信号がクロックの立ち上がりで変化することを前
提に記述しており、入力データとクロックとの同時変化
を避けるためＴ−ＦＦ３はクロックの立ち下がり変化と
記述している。Ｔ−ＦＦ３の入力変化とクロック変化と
の同時変化を避けるタイミング保証さえ確保されれば、
Ｔ−ＦＦ３がクロックの立ち下がりで変化する必要はな
い。
動作について、図３のタイミング図を用いて説明する。
入力データ列の先頭ビット及び先頭ビットと同じタイミ
ングで入力されるスタートビットによりＴ−ＦＦ３の初
期設定がクロックの立ち下がりにより行われる。図２の
回路の場合、 先頭データが１の場合：１（セット） 先頭データが０の場合：０（リセット） となる。図２（ａ）によれば、スタートビットが１、デ
ータが１の時、ＡＮＤ回路１の出力が１となって、Ｔ−
ＦＦ３をセットする。また、図２（ｂ）に示す入力デー
タ末尾部分の各部波形で、データ列の最終ビットの入力
後に、パリティとしての０，１のビットが生成する。生
成するパリティが偶数か奇数かにより初期設定は変わ
り、図２と逆に、 先頭データが１の場合：０（リセット） 先頭データが０の場合：１（セット） となることもある。なお、図２では入力データ並びにス
タート信号がクロックの立ち上がりで変化することを前
提に記述しており、入力データとクロックとの同時変化
を避けるためＴ−ＦＦ３はクロックの立ち下がり変化と
記述している。Ｔ−ＦＦ３の入力変化とクロック変化と
の同時変化を避けるタイミング保証さえ確保されれば、
Ｔ−ＦＦ３がクロックの立ち下がりで変化する必要はな
い。
【００２３】図２に記載のＴ−ＦＦ３は、クロックの立
ち下がりにて、 データが１の時：出力値反転（変化有り） データが０の時：出力値保持（変化なし） という動作をするため、入力データ列の１の数により、
Ｔ−ＦＦ３の出力値が定まり、Ｔ−ＦＦ３の出力値をパ
リティとして用いることが出来る。
ち下がりにて、 データが１の時：出力値反転（変化有り） データが０の時：出力値保持（変化なし） という動作をするため、入力データ列の１の数により、
Ｔ−ＦＦ３の出力値が定まり、Ｔ−ＦＦ３の出力値をパ
リティとして用いることが出来る。
【００２４】
【実施例】以下、本実施例として、パリティチェック部
の動作について具体例を挙げて、図２を参照しつつ説明
する。
の動作について具体例を挙げて、図２を参照しつつ説明
する。
【００２５】入力信号データ列でのビット数を９とし、
パリティビットを１とし、偶数パリティを条件とする。
入力データ列が、 入力データ：１、０、１、１、０、０、０、１、０ とする。まず最初のビットが１なので、Ｔ−ＦＦ３はこ
の１とスタートビットにより１に初期化される。２ビッ
ト目以降は入力データが１の時のみＴ−ＦＦ３の出力が
変化するので、Ｔ−ＦＦ３の出力は入力データの３，
４，８ビット目で変化する。従って、上記の入力データ
９ビットに対するＴ−ＦＦ出力値は、 Ｔ−ＦＦ３の出力：１、１、０、１、１、１、１、０、０ となり、データ列の最終ビット入力後のＴ−ＦＦ３の出
力は０となるので、パリティは０となる。
パリティビットを１とし、偶数パリティを条件とする。
入力データ列が、 入力データ：１、０、１、１、０、０、０、１、０ とする。まず最初のビットが１なので、Ｔ−ＦＦ３はこ
の１とスタートビットにより１に初期化される。２ビッ
ト目以降は入力データが１の時のみＴ−ＦＦ３の出力が
変化するので、Ｔ−ＦＦ３の出力は入力データの３，
４，８ビット目で変化する。従って、上記の入力データ
９ビットに対するＴ−ＦＦ出力値は、 Ｔ−ＦＦ３の出力：１、１、０、１、１、１、１、０、０ となり、データ列の最終ビット入力後のＴ−ＦＦ３の出
力は０となるので、パリティは０となる。
【００２６】
【発明の効果】このように、本発明によれば、データ長
が長くなっても、回路規模が増大せず、可変長のデータ
に対応できる受信データ誤り検出回路を提供できる。
が長くなっても、回路規模が増大せず、可変長のデータ
に対応できる受信データ誤り検出回路を提供できる。
【００２７】また、シフトレジスタはフリップ・フロッ
プの集まりであるから、回路規模の観点で見ると、ＸＯ
Ｒが増えることよりも影響は大きいが、すなわち本Ｔ−
ＦＦを用いた方式による回路規模増大防止の効果は著し
いことを示している。
プの集まりであるから、回路規模の観点で見ると、ＸＯ
Ｒが増えることよりも影響は大きいが、すなわち本Ｔ−
ＦＦを用いた方式による回路規模増大防止の効果は著し
いことを示している。
【図１】本発明による実施形態の回路図である。
【図２】本発明による実施形態の回路図である。
【図３】本発明における実施形態での信号タイミング図
である。
である。
【図４】従来方式での回路構成ブロック図である。
１ ＡＮＤ回路 ２ ＡＮＤ回路 ３ トグル・フリップ・フロップ（ＴＦＦ） ４ シフトレジスタ ５ ＸＯＲ回路 １０ 先頭検出手段（フリップフロップ） １１ 末尾検出手段（フリップフロップ） １２ ＡＮＤ １３ Ｄフリップフロップ １４ 排他的論理和 １５ フリップフロップ １６ パリティ生成回路 １７ 遅延回路
Claims (3)
- 【請求項１】 シリアルデータ伝送受信回路に用いる受
信データ誤り検出回路において、受信データの先頭を検
出する先頭検出手段と、前記受信データの末尾を検出す
る末尾検出手段と、前記先頭検出手段による受信データ
の先頭検出により初期化され、前記受信データに基づい
て出力値が反転するフリップフロップとから構成され、
前記末尾検出手段による受信データ末尾検出時に前記受
信データのデータ値と前記フリップフロップの出力値と
を比較することにより、前記受信データの誤りを検出す
ることを特徴とする受信データ誤り検出回路。 - 【請求項２】 請求項１に記載の受信データ誤り検出回
路において、前記フリップフロップの代わりに、前記先
頭検出手段による受信データの先頭検出により初期化さ
れ、受信データ値が"１"のときに反転する第２のフリッ
プフロップを備え、前記受信データ内の"１"の数を数え
ることによりパリティ検出機能を備えたことを特徴とす
る受信データ誤り検出回路。 - 【請求項３】 請求項１又は２に記載の受信データ誤り
検出回路において、可変長の前記受信データに対して前
記受信データの誤りを検出することを特徴とする受信デ
ータ誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365056A JP2000188591A (ja) | 1998-12-22 | 1998-12-22 | 受信データ誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365056A JP2000188591A (ja) | 1998-12-22 | 1998-12-22 | 受信データ誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188591A true JP2000188591A (ja) | 2000-07-04 |
Family
ID=18483330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10365056A Pending JP2000188591A (ja) | 1998-12-22 | 1998-12-22 | 受信データ誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000188591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020055519A (ko) * | 2000-12-28 | 2002-07-09 | 엘지전자 주식회사 | 통신시스템에서의 에러 검출 장치 |
-
1998
- 1998-12-22 JP JP10365056A patent/JP2000188591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020055519A (ko) * | 2000-12-28 | 2002-07-09 | 엘지전자 주식회사 | 통신시스템에서의 에러 검출 장치 |
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