JP2563014B2 - Thermal head - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、各種機器のラインプ
リンタに使用されるサーマルヘッドに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thermal head used in a line printer for various equipment.

【０００２】[0002]

【従来の技術】イメージＲＡＭのようなメモリに予め記
憶させた数字や記号などをプリントアウトするサーマル
ヘッドの従来例を、図４に示す。同図において、イメー
ジＲＡＭ４０から読出し手段４１によりアドレス信号４
２を用いて、複数ビットのパラレルの印字データ、たと
えば８ビットのデータ４３を読み出し、これをパラレル
／シリアル変換器４４によってシリアルな印字データ４
５に変換し、この印字データ４５をサーマルヘッド４６
のシフトレジスタ４７に、シフト信号（クロック信号）
４８を用いて送り込んで、１ライン分収納する。上記シ
フトレジスタ４７に収納された印字データをラッチ回路
４９でラッチし、ラッチされた印字データに基づいて発
熱抵抗体５０を通電加熱することにより、１ライン分の
印字を行う。2. Description of the Related Art FIG. 4 shows a conventional example of a thermal head for printing out numbers, symbols and the like stored in advance in a memory such as an image RAM. In the figure, the address signal 4 is read from the image RAM 40 by the reading means 41.
2 is used to read a plurality of bits of parallel print data, for example, 8-bit data 43, and the parallel / serial converter 44 reads this serial print data 4
5, and the print data 45 is converted to the thermal head 46.
Shift signal (clock signal) to the shift register 47 of
It is sent using 48 and stored for one line. The print data stored in the shift register 47 is latched by the latch circuit 49, and the heating resistor 50 is energized and heated based on the latched print data to print one line.

【０００３】ここで、上記ラッチ回路４９がラッチ信号
５１によってシフトレジスタ４７の内容をラッチしたの
ち、発熱抵抗体５０による１ライン分の印字を行い、つ
ぎのラッチ信号５１が入るまでの間に、シフトレジスタ
４７が印字データ４５のシフトを完了し、この動作を繰
り返して、全ラインの印字を行う。したがって、１ライ
ン分の印字を行う時間、つまり、印字の周期は、上記ラ
ッチ信号５１の周期（ラッチ周期）となる。Here, after the latch circuit 49 latches the contents of the shift register 47 by the latch signal 51, one line is printed by the heating resistor 50, and before the next latch signal 51 is input. The shift register 47 completes the shift of the print data 45, and this operation is repeated to print all lines. Therefore, the time for printing one line, that is, the printing cycle is the cycle of the latch signal 51 (latch cycle).

【０００４】[0004]

【発明が解決しようとする問題点】ところが、上記構成
では、シフト信号４８によってシフトレジスタ４７に印
字データ４５を１ビットずつシフトさせているので、１
ライン分のシフトに時間がかかる。したがって、ラッチ
周期で決まる印字周期を短くすること、つまり、印字速
度を上げることが困難であった。また、ファクシミリの
ような１ラインの印字幅が広いサーマルヘッドでは、１
ラインのドット数が多いから、シフトレジスタ４７での
１ライン分の印字データのシフトに時間がかかるので、
それだけラッチ周期も長くなり、印字速度が低下する。
さらに、パラレル／シリアル変換器４４が必要な分だ
け、部品点数が増して回路構成が複雑になる。However, in the above configuration, since the shift register 47 shifts the print data 45 bit by bit in the shift register 47,
It takes time to shift the lines. Therefore, it is difficult to shorten the printing cycle determined by the latch cycle, that is, to increase the printing speed. In addition, with a thermal head with a wide printing width of one line such as a facsimile,
Since the number of dots in a line is large, it takes time to shift the print data for one line in the shift register 47.
As a result, the latch period also becomes longer and the printing speed decreases.
Further, the number of parts is increased and the circuit configuration becomes complicated by the amount of the parallel / serial converter 44 required.

【０００５】この発明は上記問題点に鑑みてなされたも
ので、印字速度を上げることができ、しかも部品点数が
少なくて回路が簡単なサーマルヘッドを提供することを
目的としている。The present invention has been made in view of the above problems, and an object of the present invention is to provide a thermal head capable of increasing the printing speed, having a small number of parts, and having a simple circuit.

【０００６】[0006]

【問題を解決するための手段】上記目的を達成するため
に、この発明は、シフトレジスタに工夫を加え、パラレ
ルの印字データを複数ビットずつ受け入れて、単一のシ
フト信号に基づいて上記印字データを複数ビットずつ送
り出すレジスタ素子を用い、このレジスタ素子を多数直
列接続してシフトレジスタを構成している。To achieve the above object for solving the problem] The invention is devised in addition to the shift register, Parallel
A plurality of register elements for receiving print data of a plurality of bits and sending the print data for each plurality of bits based on a single shift signal are used, and a large number of these register elements are connected in series to form a shift register. are doing.

【０００７】[0007]

【作用】この発明によれば、シフトレジスタ内でパラレ
ルの印字データが複数ビットずつ同時にシフトされるか
ら、１ライン分の印字データのシフトが短時間でなされ
る。しかも、この印字データは、メモリからアドレス信
号によって順次複数ビットずつ読み出して、そのまま複
数ビットずつ並列にシフトレジスタに収納すればよいか
ら、従来のパラレル／シリアル変換器が不要になる。ま
た、レジスタ素子を直列接続して構成しているので、単
一のシフト信号によってすべてのレジスタ素子から複数
ビットを順番に送り出すことができ、簡単な回路構成に
できる。 According to the present invention, the parallelism is adjusted in the shift register.
Since the print data for each line is simultaneously shifted by a plurality of bits , the print data for one line can be shifted in a short time. Moreover, since this print data can be sequentially read from the memory by a plurality of bits by an address signal and stored in the shift register in parallel for a plurality of bits as it is, the conventional parallel / serial converter becomes unnecessary. Ma
Moreover, since the resistor elements are connected in series,
Multiple from all register elements by one shift signal
Bits can be sent out in order, making the circuit configuration simple
it can.

【０００８】[0008]

【実施例】以下、この発明の実施例を図面にしたがって
説明する。図１において、イメージＲＡＭ１には、予め
数字や記号などが記憶されており、システム制御装置Ｃ
からの指令を受けた読出し手段２により、アドレス信号
３を用いて、上記イメージＲＡＭ１から上記数字や記号
に対応した複数ビット、たとえば８ビットのパラレルの
印字データ５が読み出される。読み出された印字データ
５は、そのまま８ビットずつ並列にシフトレジスタ７に
送られ、クロック信号からなる単一のシフト信号８によ
って、８ビットずつ順次シフトされて、１ライン分が収
納される。このシフトレジスタ７に収納された印字デー
タは、ラッチ回路９でラッチ信号１０によってラッチさ
れる。Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, numbers and symbols are stored in advance in the image RAM 1, and the system controller C
The read means 2 which has received the command from the address RAM 3 uses the address signal 3 to read a plurality of bits, for example, 8-bit parallel print data 5 corresponding to the numbers and symbols from the image RAM 1. The read print data 5 is sent in parallel to the shift register 7 by 8 bits as it is, and is sequentially shifted by 8 bits by the single shift signal 8 consisting of a clock signal, and one line is stored. The print data stored in the shift register 7 is latched by the latch circuit 9 by the latch signal 10.

【０００９】つづいて、このラッチされた印字データと
ストローブ信号１１〜１４とを入力とするＮＡＮＤ回路
１５の出力により、発熱抵抗体１６への通電を制御し
て、所望の発熱抵抗体１６を加熱することにより、１ラ
インの印字を行う。この実施例では、１ライン分の印字
データ５は１２８０ビットであり、したがって、印字の
ドット数も１２８０ドットである。Subsequently, the output of the NAND circuit 15 which receives the latched print data and the strobe signals 11 to 14 controls the energization of the heating resistor 16 to heat the desired heating resistor 16. By doing so, one line is printed. In this embodiment, the print data 5 for one line is 1280 bits, and therefore the number of dots printed is 1280 dots.

【００１０】この発明の要部である上記シフトレジスタ
７の詳細を図２に示す。同図において、シフトレジスタ
７は、８ビットのレジスタ素子２１を１６０個（８×１
６０＝１２８０ビット）直列に接続したものである。各
レジスタ素子２１は、印字データを８ビットずつ受け入
れ、単一のシフト信号８に基づいて上記印字データ５を
８ビットずつ後段側へ送り出す。こうして、印字データ
５は、シフト信号８により８ビットずつ順次シフトされ
て、１ライン分が１６０個のレジスタ素子２１に収納さ
れる。FIG. 2 shows the details of the shift register 7 which is the main part of the present invention. In the figure, the shift register 7 includes 160 8-bit register elements 21 (8 × 1).
60 = 1280 bits) connected in series. Each register element 21 receives print data by 8 bits and sends out the print data 5 by 8 bits to the subsequent stage side based on a single shift signal 8. In this way, the print data 5 is sequentially shifted by 8 bits by the shift signal 8 and one line is stored in 160 register elements 21.

【００１１】つぎに、上記サーマルヘッドの動作タイミ
ングを図３の信号波形図に基づいて説明する。図３
（ａ）のシフト信号８は、一定周期のパルス信号からな
るクロック信号であり、この単一のシフト信号８に基づ
いて図１のシフトレジスタ７が、図３（ｂ）に示す印字
データ５を８ビットずつシフトさせる。このように、各
レジスタ素子２１が直列に接続されているから、１つの
クロック信号からなるシフト信号８を各レジスタ素子２
１に並列入力させるだけで８ビットを順番に送り出すこ
とができるので、回路構成を簡単にできる。１ライン分
の印字データ５のシフトが完了したのち、図１のラッチ
回路９が、図３（ｃ）のラッチ信号１０に基づいて作動
し、図１のシフトレジスタ７に収納された印字データを
ラッチする。Next, the operation timing of the thermal head will be described with reference to the signal waveform diagram of FIG. FIG.
Shift signal 8 (a) is a clock signal comprising a pulse signal having a constant period, the shift register 7 in FIG. 1 on the basis of the single shift signal 8, the print data 5 shown in FIG. 3 (b) Shift by 8 bits. Like this
Since the resistor elements 21 are connected in series,
A shift signal 8 consisting of a clock signal is applied to each register element 2
Sending 8 bits in order by inputting 1 in parallel
Therefore, the circuit configuration can be simplified. After the shift of the print data 5 for one line is completed, the latch circuit 9 in FIG. 1 operates based on the latch signal 10 in FIG. 3C, and the print data stored in the shift register 7 in FIG. To latch.

【００１２】このラッチ信号１０に同期して、制御装置
Ｃから図３（ｄ）〜（ｇ）に示す第１〜第４のストロー
ブ信号１１〜１４が順次出力され、その信号時間幅ｔｓ
にわたって、印字データ５に対応する発熱抵抗体１６を
通電加熱し、１ライン分の印字を行う。上記４つのスト
ローブ信号１１〜１４は、発熱抵抗体１６の電源の容量
を小さくするために、互いにタイミングをずらせてい
る。この電源電圧ＶDDは、図３（ｈ）に示すように、ス
トローブ信号１１〜１４が発生している間Ｔｍだけ発熱
抵抗体１６に印加される。In synchronization with the latch signal 10, the control device C sequentially outputs the first to fourth strobe signals 11 to 14 shown in FIGS. 3D to 3G, and the signal time width ts thereof.
The heating resistor 16 corresponding to the print data 5 is energized and heated to print one line. The four strobe signals 11 to 14 are shifted in timing from each other in order to reduce the capacity of the power source of the heating resistor 16. This power supply voltage VDD is applied to the heating resistor 16 by Tm while the strobe signals 11 to 14 are generated, as shown in FIG.

【００１３】上記印字が終了したのちにつぎのラッチ信
号１０が発生するのであるが、これらラッチ信号１０，
１０の時間幅（１周期）、すなわちラッチ周期Ｔの間
に、シフトレジスタ７がつぎの１ライン分の印字データ
５のシフトを完了する。このような動作を繰り返して、
全ラインの印字を行う。したがって、１ライン分の印字
を行う時間、つまり印字の周期は、上記ラッチ周期Ｔで
ある。After the above printing is completed, the next latch signal 10 is generated.
The shift register 7 completes the shift of the print data 5 for the next one line during the time width of 10 (one cycle), that is, during the latch cycle T. By repeating such operation,
Print all lines. Therefore, the time for printing one line, that is, the printing cycle is the latch cycle T.

【００１４】ここで、印字データ５は８ビットずつシフ
トレジスタ７に入力されて、８ビットずつ同時にシフト
されるから、１ビットずつシフトする従来の場合と比較
して、１ライン分の印字データ５のシフトが短時間でな
される。したがって、ラッチ周期Ｔを短くして、印字速
度を上げることができる。また、シフトレジスタ７にお
いて印字データ５のシフトが短時間でなされることか
ら、ファクシミリのような１ラインのドット数が多いも
のでも、ラッチ周期Ｔが長くなるのを抑制して、印字速
度が低下するのを防止できる。Here, since the print data 5 is input to the shift register 7 by 8 bits and is simultaneously shifted by 8 bits, the print data 5 for one line is compared with the conventional case of shifting by 1 bit. The shift is done in a short time. Therefore, the latch period T can be shortened to increase the printing speed. Further, since the shift register 7 shifts the print data 5 in a short time, even if the number of dots in one line is large, such as in a facsimile, the latch cycle T is prevented from becoming long and the printing speed is reduced. Can be prevented.

【００１５】さらに、印字データ５は、メモリ１からア
ドレス信号３によって８ビットずつ読み出して、そのま
ま８ビットずつ並列にシフトレジスタ７に送り込まれる
から、従来のパラレル／シリアル変換器が不要になる。
したがって、部品点数が減少し、回路構成が簡単にな
る。Further, the print data 5 is read from the memory 1 by the address signal 3 by 8 bits and is sent to the shift register 7 in parallel by 8 bits as it is, so that the conventional parallel / serial converter becomes unnecessary.
Therefore, the number of parts is reduced and the circuit configuration is simplified.

【００１６】なお、この発明において、印字データ５は
複数ビットずつ処理すればよく、上記実施例のように８
ビットずつ処理するものに限定されない。In the present invention, the print data 5 may be processed by a plurality of bits at a time.
It is not limited to bit-by-bit processing.

【００１７】[0017]

【発明の効果】以上説明したように、この発明によれ
ば、シフトレジスタ内でパラレルの印字データが複数ビ
ットずつ同時にシフトされるから、１ライン分の印字デ
ータのシフトが短時間でなされる。したがって、ラッチ
周期を短くして、印字速度を上げることができる。ま
た、１ラインのドット数が多い場合でも、ラッチ周期が
長くなるのを抑制して、印字速度の低下を防止できる。
また、各レジスタ素子が直列に接続されているので、単
一のシフト信号によってすべてのレジスタ素子から複数
ビットを順番に送り出すことができ、簡単な回路構成に
できる。さらに、従来のパラレル／シリアル変換器が不
要になるので、その分だけ部品点数が減少し、回路構成
が簡単になる。As described above, according to the present invention, since the parallel print data are simultaneously shifted by a plurality of bits in the shift register, the print data for one line can be shifted in a short time. Therefore, it is possible to shorten the latch period and increase the printing speed. Further, even when the number of dots in one line is large, it is possible to prevent the latch period from becoming long and prevent the printing speed from decreasing.
Also, since each register element is connected in series,
Multiple from all register elements by one shift signal
Bits can be sent out in order, making the circuit configuration simple
it can. Further, since the conventional parallel / serial converter is not required, the number of parts is reduced correspondingly, and the circuit configuration is simplified.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例を示すサーマルヘッドの回
路図である。FIG. 1 is a circuit diagram of a thermal head showing an embodiment of the present invention.

【図２】図１の要部を示す回路図である。FIG. 2 is a circuit diagram showing a main part of FIG.

【図３】図１のサーマルヘッドの信号波形図である。FIG. 3 is a signal waveform diagram of the thermal head of FIG.

【図４】従来のサーマルヘッドの一例を示す系統図であ
る。FIG. 4 is a system diagram showing an example of a conventional thermal head.

【符号の説明】[Explanation of symbols]

１…メモリ、５…印字データ、７…シフトレジスタ、８
…シフト信号、９…ラッチ回路、１０…ラッチ信号、１
６…発熱抵抗体、２１…レジスタ素子、Ｔ…ラッチ周期
（印字周期）。1 ... memory, 5 ... print data, 7 ... shift register, 8
... shift signal, 9 ... latch circuit, 10 ... latch signal, 1
6 ... Heating resistor, 21 ... Register element, T ... Latch cycle (printing cycle).

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 メモリから読み出された印字データを収
納するシフトレジスタと、このシフトレジスタに収納さ
れた印字データをラッチするラッチ回路と、このラッチ
回路にラッチされた印字データに基づいて通電加熱され
る発熱抵抗体とを備えたサーマルヘッドにおいて、上記
シフトレジスタは、パラレルの印字データを複数ビット
ずつ受け入れて、単一のシフト信号に基づいて上記印字
データを複数ビットずつ送り出す多数のレジスタ素子が
直列接続されてなることを特徴とするサーマルヘッド。1. A shift register for storing print data read out from a memory, a latch circuit for latching the print data stored in the shift register, and energization heating based on the print data latched by the latch circuit. In the thermal head provided with a heating resistor, the shift register has a large number of register elements that receive parallel print data by a plurality of bits and send the print data by a plurality of bits based on a single shift signal. A thermal head characterized by being connected in series.