JP2698224B2 - サーマルヘッド - Google Patents
サーマルヘッドInfo
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- JP2698224B2 JP2698224B2 JP6950991A JP6950991A JP2698224B2 JP 2698224 B2 JP2698224 B2 JP 2698224B2 JP 6950991 A JP6950991 A JP 6950991A JP 6950991 A JP6950991 A JP 6950991A JP 2698224 B2 JP2698224 B2 JP 2698224B2
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- parallel data
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Description
【０００１】
【産業上の利用分野】この発明は、ファクシミリやプリ
ンタの記録部に使用するサーマルヘッドに関するもので
ある
ンタの記録部に使用するサーマルヘッドに関するもので
ある
【０００２】
【従来の技術】図３は例えば特公昭６２−３４５５３号
公報に示された従来のサーマルヘッドを示す構成図であ
り、図において、１1 〜１n は所定ビット数のシリアル
データが入力される入力端子、２1 〜２n は上記所定ビ
ット数のシリアルデータが格納されるシフトレジスタ、
３はシフトレジスタ２1 〜２n を駆動するクロックの入
力端子、４はシフトレジスタ２1 〜２n の各ビットの出
力で駆動されるトランジスタ等の駆動素子、５は各駆動
素子４により電流が流される発熱抵抗体、６は発熱抵抗
体５に電流を供給する電源である。
公報に示された従来のサーマルヘッドを示す構成図であ
り、図において、１1 〜１n は所定ビット数のシリアル
データが入力される入力端子、２1 〜２n は上記所定ビ
ット数のシリアルデータが格納されるシフトレジスタ、
３はシフトレジスタ２1 〜２n を駆動するクロックの入
力端子、４はシフトレジスタ２1 〜２n の各ビットの出
力で駆動されるトランジスタ等の駆動素子、５は各駆動
素子４により電流が流される発熱抵抗体、６は発熱抵抗
体５に電流を供給する電源である。
【０００３】次に動作について説明する。予め所定ビッ
ト数づつ分割された１ライン分のシリアルデータが入力
端子１1 〜１n から各シフトレジスタ２1 〜２n に加え
られ、入力端子３にクロックが加えられるシフトレジス
タ２1 〜２n はそれぞれデータを１ビットづつ順次シフ
トして、各シフトレジスタ２1 〜２n にそれぞれ所定ビ
ット数のシリアルデータが格納される。次にシフトレジ
スタ２1 〜２n の全データを同時に読み出すことによ
り、パラレルデータとして読み出され、その各ビットの
データが駆動素子４に加えられる。各駆動素子４は加え
られたデータの「１」又は「０」に応じてＯＮ又はＯＦ
Ｆとなる。ＯＮとなった駆動素子４に接続された発熱抵
抗体５に電流が流れ、この発熱抵抗体５が発熱すること
により、感熱紙（図示せず）に１ドットが印字される。
ト数づつ分割された１ライン分のシリアルデータが入力
端子１1 〜１n から各シフトレジスタ２1 〜２n に加え
られ、入力端子３にクロックが加えられるシフトレジス
タ２1 〜２n はそれぞれデータを１ビットづつ順次シフ
トして、各シフトレジスタ２1 〜２n にそれぞれ所定ビ
ット数のシリアルデータが格納される。次にシフトレジ
スタ２1 〜２n の全データを同時に読み出すことによ
り、パラレルデータとして読み出され、その各ビットの
データが駆動素子４に加えられる。各駆動素子４は加え
られたデータの「１」又は「０」に応じてＯＮ又はＯＦ
Ｆとなる。ＯＮとなった駆動素子４に接続された発熱抵
抗体５に電流が流れ、この発熱抵抗体５が発熱すること
により、感熱紙（図示せず）に１ドットが印字される。
【０００４】
【発明が解決しようとする課題】従来のサーマルヘッド
は、以上のように構成されているので、入力データがシ
リアルデータであるため、ＣＰＵ側でパラレルデータと
して作成されたデータを一旦シリアル変換し、そのシリ
アルデータを入力端子１1 〜１n に入力する等の処理を
必要とする等の問題があった。
は、以上のように構成されているので、入力データがシ
リアルデータであるため、ＣＰＵ側でパラレルデータと
して作成されたデータを一旦シリアル変換し、そのシリ
アルデータを入力端子１1 〜１n に入力する等の処理を
必要とする等の問題があった。
【０００５】この発明は上記のような課題を解消するた
めになされたもので、ＣＰＵ側で作成されたパラレルデ
ータを直接サーマルヘッドのデータ入力端子に取り込む
ことのできるサーマルヘッドを得ることを目的としてい
る。
めになされたもので、ＣＰＵ側で作成されたパラレルデ
ータを直接サーマルヘッドのデータ入力端子に取り込む
ことのできるサーマルヘッドを得ることを目的としてい
る。
【０００６】
【課題を解決するための手段】請求項１の発明に係るサ
ーマルヘッドは、それぞれ所定ビット数のパラレルデー
タをラッチする複数のラッチ回路を直列に接続し、初段
のラッチ回路に所定ビット数づつパラレルデータを入力
し、このデータをラッチ信号毎に後段のラッチ回路に順
次転送し、全てのラッチ回路にデータをラッチした後、
全てのラッチ回路の全ビット出力を同時に発熱抵抗体に
加えるようにしたものである。
ーマルヘッドは、それぞれ所定ビット数のパラレルデー
タをラッチする複数のラッチ回路を直列に接続し、初段
のラッチ回路に所定ビット数づつパラレルデータを入力
し、このデータをラッチ信号毎に後段のラッチ回路に順
次転送し、全てのラッチ回路にデータをラッチした後、
全てのラッチ回路の全ビット出力を同時に発熱抵抗体に
加えるようにしたものである。
【０００７】
【作用】請求項１の発明におけるサーマルヘッドは、Ｃ
ＰＵ等で作成されたパラレルデータをサーマルヘッドの
入力データとして用いることが可能となる。
ＰＵ等で作成されたパラレルデータをサーマルヘッドの
入力データとして用いることが可能となる。
【０００８】
【実施例】比較例１． 以下、この発明の一比較例を図について説明する。図１
において、７1 ，７2 ，７3 ，７4 （７3 は図示省略）
はそれぞれ８ビットのパラレルデータをラッチするラッ
チ回路、８はラッチ回路７1 〜７4 に８ビットのパラレ
ルデータを入力させる入力端子、９1 〜９4 はラッチ回
路７1 〜７4 のラッチ信号の入力端子、１０1 ，１
０2 ，１０3 ……１０32はラッチ回路７1 〜７4 の各出
力Ｑ1 〜Ｑ8 ，Ｑ9 〜Ｑ16，Ｑ17〜Ｑ24、Ｑ25〜Ｑ32の
データが一方の入力端に加えられるアンドゲート、１１
はアンドゲート１０1 ，１０32の他方の入力端に記録開
始信号を加えるための入力端子、４1 ，４2 ，４3 ，…
…４32はアンドゲート１０1 〜１０32の出力で駆動され
るトランジスタ等の駆動素子、５1 ，５2 ，５3 ……５
32は駆動素子４1 〜４32のＯＮにより電流が流される発
熱抵抗体、６は発熱抵抗体５1 〜５32に電流を供給する
電源である。なお、駆動素子４1 〜４32、アンドゲート
１０1 〜１０32により、駆動手段が構成される。
において、７1 ，７2 ，７3 ，７4 （７3 は図示省略）
はそれぞれ８ビットのパラレルデータをラッチするラッ
チ回路、８はラッチ回路７1 〜７4 に８ビットのパラレ
ルデータを入力させる入力端子、９1 〜９4 はラッチ回
路７1 〜７4 のラッチ信号の入力端子、１０1 ，１
０2 ，１０3 ……１０32はラッチ回路７1 〜７4 の各出
力Ｑ1 〜Ｑ8 ，Ｑ9 〜Ｑ16，Ｑ17〜Ｑ24、Ｑ25〜Ｑ32の
データが一方の入力端に加えられるアンドゲート、１１
はアンドゲート１０1 ，１０32の他方の入力端に記録開
始信号を加えるための入力端子、４1 ，４2 ，４3 ，…
…４32はアンドゲート１０1 〜１０32の出力で駆動され
るトランジスタ等の駆動素子、５1 ，５2 ，５3 ……５
32は駆動素子４1 〜４32のＯＮにより電流が流される発
熱抵抗体、６は発熱抵抗体５1 〜５32に電流を供給する
電源である。なお、駆動素子４1 〜４32、アンドゲート
１０1 〜１０32により、駆動手段が構成される。
【０００９】次に動作について説明する。ＣＰＵ（図示
せず）で作成された最初の８ビットのパラレルデータが
入力端子８に入力され、入力端子９1 にラッチ信号が加
えられると、ラッチ回路７1 にそのパラレルデータがラ
ッチされる。その出力Ｑ1 〜Ｑ8 はアンドゲート１０1
〜１０8 に加えられる。次の８ビットのパラレルデータ
が入力端子８に入力され、入力端子９2 にラッチ信号が
加えられると、ラッチ回路７2 にそのパラレルデータが
ラッチされ、その出力Ｑ9 〜Ｑ16がアンドゲート１０9
〜１０16に加えられる。同様にしてラッチ回路７3 ，７
4 に順次８ビットのパラレルデータをラッチさせ、各出
力Ｑ17〜Ｑ24，Ｑ25 〜Ｑ32をアンドゲート１０17〜１
０24，１０25〜１０32に加える。
せず）で作成された最初の８ビットのパラレルデータが
入力端子８に入力され、入力端子９1 にラッチ信号が加
えられると、ラッチ回路７1 にそのパラレルデータがラ
ッチされる。その出力Ｑ1 〜Ｑ8 はアンドゲート１０1
〜１０8 に加えられる。次の８ビットのパラレルデータ
が入力端子８に入力され、入力端子９2 にラッチ信号が
加えられると、ラッチ回路７2 にそのパラレルデータが
ラッチされ、その出力Ｑ9 〜Ｑ16がアンドゲート１０9
〜１０16に加えられる。同様にしてラッチ回路７3 ，７
4 に順次８ビットのパラレルデータをラッチさせ、各出
力Ｑ17〜Ｑ24，Ｑ25 〜Ｑ32をアンドゲート１０17〜１
０24，１０25〜１０32に加える。
【００１０】次に入力端子１１に記録開始信号を所定時
間加えると、全てのアンドゲート１０1 〜１０32がＯＮ
となって、全ての出力Ｑ1 〜Ｑ32（３２ビットパラレル
データ）が駆動素子４に加えられる。そして「１」のデ
ータが加えられた駆動素子がＯＮとなって、対応する発
熱抵抗体に電流が流れることにより発熱が生じる。
間加えると、全てのアンドゲート１０1 〜１０32がＯＮ
となって、全ての出力Ｑ1 〜Ｑ32（３２ビットパラレル
データ）が駆動素子４に加えられる。そして「１」のデ
ータが加えられた駆動素子がＯＮとなって、対応する発
熱抵抗体に電流が流れることにより発熱が生じる。
【００１１】実施例１． 図２はこの発明による一実施例を示し、図１と対応する
部分には同一符号を付して説明を省略する。図２におい
て、１２1 ，１２2 ，１２3 ，１２4 （１２3 は図示省
略）はそれぞれ８ビットのパラレルデータをラッチする
（直列接続されたラッチ回路、１３は初段のラッチ回路
１２1 に対して８ビットのパラレルデータを入力させる
入力端子、１４はラッチ回路１２1 〜１２4 に対して共
通のラッチ信号を加える入力端子、１５はラッチ回路１
２1 〜１２4 の出力データを格納するメモリ、１６はメ
モリ１５にデータの格納を指示するメモリ指示信号の入
力端子である。このメモリ１５から読み出された全ビッ
ト（３２ビット）のパラレルデータがアンドゲート１０
1 〜１０32に加えられるように成されている。
部分には同一符号を付して説明を省略する。図２におい
て、１２1 ，１２2 ，１２3 ，１２4 （１２3 は図示省
略）はそれぞれ８ビットのパラレルデータをラッチする
（直列接続されたラッチ回路、１３は初段のラッチ回路
１２1 に対して８ビットのパラレルデータを入力させる
入力端子、１４はラッチ回路１２1 〜１２4 に対して共
通のラッチ信号を加える入力端子、１５はラッチ回路１
２1 〜１２4 の出力データを格納するメモリ、１６はメ
モリ１５にデータの格納を指示するメモリ指示信号の入
力端子である。このメモリ１５から読み出された全ビッ
ト（３２ビット）のパラレルデータがアンドゲート１０
1 〜１０32に加えられるように成されている。
【００１２】次に動作について説明する。ＣＰＵ側で作
成された最初の８ビットのパラレルデータを入力端子１
３からラッチ回路１２1 に加え、入力端子１４にラッチ
信号を加えると、そのパラレルデータがラッチ回路１２
1にラッチされる。このパラレルデータは次段のラッチ
回路１２2 の入力となる。次の８ビットのパラレルデー
タを加え、ラッチ信号を加えると、これがラッチ回路１
２1 にラッチされると共に、上記最初のパラレルデータ
が次段のラッチ回路１２2 に転送される。このようにし
て、８ビットパラレルデータを４回入力し、その間でラ
ッチ信号を４回加えることにより、最初のパラレルデー
タはラッチ回路１２1 から順次転送されてラッチ回路１
２4 にラッチされ、以下のラッチ回路１２3 ，１２2 ，
１２1 にはそれぞれ８ビットのパラレルデータがラッチ
される。
成された最初の８ビットのパラレルデータを入力端子１
３からラッチ回路１２1 に加え、入力端子１４にラッチ
信号を加えると、そのパラレルデータがラッチ回路１２
1にラッチされる。このパラレルデータは次段のラッチ
回路１２2 の入力となる。次の８ビットのパラレルデー
タを加え、ラッチ信号を加えると、これがラッチ回路１
２1 にラッチされると共に、上記最初のパラレルデータ
が次段のラッチ回路１２2 に転送される。このようにし
て、８ビットパラレルデータを４回入力し、その間でラ
ッチ信号を４回加えることにより、最初のパラレルデー
タはラッチ回路１２1 から順次転送されてラッチ回路１
２4 にラッチされ、以下のラッチ回路１２3 ，１２2 ，
１２1 にはそれぞれ８ビットのパラレルデータがラッチ
される。
【００１３】次に入力端子１６にメモリ指示信号を加え
ることにより、ラッチ回路１２1 〜１２4 の全ビット
（３２ビット）のパラレルデータがメモリ１５に格納さ
れる。このメモリ１５の全ビット出力はそれぞれアンド
ゲート１０1 〜１０32に加えられる。
ることにより、ラッチ回路１２1 〜１２4 の全ビット
（３２ビット）のパラレルデータがメモリ１５に格納さ
れる。このメモリ１５の全ビット出力はそれぞれアンド
ゲート１０1 〜１０32に加えられる。
【００１４】次に入力端子１１から記録開始信号を加え
るとアンドゲート１０1 〜１０32がＯＮとなって、全ビ
ットパラレルデータが駆動素子４1 〜４32に加えられ、
「１」のデータが加えられた駆動素子に接続された発熱
抵抗体が発熱する。この実施例２によれば、ラッチ回路
１２1 〜１２4 でデータの転送を行いながら、記録を行
うことが可能である。また、最初に入力される８ビット
パラレルデータは発熱抵抗体５25〜５32に対してのデー
タとなり、さらに順次入力されるデータが発熱抵抗体５
17〜５24，５9 〜５16，５1 〜５8 に対してのデータと
なる。
るとアンドゲート１０1 〜１０32がＯＮとなって、全ビ
ットパラレルデータが駆動素子４1 〜４32に加えられ、
「１」のデータが加えられた駆動素子に接続された発熱
抵抗体が発熱する。この実施例２によれば、ラッチ回路
１２1 〜１２4 でデータの転送を行いながら、記録を行
うことが可能である。また、最初に入力される８ビット
パラレルデータは発熱抵抗体５25〜５32に対してのデー
タとなり、さらに順次入力されるデータが発熱抵抗体５
17〜５24，５9 〜５16，５1 〜５8 に対してのデータと
なる。
【００１５】実施例２． 図２において、メモリ１５を除去して８ビットパラレル
データをラッチ回路１２1 〜１２4 から直接アンドゲー
ト１０1 〜１０32に各々入力しても良い。但し、その場
合はデータ転送中の記録は禁止される。
データをラッチ回路１２1 〜１２4 から直接アンドゲー
ト１０1 〜１０32に各々入力しても良い。但し、その場
合はデータ転送中の記録は禁止される。
【００１６】比較例２． 図１において、図２のメモリ１５を付加しても良い。そ
の場合はデータ転送中の記録が可能となる。
の場合はデータ転送中の記録が可能となる。
【００１７】
【発明の効果】以上のように、請求項１の発明は、それ
ぞれ所定ビット数のパラレルデータをラッチする複数の
ラッチ回路を直列に接続し、初段のラッチ回路に所定ビ
ット数づつパラレルデータを入力し、このデータをラッ
チ信号毎に後段のラッチ回路に順次転送し、全てのラッ
チ回路にデータをラッチした後、全てのラッチ回路の全
ビット出力を同時に発熱抵抗体に加えるように構成し
た。
ぞれ所定ビット数のパラレルデータをラッチする複数の
ラッチ回路を直列に接続し、初段のラッチ回路に所定ビ
ット数づつパラレルデータを入力し、このデータをラッ
チ信号毎に後段のラッチ回路に順次転送し、全てのラッ
チ回路にデータをラッチした後、全てのラッチ回路の全
ビット出力を同時に発熱抵抗体に加えるように構成し
た。
【００１８】従って、請求項１の発明によれば、ＣＰＵ
等で作成されたパラレルデータを従来のようにシリアル
データに変換する必要がなく、パラレル・シリアル変換
回路を省略することができると共に、パラレルデータを
用いるのでデータの高速転送が可能となり、サーマルヘ
ッドの印字時間を短縮することができる等の効果が得ら
れる。
等で作成されたパラレルデータを従来のようにシリアル
データに変換する必要がなく、パラレル・シリアル変換
回路を省略することができると共に、パラレルデータを
用いるのでデータの高速転送が可能となり、サーマルヘ
ッドの印字時間を短縮することができる等の効果が得ら
れる。
【図１】この発明の一比較例によるサーマルヘッドの構
成図である。
成図である。
【図２】この発明の一実施例によるサーマルヘッドの構
成図である。
成図である。
【図３】従来のサーマルヘッドの構成図である。
４1 〜４32 駆動素子 ５1 〜５32 発熱抵抗体 ７1 〜７4 ラッチ回路 ８ パラレルデータの入力端子 ９1 〜９4 ラッチ信号の入力端子 １０1 〜１０32 アンドゲート １１ 記録開始信号の入力端子 １２1 〜１２4 ラッチ回路 １３ パラレルデータの入力端子 １４ ラッチ信号の入力端子
Claims (1)
- 【請求項１】 それぞれ所定ビット数のパラレルデータ
を共通のラッチ信号に基いてラッチすると共に初段に所
定ビット数のパラレルデータを入力するように成されか
つ直列接続されたラッチ回路と、上記複数のラッチ回路
の全ビット出力データに応じて駆動される上記全ビット
数分設けられた発熱抵抗体と、上記複数のラッチ回路の
全ビット出力を同時に上記発熱抵抗体に与える駆動手段
とを備えたサーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6950991A JP2698224B2 (ja) | 1991-03-11 | 1991-03-11 | サーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6950991A JP2698224B2 (ja) | 1991-03-11 | 1991-03-11 | サーマルヘッド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04282263A JPH04282263A (ja) | 1992-10-07 |
| JP2698224B2 true JP2698224B2 (ja) | 1998-01-19 |
Family
ID=13404785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6950991A Expired - Fee Related JP2698224B2 (ja) | 1991-03-11 | 1991-03-11 | サーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698224B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739838A (en) * | 1995-04-20 | 1998-04-14 | Eastman Kodak Company | Pulse width modulation method for a parallel input print head |
| US5774163A (en) * | 1995-04-20 | 1998-06-30 | Eastman Kodak Company | Binary weighted modulation for a parallel input print head |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358858A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | サーマルヘッドドライバｉｃ |
-
1991
- 1991-03-11 JP JP6950991A patent/JP2698224B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04282263A (ja) | 1992-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |