JP2692635B2 - 不揮発性半導体記憶装置及びそのデータ消去方法 - Google Patents
不揮発性半導体記憶装置及びそのデータ消去方法Info
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Description
及びそのデータ消去方法に関し、特に電気的にしきい値
電圧が設定できる電界効果トランジスタでメモリセルが
形成された一括消去可能な不揮発性半導体記憶装置及び
そのデータ消去方法に関する。
タなどのように、電気的にしきい値電圧が設定できる電
界効果トランジスタでメモリセルを形成する複数のメモ
リセルトランジスタを配列した不揮発性半導体記憶装置
においては、電気的にデータが一括消去できるフラッシ
ュメモリとして注目されている。
図6に示す。
トを有し電気的にしきい値電圧が設定できる電界効果ト
ランジスタでメモリセルを形成する複数のメモリセルト
ランジスタMC11〜MCmnを行方向,列方法に配置
したメモリセルアレイ1と、複数のメモリセルトランジ
スタMC11〜MCmnの各行それぞれと対応して設け
られ対応する行の各メモリセルトランジスタの制御ゲー
トと接続する複数のワード線WL1〜WLmと、複数の
メモリセルトランジスタMC11〜MCmnの各列それ
ぞれ対応して設けられ対応する列の各メモリセルトラン
ジスタのドレインと接続する複数のディジット線DL1
〜DLnと、複数のメモリセルトランジスタMC11〜
MCmnそれぞれのソースと接続するソース線SLと、
消去制御信号ERに従って一括消去動作時には所定の消
去用電圧Veをソース線SLに供給し一括消去動作時以
外にはソース線SLを接地電位とするソース電位供給回
路6と、制御信号AXS,AXN,VX及びXアドレス
信号ADXに従って、通常の読出し動作時には複数のワ
ード線WL1〜WLmのうちの1本を選択して電源電位
Vccレベルの選択レベルとし一括消去動作時には全ワ
ード線WL1〜WLmを接地電位レベルとし書込み動作
時には1本のワード線を選択して書込み用の電圧Vxと
するXデコーダ2x及びワード線電位供給回路3xと、
制御信号AYN,AYS及びYアドレス信号ADYに従
って、通常の読出し動作時及び書込み動作時には複数の
ディジット線DL1〜DLnのうちの1本を選択し一括
消去動作時には全ディジット線DL1〜DLnを非選択
状態,フローティング状態とするYデコーダ4及びY選
択回路5と、読出し動作時に、Yデコーダ4及びY選択
回路5により選択された選択ディジット線に流れる電流
を基準電流Irと比較しこの選択ディジット線と接続す
る選択メモリセルトランジスタがオンセル状態(選択デ
ィジット線電流>基準電流Ir)かオフセル状態かを判
定するセンス増幅器8と、基準電流Irを発生してセン
ス増幅器8に供給する基準電流発生回路9と、書込み動
作時、Yデコーダ4及びY選択回路5により選択された
選択ディジット線に所定の書込み用電位を供給する書込
みドレイン電位供給回路7とを有する構成となってい
る。
ては、Xデコーダ2xは、Xアドレス信号ADXの各ビ
ットと対応するインバータIV21、及びNANAD型
の論理ゲートG21,G22と、各ワード線と対応する
NAND型の論理ゲートG23、及びトランジスタQ2
1〜Q23とを備えて構成され、Yデコーダ4はXデコ
ーダ2xと同様の構成となっており、Y選択回路5は、
ゲートにYデコーダ4の出力信号を受けるトランジスタ
Q51〜Q5nを備えて構成され、センス増幅器8は、
インバータIV81,IV82及びトランジスタQ81
〜Q88を備えた電流比較型となっている。
について説明する。
る。通常の書込み動作時には、制御信号AXS,AXN
を高レベルにしてXアドレス信号ADXにより1本のワ
ード線を選択してこの選択ワード線に、ワード線電位供
給回路3xから書込み用の電圧Vxを供給し、一方、制
御信号AYS,AYNを高レベルにしてYアドレス信号
ADYにより1本のディジット線を選択してこの選択デ
ィジット線に、書込みドレイン電位供給回路7から書込
み用の電圧Vpを供給する。このとき、ソース線SLの
電位は、ソース電位供給回路6により接地電位となって
いる。この結果、選択ワード線及び選択ディジット線と
接続するメモリセルトランジスタの制御ゲート及びドレ
インに所定の書込み用の電圧Vx,Vpが印加され、こ
のメモリセルトランジスタのしきい値電圧は高くなる。
例えば、読出し動作時の制御ゲート電位を電源電位Vc
cレベルとするとき、そのしきい値電圧は電源電位Vc
cより高くなるようにする。
り1本のワード線を選択してこの選択ワード線を例えば
電源電位Vccレベルの選択レベルとする。一方、Yア
ドレス信号ADYにより1本のディジット線を選択し、
この選択ディジット線をセンス増幅器8に接続する。セ
ンス増幅器8は、この選択ディジット線に流れる電流を
基準電流Irと比較する。選択メモリセルトランジスタ
が書込み状態であればそのしきい値電圧は選択ワード線
の選択レベル(Vcc)より高いので選択メモリセルト
ランジスタのドレイン電流は流れず、従って選択ディジ
ット線には電流が流れず、センス増幅器8はオフセルと
判定する。また、選択メモリセルトランジスタが消去状
態であれば、そのしきい値電圧は選択ワード線の選択レ
ベルより低くなっているので、選択メモリセルトランジ
スタのドレインは基準電流Irより大きい電流が流れ、
従ってセンス増幅器8はオンセルと判定する。
ベルにしてトランジスタQ23をオン、全ワード線WL
1〜WLmを接地電位とし、制御信号AYNを低レベル
にしてY選択回路5のトランジスタQ51〜Q5n全て
をオフ状態として全ディジット線DL1〜DLnを非選
択状態,フローティング状態とし、ソース線SLにソー
ス電位供給回路6から所定の高電位の消去用電圧Veを
供給する。この結果、全メモリセルトランジスタMC1
1〜MCmnのしきい値電圧は所定の電圧より低くな
り、一括消去状態となる。
セルトランジスタのゲート絶縁膜の膜厚のばらつき等に
よって、消去動作の進行速度にもばらつきが生じ、一括
消去動作終了後のメモリセルトランジスタの中に、ワー
ド線が非選択レベル(例えば接地電位)であってもオン
セル状態(しきい値電圧が負)となってしまう過消去状
態のものが発生することがある。このような場合、過消
去状態のメモリセルトランジスタが接続されたディジッ
ト線には常にオンセル電流が流れ、正常なデータ読出し
ができなくなる。
いては、一括消去動作終了後、制御信号AYSを低レベ
ル、制御信号AYNを高レベルにして全ディジット線D
L1〜DLnを選択し、制御信号AYNを低レベルにし
て全ワード線WL1〜WLmを非選択レベルの接地電位
レベルとし、全ディジット線DL1〜DLnに流れる電
流を基準電流Irと比較することにより、全メモリセル
トランジスタMC11〜MCmnのうちに1つでもオン
セル状態のもの(過消去セル)があるか否かを検出し、
1つでもオンセル状態のメモリセルトランジスタが検出
されると、全メモリセルトランジスタMC11〜MCm
nに対して、通常の書込みより浅い書込み、すなわち、
通常の書込みによるメモリセルトランジスタのしきい値
電圧の変化より小さい値電圧の変化が得られるような書
込みを行い、過消去状態のメモリセルトランジスタを正
常な消去状態に戻すようにしている(例えば、特開平4
−222994号公報参照)。
L1〜DLnを選択して全メモリセルトランジスタMC
11〜MCmnのうちにオンセル状態(過消去状態)の
ものがあるか否かを検出する場合について述べたが、制
御信号AYS,AYN共高レベルとしてYアドレス信号
ADYにより1本のディジット線を選択し、この1本の
選択ディジット線と接続するメモリセルトランジスタの
うちにオンセル状態のものがあるか否かを検出する方
法、すなわち、ディジット線単位で検出する方法をとる
こともできる。
導体記憶装置では、一括消去動作後、過消去状態のメモ
リセルトランジスタが存在するか否かを検出するのに、
全ディジット線を選択するか1本のディジット線を選択
してこれら全ディジット線又は1本の選択ディジット線
と接続するメモリセルトランジスタに過消去状態のもの
があるか否かを検出し、過消去状態のものが検出される
と、これら全ディジット線又は1本の選択ディジット線
と接続するメモリセルトランジスタに対し通常の書込み
より浅い書込みを行う構成となっているので、過消去状
態のメモリセルトランジスタは正常な消去状態に戻すこ
とができるが、消去状態を判定する境界線付近に分布す
る浅い消去状態のメモリセルトランジスタは、この境界
線を越えて非消去状態となってしまう危険性があり、こ
の危険性を解消するためには再度消去状態の確認が必要
であり、その結果、非消去状態のメモリセルトランジス
タが検出されると、更に一括消去からの動作をくり返さ
なければならず、全メモリセルトランジスタが正常な消
去状態に到達するまでに長時間を要するという問題点が
ある。
確認の結果、非消去状態のメモリセルトランジスタが検
出されなかったとしても、浅い書込みにより全メモリセ
ルトランジスタのしきい値電圧が上昇することになるの
で、読出し動作時のドレイン電流が減少し、読出し動作
速度が低下するという欠点がある。
のメモリセルトランジスタに対してのみ浅い書込みを行
ってこの過消去状態のメモリセルトランジスタを正常な
消去状態に戻し、正常な消去状態にあるメモリセルトラ
ンジスタはその状態を保持させ、非消去状態になる危険
性を防止すると共に全メモリセルトランジスタが正常な
消去状態に到達するまでの時間を短縮し、かつメモリセ
ルトランジスタの読出し動作時のドレイン電流が減少す
るのを抑えて読出し動作速度の低下を防止することがで
きる不揮発性半導体記憶装置及びそのデータ消去方法を
提供することにある。
記憶装置は、電気的にしきい値電圧が設定できる電界効
果トランジスタでメモリセルを形成する複数のメモリセ
ルトランジスタを行方向,列方向に配置したメモリセル
アレイと、前記複数のメモリセルトランジスタの各行そ
れぞれと対応して設けられ対応する行の各メモリセルト
ランジスタの制御ゲートと接続する複数のワード線と、
前記複数のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の各メモリセルトランジスタ
のドレインと接続する複数のディジット線と、前記複数
のメモリセルトランジスタそれぞれのソースと接続する
ソース線と、一括消去動作時には前記ソース線に所定の
消去用電圧を印加し前記一括消去動作時以外には前記ソ
ース線を接地電位とするソース電位供給回路と、前記複
数のワード線全てを前記一括消去動作時には接地電位
に、オンセル有無検出動作時には所定の過消去判定用の
第1の過消去判定基準電位に、オンセル特定基準電流設
定動作時には前記第1の過消去判定基準電位より深い過
消去判定用の第2の過消去判定基準電位に、オンセル特
定動作時には前記複数のワード線のうちの所定のワード
線を選択してこの選択ワード線を前記第1の過消去判定
基準電位に前記選択ワード線以外は前記第2の過消去判
定基準電位にするワード線選択手段及びワード線電位供
給手段と、前記一括消去動作時には前記複数のディジッ
ト線全てを非選択状態,フローティング状態とし前記一
括消去動作時以外には前記複数のディジット線のうちの
所定のディジット線を選択するディジット線選択手段
と、このディジット線選択手段で選択されたディジット
線に流れる電流を基準電流と比較しこの選択されたディ
ジット線と接続するメモリセルトランジスタがオンセル
状態かオフセル状態かを判定するセンス増幅器と、通常
の読出し動作時及び前記オンセル有無検出動作時に通常
読出し動作用の前記基準電流を発生し前記センス増幅器
に供給する基準電流発生回路と、前記オンセル特定基準
電流設定動作時には前記センス増幅器の判定結果がオン
セル状態となるように前記基準電流を設定し前記オンセ
ル特定動作時にはこの基準電流を保持し前記センス増幅
器に供給する電流設定・保持回路と、前記オンセル特定
動作時に前記センス増幅器の判定結果がオンセル状態を
示すメモリセルトランジスタに対し通常の書込みより浅
い書込みを行う書込み手段とを有している。
ンジスタを備え、これら複数のトランジスタのうちの所
定のトランジスタをオン状態としてこれらトランジスタ
に流れる電流により基準電流を設定,保持する回路とし
て構成するか、少なくとも1つのトランジスタを備え、
このトランジスタのゲート電圧を調整してこのトランジ
スタに流れる電流を制御し基準電流を設定,保持する回
路として構成される。
消去方法は、電気的にしきい値電圧が設定できる電界効
果トランジスタでメモリセルを形成する複数のメモリセ
ルトランジスタを行方向,列方向に配置したメモリセル
アレイと、前記複数のメモリセルトランジスタの各行そ
れぞれと対応して設けられ対応する行の各メモリセルト
ランジスタの制御ゲートと接続する複数のワード線と、
前記複数のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の各メモリセルトランイズタ
のドレインと接続する複数のディジット線と、前記複数
のメモリセルトランジスタそれぞれのソースと接続する
ソース線とを含む不揮発性半導体記憶装置の複数のワー
ド線全てを接地電位に前記複数のディジット線全てを非
選択状態,フローティング状態にして前記ソー線に所定
の消去用電圧を供給して前記複数のメモリセルトランジ
スタを一括消去する一括消去手順と、続いて複数のワー
ド線全てを所定の過消去判定用の第1の過消去判定基準
電位に設定して前記複数のディジット線のうちの所定の
ディジット線を選択しこの選択ディジット線に流れる電
流が通常の読出し動作用の基準電流より大きいオンセル
状態のメモリセルトランジスタが存在する否かを判定す
るオンセル有無検出手順と、このオンセル有無検出手順
によりオンセル状態のメモリセルトランジスタが存在す
ると判定されたときは前記複数のワード線全てを前記第
1の過消去判定基準電位より深い過消去判定用の第2の
過消去判定基準電位に設定し前記選択ディジット線に流
れる電流が前記通常の読出し動作用の基準電流より大き
いオンセル状態のメモリセルトランジスタが存在するか
否かを判定しオンセル状態のメモリセルトランジスタが
存在すると判定されたときには前記通常の読出し動作用
の基準電流に代えてこの選択ディジット線に流れる電流
よりわずかに大きいオンセル特定用の基準電流を設定,
保持しこのオンセル特定用の基準電流に対する前記選択
ディジット線に流れる電流がオフセル状態と判定される
ようにする電流設定・保持手順と、この電流設定・保持
手順に続き、かつ前記複数のワード線全てを第2の過消
去判定基準電位設定時にオンセル状態のメモリセルトラ
ンジスタが存在しないと判定されたときには前記電流設
定・保持手順を飛び越して、前記複数のワード線のうち
の選択ワード線を前記第1の過消去判定基準電位に前記
選択ワード線以外のワード線を前記第2の過消去判定基
準電位にして前記選択ディジット線に流れる電流が前記
オンセル特定用の基準電流より大きいオンセル状態にあ
るか否かを判定する過消去セル特定手順と、この過消去
セル特定手順によりオンセル状態にあると判定されたと
きは前記選択ディジット線及び選択ワード線と接続する
メモリセルトランジスタに対し通常の書込みより浅い書
込みを行う浅い書込み手順とを含み、この浅い書込み手
順の後、及び前記過消去セル特定手順でオンセル状態で
はないと判定されたときには選択ワード線を切換えて前
記過消去セル特定手順からの手順を前記複数のワード線
全てについて行った後、及び前記オンセル有無検出手順
でオンセル状態のメモリセルトランジスタが存在しない
と判定されたとき選択ディジット線を切換えて前記オン
セル有無検出手順からの手順を前記複数のディジット線
全てについて行うようにして構成される。
び選択ディジット線のうちの少なくとも一方の電位を通
常の書込み時の電位とは異なる電位として、ホットエレ
クトロン注入法及びトンネリング電流のうちの一方によ
り、前記通常の書込み時のメモリセルトランジスタのし
きい値電圧の変化より小さいしきい値電圧の変化が得ら
れるようにして構成される。
説明する。
導体記憶装置を示す回路図である。
性半導体記憶装置と相違する点は、Xデコーダ2x及び
ワード線電位供給回路3xに代えて、制御信号AXN,
AXS,VX1,VX2及びXアドレス信号ADXに従
って、複数のワード線WL1〜WLm全てを一括消去動
作時には接地電位に、オンセル有無検出動作時には所定
の過消去判定用の第1の過消去判定基準電位Vaに、オ
ンセル特定基準電流設定動作時には第1の過消去判定基
準電位Vaより深い過消去判定用の第2の過消去判定基
準電位Vbに、オンセル特定動作時には複数のワード線
WL1〜WLmのうちの所定のワード線を選択してこの
選択ワード線を第1の過消去判定基準電位Vaに選択ワ
ード線以外は第2の過消去判定基準電位Vbにするワー
ド線選択手段のXデコーダ2及びワード線電位供給3
a,3bを設け、制御信号SHに従ってオンセル特定基
準電流設定動作時にはセンス増幅器8の判定結果がオフ
セル状態となるようにセンス増幅器8への基準電流Is
を設定しオンセル特定動作時にはこの基準電流Isを保
持しセンス増幅器8に供給する電流設定・保持回路10
を設けた点にある。
通常の書込み動作及び読出し動作は、図6に示された従
来の不揮発性半導体記憶装置と同様であるので、その説
明は省略する。
去方法の説明を含めて行なう。なお、図2はこの実施例
のデータ消去方法を説明するためのフローチャートであ
る。
ランジスタQ23全てをオン、制御信号VX2によりワ
ード線電位供給回路3bの出力電位を接地電位として全
ワード線WL1〜WLmを接地電位とし、制御信号AY
Nを低レベルにしてY選択回路5のトランジスタQ51
〜Q5n全てをオフ状態として全ディジット線DL1〜
DLnを非選択状態,フローティング状態とし、消去制
御信号ERによりソース電位供給回路6から所定の高電
位の消去用電圧Veをソース線SLに供給する。こうし
て一括消去動作が行なわれ、この結果、全メモリセルト
ランジスタMC11〜MCmnのしきい値電圧は所定の
基準電位(消去判定基準電位)より低くなり、一括消去
状態となる(図2のステップS1、以下単にS1等のみ
を表示する)。
ベルにしてYアドレス信号ADYを初期値に設定して
(S2)ディジット線DL1〜DLnのうちの1本(D
L1)を選択してセンス増幅器8に接続し、制御信号A
XSを低レベル、AXNを高レベルにしてトランジスタ
Q22全てをオン、制御信号VX1によりワード線電位
供給回路3aの出力電位を第1の過消去判定基準電位V
aとして全ワード線WL1〜WLmを第1の過消去判定
基準電位Va設定し、制御信号RCにより基準電流発生
回路9から基準電流Irをセンス増幅器8に供給して読
出し動作を行う(S3)。センス増幅器8はディジット
線DL1に流れる電流を基準電流Irと比較し、この基
準電流Irより大きければオンセル、すなわち過消去状
態のメモリセルトランジスタが存在する、と判定する
(オンセルデータ、S4)。
動作が行なわれ、過消去状態のメモリセルトランジスタ
が存在すると判定されたときにはステップS7に進み、
存在しないと判定されたときには選択ディジット線を切
換えて次のディジット線についてステップS3からの手
順が実行される。
のメモリセルトランジスタが存在すると判定されたとき
は、まず、Xアドレス信号ADXを初期値とした後(S
7)、制御信号AXNを低レベルにしてトランジスタQ
23全てをオン、制御信号VX2によりワード線電位供
給回路3bの出力電位を第2の過消去判定基準電位Vb
として全ワード線WL1〜WLmを第2の過消去判定基
準電位Vbとし、センス増幅器8に基準電流発生回路9
からの基準電流Irを供給して読出し動作を行う(S
8)。センス増幅器8は、選択ディジット線(DL1)
に流れる電流を基準電流Irと比較し、この基準電流I
rより大きければ、第2の過消去判定基準電位Vbに対
しオンセル、すなわち過消去状態のメモリセルトランジ
スタが存在すると判定し(オンセルデータ)、小さけれ
ば第2の過消去判定基準電位Vbに対するオンセルは存
在しないと判定する(S9)。
去状態のメモリセルトランジスタが存在すると判定され
たときには、基準電流発生回路9からのセンス増幅器8
への基準電流Irの供給をやめて(又は基準電流発生回
路及び)電流設定・保持回路10からの基準電流Isを
センス増幅器8に供給し、全ワード線WL1〜WLmを
第2の過消去判定基準電位Vbとしたままの状態で電流
設定・保持回路10のトランジスタQ11〜Q14のオ
ン,オフ制御を行ってセンス増幅器8への基準電流Is
の値を選択ディジット線(DL1)に流れる電流よりわ
ずかに大きくしてセンス増幅器8の出力データがオフセ
ルデータとなるように設定し、保持する(S10)。こ
うしてオンセル特定基準電流設定動作が行なわれる。
き、またステップS9でオンセルデータでない(第2の
過消去判定基準電位Vbに対するオンセルなし)と判定
されたときはこのオンセル特定基準電流設定動作を飛ば
してセンス増幅器8への基準電流はIrのままとして、
制御信号AXS,AXNと共に高レベルに、制御信号V
X1によりワード線電位供給回路3aの出力電位を第1
の過消去判定基準電位Vaに、制御信号VX2によりワ
ード線電位供給回路3bの出力電位を第2の過消去判定
基準電位Vbにし、Xアドレス信号ADXにより1本の
ワード線(WL1)を選択してこの選択ワード線(WL
1)の電位を第1の過消去判定基準電位Vaに、選択ワ
ード線(WL1)以外の非選択ワード線の電位を第2の
過消去判定基準電位Vbにして読出し動作を行う(S1
1)。
オンセルデータ(選択ディジット線に流れる電流が基準
電流Ir,Isより大)を示したときには、選択ディジ
ット線及び選択ワード線と接続するメモリセルトランジ
スタは過消去状態であると判定され、オフセルデータを
示したときには正常な消去状態であると判定された(S
12)。この場合、ステップS10を経由して過消去状
態と判定されたメモリセルトランジスタは第2の過消去
判定基準電位Vbより低いしきい値電圧をもつより深い
過消去状態にあり、ステップS10を経由しないで過消
去状態と判定されたメモリセルトランジスタは、そのし
きい値電圧が第1及び第2の過消去判定基準電位Va,
Vb間にある比較的浅い過消去状態にあることがわか
る。
が行なわれ、その結果、過消去状態のメモリセルトラン
ジスタ(オンセル,過消去セル)と判定されたメモリセ
ルトランジスタに対し、通常の書込みより浅い書込みが
行なわれる(S13)。この浅い書込みは、通常の書込
みによるメモリセルトランジスタのしきい値電圧の変化
より小さいしきい値電圧の変化が得られるように、選択
ワード線及び選択ディジット線のうちの少なくとも一方
の電位を、通常の書込み時の電位より低くして(図1に
はこの電位の表示は省略されている)、ホットエレクト
ロン注入法またはトンネリング電流法によって行う。
する浅い書込みが行なわれた後、またはステップS12
でオフセルデータと判定されたときには、選択ワード線
を切換えて(S15)次のワード線に対するステップS
11からの手順をくり返えして行い、最終アドレスのワ
ード線に対して同様の手順を実行(S14)した後、ス
テップS5に移り、選択ディジット線を切換えて(S
6)ステップS3からの手順をくり返えす。
プS3からの手順をくり返えして行い、この不揮発性半
導体記憶装置に対する消去動作を終了する。
リセルトランジスタのしきい値電圧の分布特性及び過消
去セルの浅い書込み前後のしきい値電圧の変化を示す
図、図4は電流設定・保持回路10により設定される基
準電流と過消去セルありのときのディジット線電流との
関係を示す図である。
た後のメモリセルトランジスタMC11〜MCmnのし
きい値電圧は、図3の曲線のような分布となり、かつ過
消去状態のメモリセルトランジスタMCa,MCbが存
在ものとする。ここで、Verはメモリセルトランジス
タが消去状態であるか否かを判定するための消去判定基
準電圧であり、Vaは既に説明済みの過消去状態を判定
するための第1の過消去判定基準電位、Vbはより深い
過消去状態を判定するための第2の過消去判定基準電位
であり、MCaが比較的浅い過消去状態にあるメモリセ
ルトランジスタ、MCbがより深い過消去状態にあるメ
モリセルトランジスタである。
において、ステップS3,S4で、選択ディジット線と
接続するメモリセルトランジスタのうちに過消去状態の
メモリセルトランジスタMCa,MCbが存在すること
がわかり、ステップS8,S9で、より深い過消去状態
のメモリセルトランジスタMCbが存在することがわか
る。このときの選択ディジット線電流Imcの特性が図
4の曲線C1であり、ステップS10で曲線C2の基準
電流Isが設定される。
去状態のメモリセルトランジスタMCbを選択すると、
選択ディジット線電流Imcの値は大幅に上昇し、曲線
C3の特性となる。比較的浅い過消去状態のメモリセル
トランジスタMCaを選択すると、選択ディジット線電
流Imcは曲線C3までは上昇しないものの、やはり電
流値は増大して設定された基準電流の曲線C2より大き
くなる。従って、これらの過消去状態のメモリセルトラ
ンジスタMCa,MCbを選択すると、センス増幅器8
の出力データはオンセルデータを示し、過消去状態のメ
モリセルトランジスタを特定することができる。
タと判定され、ステップS8,S9でオンセルデータで
ないと判定された場合には、浅い過消去状態のメモリセ
ルトランジスタMCaが存在することになるが、この場
合は基準電流がIrのままであるので、ステップS1
1,S12により、このメモリセルトランジスタMCa
が接続されたワード線が選択されるとその選択レベルは
第1の過消去判定基準電位Vaとなるため選択ディジッ
ト線には基準電流Irより大きな電流が流れ、このメモ
リセルトランジスタMCaを特定することができる。
ルトランジスタMCa,MCbに対し、ステップS13
で浅い書込みが行なわれる。この結果、これらメモリセ
ルトランジスタMCa,MCbのしきい値電圧は第1の
過消去判定基準電位Vaを越えて正常な消去状態を示す
範囲に戻される。このとき、浅い書込みは通常の書込み
よりしきい値電圧の変化量が小さいので、消去判定基準
電位Verを越えて非消去状態となることはない。
C11〜MCmnが正常な消去状態を示すしきい値電圧
をもつことになる。そして、一括消去後に過消去状態で
ないと判定されたメモリセルトランジスタに対しては浅
い書込みが行なわれることなくそのままの状態を保持す
るので、読出し動作時にこれらメモリセルトランジスタ
のドレイン電流が小さくなることはなく、従って高速動
作を維持することができ、かつ非消去状態のメモリセル
トランジスタが発生する危険性もない。
タを特定してこれに対して浅い書込みが行なわれるの
で、再度、消去状態を確認したり、一括消去動作等をく
り返えす必要がなく、その分正常な消去状態に到達する
までの時間を短縮することができる。
導体記憶装置の電流設定・保持回路部分の回路図であ
る。
は、電源電位Vccを分圧するトランジスタQ15及び
分圧抵抗VR11と、この分圧抵抗VR11からの複数
の分圧電圧を制御信号SH1により選択する制御部11
a及びトランジスタQ16〜Q19と、ゲートに選択さ
れた分圧電圧を受けてセンス増幅器8への基準電流Is
の値を設定し保持するトランジスタQ10とを備えた構
成となっている。
第1の実施例と同様であり、各部の動作、データ消去方
法、効果等も第1の実施例と同様である。
セルトランジスタの一括消去後、複数のディジット線そ
れぞれに対し過消去状態のメモリセルトランジスタが存
在するか否かを判定し、過消去状態のメモリセルトラン
ジスタが存在すると判定されたときにはこの過消去状態
のメモリセルトランジスタを特定してこの過消去状態の
メモリセルトランジスタに対してのみ浅い書込みを行う
構成としたので、過消去状態のメモリセルトランジスタ
が検出されたときに一括浅い書込みを行う従来例のよう
に、読出し動作時にメモリセルトランジスタのドレイン
電流が減少することはなく、従って高速動作を保つこと
ができ、かつ非消去状態のメモリセルトランジスタが発
生する危険性もなく、更に、消去状態の再確認や一括消
去動作等のくり返えし動作が不要となるので、その分、
正常な消去状態に到達するまでの時間を短縮することが
できる効果がある。
置の回路図である。
及びデータ消去方法を説明するためのフローチャートで
ある。
及び効果を説明するためのしきい値電圧の分布特性図で
ある。
及びデータ消去方法を説明するための基準電流とディジ
ット線電流との関係を示す図である。
置の電流設定・保持回路部分の回路図である。
路図である。
Claims (5)
- 【請求項1】 電気的にしきい値電圧が設定できる電界
効果トランジスタでメモリセルを形成する複数のメモリ
セルトランジスタを行方向,列方向に配置したメモリセ
ルアレイと、前記複数のメモリセルトランジスタの各行
それぞれと対応して設けられ対応する行の各メモリセル
トランジスタの制御ゲートと接続する複数のワード線
と、前記複数のメモリセルトランジスタの各列それぞれ
と対応して設けられ対応する列の各メモリセルトランジ
スタのドレインと接続する複数のディジット線と、前記
複数のメモリセルトランジスタそれぞれのソースと接続
するソース線と、一括消去動作時には前記ソース線に所
定の消去用電圧を印加し前記一括消去動作時以外には前
記ソース線を接地電位とするソース電位供給回路と、前
記複数のワード線全てを前記一括消去動作時には接地電
位に、オンセル有無検出動作時には所定の過消去判定用
の第1の過消去判定基準電位に、オンセル特定基準電流
設定動作時には前記第1の過消去判定基準電位より深い
過消去判定用の第2の過消去判定基準電位に、オンセル
特定動作時には前記複数のワード線のうちの所定のワー
ド線を選択してこの選択ワード線を前記第1の過消去判
定基準電位に前記選択ワード線以外は前記第2の過消去
判定基準電位にするワード線選択手段及びワード線電位
供給手段と、前記一括消去動作時には前記複数のディジ
ット線全てを非選択状態,フローティング状態とし前記
一括消去動作時以外には前記複数のディジット線のうち
の所定のディジット線を選択するディジット線選択手段
と、このディジット線選択手段で選択されたディジット
線に流れる電流を基準電流と比較しこの選択されたディ
ジット線と接続するメモリセルトランジスタがオンセル
状態かオフセル状態かを判定するセンス増幅器と、通常
の読出し動作時及び前記オンセル有無検出動作時に通常
読出し動作用の前記基準電流を発生し前記センス増幅器
に供給する基準電流発生回路と、前記オンセル特定基準
電流設定動作時には前記センス増幅器の判定結果がオン
セル状態となるように前記基準電流を設定し前記オンセ
ル特定動作時にはこの基準電流を保持し前記センス増幅
器に供給する電流設定・保持回路と、前記オンセル特定
動作時に前記センス増幅器の判定結果がオンセル状態を
示すメモリセルトランジスタに対し通常の書込みより浅
い書込みを行う書込み手段とを有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項2】 電流設定・保持回路を、複数のトランジ
スタを備え、これら複数のトランジスタのうちの所定の
トランジスタをオン状態としてこれらトランジスタに流
れる電流により基準電流を設定,保持する回路とした請
求項1記載の不揮発性半導体記憶装置。 - 【請求項3】 電流設定・保持回路を、少なくとも1つ
のトランジスタを備え、このトランジスタのゲート電圧
を調整してこのトランジスタに流れる電流を制御し基準
電流を設定,保持する回路とした請求項1記載の不揮発
性半導体記憶装置。 - 【請求項4】 電気的にしきい値電圧が設定できる電界
効果トランジスタでメモリセルを形成する複数のメモリ
セルトランジスタを行方向,列方向に配置したメモリセ
ルアレイと、前記複数のメモリセルトランジスタの各行
それぞれと対応して設けられ対応する行の各メモリセル
トランジスタの制御ゲートと接続する複数のワード線
と、前記複数のメモリセルトランジスタの各列それぞれ
と対応して設けられ対応する列の各メモリセルトランイ
ズタのドレインと接続する複数のディジット線と、前記
複数のメモリセルトランジスタそれぞれのソースと接続
するソース線とを含む不揮発性半導体記憶装置の複数の
ワード線全てを接地電位に前記複数のディジット線全て
を非選択状態,フローティング状態にして前記ソー線に
所定の消去用電圧を供給して前記複数のメモリセルトラ
ンジスタを一括消去する一括消去手順と、続いて複数の
ワード線全てを所定の過消去判定用の第1の過消去判定
基準電位に設定して前記複数のディジット線のうちの所
定のディジット線を選択しこの選択ディジット線に流れ
る電流が通常の読出し動作用の基準電流より大きいオン
セル状態のメモリセルトランジスタが存在する否かを判
定するオンセル有無検出手順と、このオンセル有無検出
手順によりオンセル状態のメモリセルトランジスタが存
在すると判定されたときは前記複数のワード線全てを前
記第1の過消去判定基準電位より深い過消去判定用の第
2の過消去判定基準電位に設定し前記選択ディジット線
に流れる電流が前記通常の読出し動作用の基準電流より
大きいオンセル状態のメモリセルトランジスタが存在す
るか否かを判定しオンセル状態のメモリセルトランジス
タが存在すると判定されたときには前記通常の読出し動
作用の基準電流に代えてこの選択ディジット線に流れる
電流よりわずかに大きいオンセル特定用の基準電流を設
定,保持しこのオンセル特定用の基準電流に対する前記
選択ディジット線に流れる電流がオフセル状態と判定さ
れるようにする電流設定・保持手順と、この電流設定・
保持手順に続き、かつ前記複数のワード線全てを第2の
過消去判定基準電位設定時にオンセル状態のメモリセル
トランジスタが存在しないと判定されたときには前記電
流設定・保持手順を飛び越して、前記複数のワード線の
うちの選択ワード線を前記第1の過消去判定基準電位に
前記選択ワード線以外のワード線を前記第2の過消去判
定基準電位にして前記選択ディジット線に流れる電流が
前記オンセル特定用の基準電流より大きいオンセル状態
にあるか否かを判定する過消去セル特定手順と、この過
消去セル特定手順によりオンセル状態にあると判定され
たときは前記選択ディジット線及び選択ワード線と接続
するメモリセルトランジスタに対し通常の書込みより浅
い書込みを行う浅い書込み手順とを含み、この浅い書込
み手順の後、及び前記過消去セル特定手順でオンセル状
態ではないと判定されたときには選択ワード線を切換え
て前記過消去セル特定手順からの手順を前記複数のワー
ド線全てについて行った後、及び前記オンセル有無検出
手順でオンセル状態のメモリセルトランジスタが存在し
ないと判定されたとき選択ディジット線を切換えて前記
オンセル有無検出手順からの手順を前記複数のディジッ
ト線全てについて行うようにしたことを特徴とする不揮
発性半導体記憶装置のデータ消去方法。 - 【請求項5】 浅い書込み手順を、選択ワード線及び選
択ディジット線のうちの少なくとも一方の電位を通常の
書込み時の電位とは異なる電位として、ホットエレクト
ロン注入法及びトンネリング電流のうちの一方により、
前記通常の書込み時のメモリセルトランジスタのしきい
値電圧の変化より小さいしきい値電圧の変化が得られる
ようにした請求項4記載の不揮発性半導体記憶装置のデ
ータ消去方法。
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JP5784095A JP2692635B2 (ja) | 1995-03-17 | 1995-03-17 | 不揮発性半導体記憶装置及びそのデータ消去方法 |
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1996
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