JP2692635B2 - 不揮発性半導体記憶装置及びそのデータ消去方法 - Google Patents
不揮発性半導体記憶装置及びそのデータ消去方法Info
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- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
及びそのデータ消去方法に関し、特に電気的にしきい値
電圧が設定できる電界効果トランジスタでメモリセルが
形成された一括消去可能な不揮発性半導体記憶装置及び
そのデータ消去方法に関する。
及びそのデータ消去方法に関し、特に電気的にしきい値
電圧が設定できる電界効果トランジスタでメモリセルが
形成された一括消去可能な不揮発性半導体記憶装置及び
そのデータ消去方法に関する。
【０００２】
【従来の技術】浮遊ゲートを有する電界効果トランジス
タなどのように、電気的にしきい値電圧が設定できる電
界効果トランジスタでメモリセルを形成する複数のメモ
リセルトランジスタを配列した不揮発性半導体記憶装置
においては、電気的にデータが一括消去できるフラッシ
ュメモリとして注目されている。
タなどのように、電気的にしきい値電圧が設定できる電
界効果トランジスタでメモリセルを形成する複数のメモ
リセルトランジスタを配列した不揮発性半導体記憶装置
においては、電気的にデータが一括消去できるフラッシ
ュメモリとして注目されている。
【０００３】この種の不揮発性半導体記憶装置の一例を
図６に示す。
図６に示す。
【０００４】この不揮発性半導体記憶装置は、浮遊ゲー
トを有し電気的にしきい値電圧が設定できる電界効果ト
ランジスタでメモリセルを形成する複数のメモリセルト
ランジスタＭＣ１１〜ＭＣｍｎを行方向，列方法に配置
したメモリセルアレイ１と、複数のメモリセルトランジ
スタＭＣ１１〜ＭＣｍｎの各行それぞれと対応して設け
られ対応する行の各メモリセルトランジスタの制御ゲー
トと接続する複数のワード線ＷＬ１〜ＷＬｍと、複数の
メモリセルトランジスタＭＣ１１〜ＭＣｍｎの各列それ
ぞれ対応して設けられ対応する列の各メモリセルトラン
ジスタのドレインと接続する複数のディジット線ＤＬ１
〜ＤＬｎと、複数のメモリセルトランジスタＭＣ１１〜
ＭＣｍｎそれぞれのソースと接続するソース線ＳＬと、
消去制御信号ＥＲに従って一括消去動作時には所定の消
去用電圧Ｖｅをソース線ＳＬに供給し一括消去動作時以
外にはソース線ＳＬを接地電位とするソース電位供給回
路６と、制御信号ＡＸＳ，ＡＸＮ，ＶＸ及びＸアドレス
信号ＡＤＸに従って、通常の読出し動作時には複数のワ
ード線ＷＬ１〜ＷＬｍのうちの１本を選択して電源電位
Ｖｃｃレベルの選択レベルとし一括消去動作時には全ワ
ード線ＷＬ１〜ＷＬｍを接地電位レベルとし書込み動作
時には１本のワード線を選択して書込み用の電圧Ｖｘと
するＸデコーダ２ｘ及びワード線電位供給回路３ｘと、
制御信号ＡＹＮ，ＡＹＳ及びＹアドレス信号ＡＤＹに従
って、通常の読出し動作時及び書込み動作時には複数の
ディジット線ＤＬ１〜ＤＬｎのうちの１本を選択し一括
消去動作時には全ディジット線ＤＬ１〜ＤＬｎを非選択
状態，フローティング状態とするＹデコーダ４及びＹ選
択回路５と、読出し動作時に、Ｙデコーダ４及びＹ選択
回路５により選択された選択ディジット線に流れる電流
を基準電流Ｉｒと比較しこの選択ディジット線と接続す
る選択メモリセルトランジスタがオンセル状態（選択デ
ィジット線電流＞基準電流Ｉｒ）かオフセル状態かを判
定するセンス増幅器８と、基準電流Ｉｒを発生してセン
ス増幅器８に供給する基準電流発生回路９と、書込み動
作時、Ｙデコーダ４及びＹ選択回路５により選択された
選択ディジット線に所定の書込み用電位を供給する書込
みドレイン電位供給回路７とを有する構成となってい
る。
トを有し電気的にしきい値電圧が設定できる電界効果ト
ランジスタでメモリセルを形成する複数のメモリセルト
ランジスタＭＣ１１〜ＭＣｍｎを行方向，列方法に配置
したメモリセルアレイ１と、複数のメモリセルトランジ
スタＭＣ１１〜ＭＣｍｎの各行それぞれと対応して設け
られ対応する行の各メモリセルトランジスタの制御ゲー
トと接続する複数のワード線ＷＬ１〜ＷＬｍと、複数の
メモリセルトランジスタＭＣ１１〜ＭＣｍｎの各列それ
ぞれ対応して設けられ対応する列の各メモリセルトラン
ジスタのドレインと接続する複数のディジット線ＤＬ１
〜ＤＬｎと、複数のメモリセルトランジスタＭＣ１１〜
ＭＣｍｎそれぞれのソースと接続するソース線ＳＬと、
消去制御信号ＥＲに従って一括消去動作時には所定の消
去用電圧Ｖｅをソース線ＳＬに供給し一括消去動作時以
外にはソース線ＳＬを接地電位とするソース電位供給回
路６と、制御信号ＡＸＳ，ＡＸＮ，ＶＸ及びＸアドレス
信号ＡＤＸに従って、通常の読出し動作時には複数のワ
ード線ＷＬ１〜ＷＬｍのうちの１本を選択して電源電位
Ｖｃｃレベルの選択レベルとし一括消去動作時には全ワ
ード線ＷＬ１〜ＷＬｍを接地電位レベルとし書込み動作
時には１本のワード線を選択して書込み用の電圧Ｖｘと
するＸデコーダ２ｘ及びワード線電位供給回路３ｘと、
制御信号ＡＹＮ，ＡＹＳ及びＹアドレス信号ＡＤＹに従
って、通常の読出し動作時及び書込み動作時には複数の
ディジット線ＤＬ１〜ＤＬｎのうちの１本を選択し一括
消去動作時には全ディジット線ＤＬ１〜ＤＬｎを非選択
状態，フローティング状態とするＹデコーダ４及びＹ選
択回路５と、読出し動作時に、Ｙデコーダ４及びＹ選択
回路５により選択された選択ディジット線に流れる電流
を基準電流Ｉｒと比較しこの選択ディジット線と接続す
る選択メモリセルトランジスタがオンセル状態（選択デ
ィジット線電流＞基準電流Ｉｒ）かオフセル状態かを判
定するセンス増幅器８と、基準電流Ｉｒを発生してセン
ス増幅器８に供給する基準電流発生回路９と、書込み動
作時、Ｙデコーダ４及びＹ選択回路５により選択された
選択ディジット線に所定の書込み用電位を供給する書込
みドレイン電位供給回路７とを有する構成となってい
る。
【０００５】なお、この不揮発性半導体記憶装置におい
ては、Ｘデコーダ２ｘは、Ｘアドレス信号ＡＤＸの各ビ
ットと対応するインバータＩＶ２１、及びＮＡＮＡＤ型
の論理ゲートＧ２１，Ｇ２２と、各ワード線と対応する
ＮＡＮＤ型の論理ゲートＧ２３、及びトランジスタＱ２
１〜Ｑ２３とを備えて構成され、Ｙデコーダ４はＸデコ
ーダ２ｘと同様の構成となっており、Ｙ選択回路５は、
ゲートにＹデコーダ４の出力信号を受けるトランジスタ
Ｑ５１〜Ｑ５ｎを備えて構成され、センス増幅器８は、
インバータＩＶ８１，ＩＶ８２及びトランジスタＱ８１
〜Ｑ８８を備えた電流比較型となっている。
ては、Ｘデコーダ２ｘは、Ｘアドレス信号ＡＤＸの各ビ
ットと対応するインバータＩＶ２１、及びＮＡＮＡＤ型
の論理ゲートＧ２１，Ｇ２２と、各ワード線と対応する
ＮＡＮＤ型の論理ゲートＧ２３、及びトランジスタＱ２
１〜Ｑ２３とを備えて構成され、Ｙデコーダ４はＸデコ
ーダ２ｘと同様の構成となっており、Ｙ選択回路５は、
ゲートにＹデコーダ４の出力信号を受けるトランジスタ
Ｑ５１〜Ｑ５ｎを備えて構成され、センス増幅器８は、
インバータＩＶ８１，ＩＶ８２及びトランジスタＱ８１
〜Ｑ８８を備えた電流比較型となっている。
【０００６】次に、この不揮発性半導体記憶装置の動作
について説明する。
について説明する。
【０００７】まず、通常の書込み動作について説明す
る。通常の書込み動作時には、制御信号ＡＸＳ，ＡＸＮ
を高レベルにしてＸアドレス信号ＡＤＸにより１本のワ
ード線を選択してこの選択ワード線に、ワード線電位供
給回路３ｘから書込み用の電圧Ｖｘを供給し、一方、制
御信号ＡＹＳ，ＡＹＮを高レベルにしてＹアドレス信号
ＡＤＹにより１本のディジット線を選択してこの選択デ
ィジット線に、書込みドレイン電位供給回路７から書込
み用の電圧Ｖｐを供給する。このとき、ソース線ＳＬの
電位は、ソース電位供給回路６により接地電位となって
いる。この結果、選択ワード線及び選択ディジット線と
接続するメモリセルトランジスタの制御ゲート及びドレ
インに所定の書込み用の電圧Ｖｘ，Ｖｐが印加され、こ
のメモリセルトランジスタのしきい値電圧は高くなる。
例えば、読出し動作時の制御ゲート電位を電源電位Ｖｃ
ｃレベルとするとき、そのしきい値電圧は電源電位Ｖｃ
ｃより高くなるようにする。
る。通常の書込み動作時には、制御信号ＡＸＳ，ＡＸＮ
を高レベルにしてＸアドレス信号ＡＤＸにより１本のワ
ード線を選択してこの選択ワード線に、ワード線電位供
給回路３ｘから書込み用の電圧Ｖｘを供給し、一方、制
御信号ＡＹＳ，ＡＹＮを高レベルにしてＹアドレス信号
ＡＤＹにより１本のディジット線を選択してこの選択デ
ィジット線に、書込みドレイン電位供給回路７から書込
み用の電圧Ｖｐを供給する。このとき、ソース線ＳＬの
電位は、ソース電位供給回路６により接地電位となって
いる。この結果、選択ワード線及び選択ディジット線と
接続するメモリセルトランジスタの制御ゲート及びドレ
インに所定の書込み用の電圧Ｖｘ，Ｖｐが印加され、こ
のメモリセルトランジスタのしきい値電圧は高くなる。
例えば、読出し動作時の制御ゲート電位を電源電位Ｖｃ
ｃレベルとするとき、そのしきい値電圧は電源電位Ｖｃ
ｃより高くなるようにする。
【０００８】読出し動作は、Ｘアドレス信号ＡＤＸによ
り１本のワード線を選択してこの選択ワード線を例えば
電源電位Ｖｃｃレベルの選択レベルとする。一方、Ｙア
ドレス信号ＡＤＹにより１本のディジット線を選択し、
この選択ディジット線をセンス増幅器８に接続する。セ
ンス増幅器８は、この選択ディジット線に流れる電流を
基準電流Ｉｒと比較する。選択メモリセルトランジスタ
が書込み状態であればそのしきい値電圧は選択ワード線
の選択レベル（Ｖｃｃ）より高いので選択メモリセルト
ランジスタのドレイン電流は流れず、従って選択ディジ
ット線には電流が流れず、センス増幅器８はオフセルと
判定する。また、選択メモリセルトランジスタが消去状
態であれば、そのしきい値電圧は選択ワード線の選択レ
ベルより低くなっているので、選択メモリセルトランジ
スタのドレインは基準電流Ｉｒより大きい電流が流れ、
従ってセンス増幅器８はオンセルと判定する。
り１本のワード線を選択してこの選択ワード線を例えば
電源電位Ｖｃｃレベルの選択レベルとする。一方、Ｙア
ドレス信号ＡＤＹにより１本のディジット線を選択し、
この選択ディジット線をセンス増幅器８に接続する。セ
ンス増幅器８は、この選択ディジット線に流れる電流を
基準電流Ｉｒと比較する。選択メモリセルトランジスタ
が書込み状態であればそのしきい値電圧は選択ワード線
の選択レベル（Ｖｃｃ）より高いので選択メモリセルト
ランジスタのドレイン電流は流れず、従って選択ディジ
ット線には電流が流れず、センス増幅器８はオフセルと
判定する。また、選択メモリセルトランジスタが消去状
態であれば、そのしきい値電圧は選択ワード線の選択レ
ベルより低くなっているので、選択メモリセルトランジ
スタのドレインは基準電流Ｉｒより大きい電流が流れ、
従ってセンス増幅器８はオンセルと判定する。
【０００９】また、消去動作は、制御信号ＡＸＮを低レ
ベルにしてトランジスタＱ２３をオン、全ワード線ＷＬ
１〜ＷＬｍを接地電位とし、制御信号ＡＹＮを低レベル
にしてＹ選択回路５のトランジスタＱ５１〜Ｑ５ｎ全て
をオフ状態として全ディジット線ＤＬ１〜ＤＬｎを非選
択状態，フローティング状態とし、ソース線ＳＬにソー
ス電位供給回路６から所定の高電位の消去用電圧Ｖｅを
供給する。この結果、全メモリセルトランジスタＭＣ１
１〜ＭＣｍｎのしきい値電圧は所定の電圧より低くな
り、一括消去状態となる。
ベルにしてトランジスタＱ２３をオン、全ワード線ＷＬ
１〜ＷＬｍを接地電位とし、制御信号ＡＹＮを低レベル
にしてＹ選択回路５のトランジスタＱ５１〜Ｑ５ｎ全て
をオフ状態として全ディジット線ＤＬ１〜ＤＬｎを非選
択状態，フローティング状態とし、ソース線ＳＬにソー
ス電位供給回路６から所定の高電位の消去用電圧Ｖｅを
供給する。この結果、全メモリセルトランジスタＭＣ１
１〜ＭＣｍｎのしきい値電圧は所定の電圧より低くな
り、一括消去状態となる。
【００１０】このような一括消去を行った場合、メモリ
セルトランジスタのゲート絶縁膜の膜厚のばらつき等に
よって、消去動作の進行速度にもばらつきが生じ、一括
消去動作終了後のメモリセルトランジスタの中に、ワー
ド線が非選択レベル（例えば接地電位）であってもオン
セル状態（しきい値電圧が負）となってしまう過消去状
態のものが発生することがある。このような場合、過消
去状態のメモリセルトランジスタが接続されたディジッ
ト線には常にオンセル電流が流れ、正常なデータ読出し
ができなくなる。
セルトランジスタのゲート絶縁膜の膜厚のばらつき等に
よって、消去動作の進行速度にもばらつきが生じ、一括
消去動作終了後のメモリセルトランジスタの中に、ワー
ド線が非選択レベル（例えば接地電位）であってもオン
セル状態（しきい値電圧が負）となってしまう過消去状
態のものが発生することがある。このような場合、過消
去状態のメモリセルトランジスタが接続されたディジッ
ト線には常にオンセル電流が流れ、正常なデータ読出し
ができなくなる。
【００１１】そこで、この不揮発性半導体記憶装置にお
いては、一括消去動作終了後、制御信号ＡＹＳを低レベ
ル、制御信号ＡＹＮを高レベルにして全ディジット線Ｄ
Ｌ１〜ＤＬｎを選択し、制御信号ＡＹＮを低レベルにし
て全ワード線ＷＬ１〜ＷＬｍを非選択レベルの接地電位
レベルとし、全ディジット線ＤＬ１〜ＤＬｎに流れる電
流を基準電流Ｉｒと比較することにより、全メモリセル
トランジスタＭＣ１１〜ＭＣｍｎのうちに１つでもオン
セル状態のもの（過消去セル）があるか否かを検出し、
１つでもオンセル状態のメモリセルトランジスタが検出
されると、全メモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎに対して、通常の書込みより浅い書込み、すなわち、
通常の書込みによるメモリセルトランジスタのしきい値
電圧の変化より小さい値電圧の変化が得られるような書
込みを行い、過消去状態のメモリセルトランジスタを正
常な消去状態に戻すようにしている（例えば、特開平４
−２２２９９４号公報参照）。
いては、一括消去動作終了後、制御信号ＡＹＳを低レベ
ル、制御信号ＡＹＮを高レベルにして全ディジット線Ｄ
Ｌ１〜ＤＬｎを選択し、制御信号ＡＹＮを低レベルにし
て全ワード線ＷＬ１〜ＷＬｍを非選択レベルの接地電位
レベルとし、全ディジット線ＤＬ１〜ＤＬｎに流れる電
流を基準電流Ｉｒと比較することにより、全メモリセル
トランジスタＭＣ１１〜ＭＣｍｎのうちに１つでもオン
セル状態のもの（過消去セル）があるか否かを検出し、
１つでもオンセル状態のメモリセルトランジスタが検出
されると、全メモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎに対して、通常の書込みより浅い書込み、すなわち、
通常の書込みによるメモリセルトランジスタのしきい値
電圧の変化より小さい値電圧の変化が得られるような書
込みを行い、過消去状態のメモリセルトランジスタを正
常な消去状態に戻すようにしている（例えば、特開平４
−２２２９９４号公報参照）。
【００１２】なお、上記の説明では、全ディジット線Ｄ
Ｌ１〜ＤＬｎを選択して全メモリセルトランジスタＭＣ
１１〜ＭＣｍｎのうちにオンセル状態（過消去状態）の
ものがあるか否かを検出する場合について述べたが、制
御信号ＡＹＳ，ＡＹＮ共高レベルとしてＹアドレス信号
ＡＤＹにより１本のディジット線を選択し、この１本の
選択ディジット線と接続するメモリセルトランジスタの
うちにオンセル状態のものがあるか否かを検出する方
法、すなわち、ディジット線単位で検出する方法をとる
こともできる。
Ｌ１〜ＤＬｎを選択して全メモリセルトランジスタＭＣ
１１〜ＭＣｍｎのうちにオンセル状態（過消去状態）の
ものがあるか否かを検出する場合について述べたが、制
御信号ＡＹＳ，ＡＹＮ共高レベルとしてＹアドレス信号
ＡＤＹにより１本のディジット線を選択し、この１本の
選択ディジット線と接続するメモリセルトランジスタの
うちにオンセル状態のものがあるか否かを検出する方
法、すなわち、ディジット線単位で検出する方法をとる
こともできる。
【００１３】
【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、一括消去動作後、過消去状態のメモ
リセルトランジスタが存在するか否かを検出するのに、
全ディジット線を選択するか１本のディジット線を選択
してこれら全ディジット線又は１本の選択ディジット線
と接続するメモリセルトランジスタに過消去状態のもの
があるか否かを検出し、過消去状態のものが検出される
と、これら全ディジット線又は１本の選択ディジット線
と接続するメモリセルトランジスタに対し通常の書込み
より浅い書込みを行う構成となっているので、過消去状
態のメモリセルトランジスタは正常な消去状態に戻すこ
とができるが、消去状態を判定する境界線付近に分布す
る浅い消去状態のメモリセルトランジスタは、この境界
線を越えて非消去状態となってしまう危険性があり、こ
の危険性を解消するためには再度消去状態の確認が必要
であり、その結果、非消去状態のメモリセルトランジス
タが検出されると、更に一括消去からの動作をくり返さ
なければならず、全メモリセルトランジスタが正常な消
去状態に到達するまでに長時間を要するという問題点が
ある。
導体記憶装置では、一括消去動作後、過消去状態のメモ
リセルトランジスタが存在するか否かを検出するのに、
全ディジット線を選択するか１本のディジット線を選択
してこれら全ディジット線又は１本の選択ディジット線
と接続するメモリセルトランジスタに過消去状態のもの
があるか否かを検出し、過消去状態のものが検出される
と、これら全ディジット線又は１本の選択ディジット線
と接続するメモリセルトランジスタに対し通常の書込み
より浅い書込みを行う構成となっているので、過消去状
態のメモリセルトランジスタは正常な消去状態に戻すこ
とができるが、消去状態を判定する境界線付近に分布す
る浅い消去状態のメモリセルトランジスタは、この境界
線を越えて非消去状態となってしまう危険性があり、こ
の危険性を解消するためには再度消去状態の確認が必要
であり、その結果、非消去状態のメモリセルトランジス
タが検出されると、更に一括消去からの動作をくり返さ
なければならず、全メモリセルトランジスタが正常な消
去状態に到達するまでに長時間を要するという問題点が
ある。
【００１４】また、浅い書込みを行った後の消去状態の
確認の結果、非消去状態のメモリセルトランジスタが検
出されなかったとしても、浅い書込みにより全メモリセ
ルトランジスタのしきい値電圧が上昇することになるの
で、読出し動作時のドレイン電流が減少し、読出し動作
速度が低下するという欠点がある。
確認の結果、非消去状態のメモリセルトランジスタが検
出されなかったとしても、浅い書込みにより全メモリセ
ルトランジスタのしきい値電圧が上昇することになるの
で、読出し動作時のドレイン電流が減少し、読出し動作
速度が低下するという欠点がある。
【００１５】本発明の目的は、一括消去後、過消去状態
のメモリセルトランジスタに対してのみ浅い書込みを行
ってこの過消去状態のメモリセルトランジスタを正常な
消去状態に戻し、正常な消去状態にあるメモリセルトラ
ンジスタはその状態を保持させ、非消去状態になる危険
性を防止すると共に全メモリセルトランジスタが正常な
消去状態に到達するまでの時間を短縮し、かつメモリセ
ルトランジスタの読出し動作時のドレイン電流が減少す
るのを抑えて読出し動作速度の低下を防止することがで
きる不揮発性半導体記憶装置及びそのデータ消去方法を
提供することにある。
のメモリセルトランジスタに対してのみ浅い書込みを行
ってこの過消去状態のメモリセルトランジスタを正常な
消去状態に戻し、正常な消去状態にあるメモリセルトラ
ンジスタはその状態を保持させ、非消去状態になる危険
性を防止すると共に全メモリセルトランジスタが正常な
消去状態に到達するまでの時間を短縮し、かつメモリセ
ルトランジスタの読出し動作時のドレイン電流が減少す
るのを抑えて読出し動作速度の低下を防止することがで
きる不揮発性半導体記憶装置及びそのデータ消去方法を
提供することにある。
【００１６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的にしきい値電圧が設定できる電界効
果トランジスタでメモリセルを形成する複数のメモリセ
ルトランジスタを行方向，列方向に配置したメモリセル
アレイと、前記複数のメモリセルトランジスタの各行そ
れぞれと対応して設けられ対応する行の各メモリセルト
ランジスタの制御ゲートと接続する複数のワード線と、
前記複数のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の各メモリセルトランジスタ
のドレインと接続する複数のディジット線と、前記複数
のメモリセルトランジスタそれぞれのソースと接続する
ソース線と、一括消去動作時には前記ソース線に所定の
消去用電圧を印加し前記一括消去動作時以外には前記ソ
ース線を接地電位とするソース電位供給回路と、前記複
数のワード線全てを前記一括消去動作時には接地電位
に、オンセル有無検出動作時には所定の過消去判定用の
第１の過消去判定基準電位に、オンセル特定基準電流設
定動作時には前記第１の過消去判定基準電位より深い過
消去判定用の第２の過消去判定基準電位に、オンセル特
定動作時には前記複数のワード線のうちの所定のワード
線を選択してこの選択ワード線を前記第１の過消去判定
基準電位に前記選択ワード線以外は前記第２の過消去判
定基準電位にするワード線選択手段及びワード線電位供
給手段と、前記一括消去動作時には前記複数のディジッ
ト線全てを非選択状態，フローティング状態とし前記一
括消去動作時以外には前記複数のディジット線のうちの
所定のディジット線を選択するディジット線選択手段
と、このディジット線選択手段で選択されたディジット
線に流れる電流を基準電流と比較しこの選択されたディ
ジット線と接続するメモリセルトランジスタがオンセル
状態かオフセル状態かを判定するセンス増幅器と、通常
の読出し動作時及び前記オンセル有無検出動作時に通常
読出し動作用の前記基準電流を発生し前記センス増幅器
に供給する基準電流発生回路と、前記オンセル特定基準
電流設定動作時には前記センス増幅器の判定結果がオン
セル状態となるように前記基準電流を設定し前記オンセ
ル特定動作時にはこの基準電流を保持し前記センス増幅
器に供給する電流設定・保持回路と、前記オンセル特定
動作時に前記センス増幅器の判定結果がオンセル状態を
示すメモリセルトランジスタに対し通常の書込みより浅
い書込みを行う書込み手段とを有している。
記憶装置は、電気的にしきい値電圧が設定できる電界効
果トランジスタでメモリセルを形成する複数のメモリセ
ルトランジスタを行方向，列方向に配置したメモリセル
アレイと、前記複数のメモリセルトランジスタの各行そ
れぞれと対応して設けられ対応する行の各メモリセルト
ランジスタの制御ゲートと接続する複数のワード線と、
前記複数のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の各メモリセルトランジスタ
のドレインと接続する複数のディジット線と、前記複数
のメモリセルトランジスタそれぞれのソースと接続する
ソース線と、一括消去動作時には前記ソース線に所定の
消去用電圧を印加し前記一括消去動作時以外には前記ソ
ース線を接地電位とするソース電位供給回路と、前記複
数のワード線全てを前記一括消去動作時には接地電位
に、オンセル有無検出動作時には所定の過消去判定用の
第１の過消去判定基準電位に、オンセル特定基準電流設
定動作時には前記第１の過消去判定基準電位より深い過
消去判定用の第２の過消去判定基準電位に、オンセル特
定動作時には前記複数のワード線のうちの所定のワード
線を選択してこの選択ワード線を前記第１の過消去判定
基準電位に前記選択ワード線以外は前記第２の過消去判
定基準電位にするワード線選択手段及びワード線電位供
給手段と、前記一括消去動作時には前記複数のディジッ
ト線全てを非選択状態，フローティング状態とし前記一
括消去動作時以外には前記複数のディジット線のうちの
所定のディジット線を選択するディジット線選択手段
と、このディジット線選択手段で選択されたディジット
線に流れる電流を基準電流と比較しこの選択されたディ
ジット線と接続するメモリセルトランジスタがオンセル
状態かオフセル状態かを判定するセンス増幅器と、通常
の読出し動作時及び前記オンセル有無検出動作時に通常
読出し動作用の前記基準電流を発生し前記センス増幅器
に供給する基準電流発生回路と、前記オンセル特定基準
電流設定動作時には前記センス増幅器の判定結果がオン
セル状態となるように前記基準電流を設定し前記オンセ
ル特定動作時にはこの基準電流を保持し前記センス増幅
器に供給する電流設定・保持回路と、前記オンセル特定
動作時に前記センス増幅器の判定結果がオンセル状態を
示すメモリセルトランジスタに対し通常の書込みより浅
い書込みを行う書込み手段とを有している。
【００１７】また、電流設定・保持回路を、複数のトラ
ンジスタを備え、これら複数のトランジスタのうちの所
定のトランジスタをオン状態としてこれらトランジスタ
に流れる電流により基準電流を設定，保持する回路とし
て構成するか、少なくとも１つのトランジスタを備え、
このトランジスタのゲート電圧を調整してこのトランジ
スタに流れる電流を制御し基準電流を設定，保持する回
路として構成される。
ンジスタを備え、これら複数のトランジスタのうちの所
定のトランジスタをオン状態としてこれらトランジスタ
に流れる電流により基準電流を設定，保持する回路とし
て構成するか、少なくとも１つのトランジスタを備え、
このトランジスタのゲート電圧を調整してこのトランジ
スタに流れる電流を制御し基準電流を設定，保持する回
路として構成される。
【００１８】本発明の不揮発性半導体記憶装置のデータ
消去方法は、電気的にしきい値電圧が設定できる電界効
果トランジスタでメモリセルを形成する複数のメモリセ
ルトランジスタを行方向，列方向に配置したメモリセル
アレイと、前記複数のメモリセルトランジスタの各行そ
れぞれと対応して設けられ対応する行の各メモリセルト
ランジスタの制御ゲートと接続する複数のワード線と、
前記複数のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の各メモリセルトランイズタ
のドレインと接続する複数のディジット線と、前記複数
のメモリセルトランジスタそれぞれのソースと接続する
ソース線とを含む不揮発性半導体記憶装置の複数のワー
ド線全てを接地電位に前記複数のディジット線全てを非
選択状態，フローティング状態にして前記ソー線に所定
の消去用電圧を供給して前記複数のメモリセルトランジ
スタを一括消去する一括消去手順と、続いて複数のワー
ド線全てを所定の過消去判定用の第１の過消去判定基準
電位に設定して前記複数のディジット線のうちの所定の
ディジット線を選択しこの選択ディジット線に流れる電
流が通常の読出し動作用の基準電流より大きいオンセル
状態のメモリセルトランジスタが存在する否かを判定す
るオンセル有無検出手順と、このオンセル有無検出手順
によりオンセル状態のメモリセルトランジスタが存在す
ると判定されたときは前記複数のワード線全てを前記第
１の過消去判定基準電位より深い過消去判定用の第２の
過消去判定基準電位に設定し前記選択ディジット線に流
れる電流が前記通常の読出し動作用の基準電流より大き
いオンセル状態のメモリセルトランジスタが存在するか
否かを判定しオンセル状態のメモリセルトランジスタが
存在すると判定されたときには前記通常の読出し動作用
の基準電流に代えてこの選択ディジット線に流れる電流
よりわずかに大きいオンセル特定用の基準電流を設定，
保持しこのオンセル特定用の基準電流に対する前記選択
ディジット線に流れる電流がオフセル状態と判定される
ようにする電流設定・保持手順と、この電流設定・保持
手順に続き、かつ前記複数のワード線全てを第２の過消
去判定基準電位設定時にオンセル状態のメモリセルトラ
ンジスタが存在しないと判定されたときには前記電流設
定・保持手順を飛び越して、前記複数のワード線のうち
の選択ワード線を前記第１の過消去判定基準電位に前記
選択ワード線以外のワード線を前記第２の過消去判定基
準電位にして前記選択ディジット線に流れる電流が前記
オンセル特定用の基準電流より大きいオンセル状態にあ
るか否かを判定する過消去セル特定手順と、この過消去
セル特定手順によりオンセル状態にあると判定されたと
きは前記選択ディジット線及び選択ワード線と接続する
メモリセルトランジスタに対し通常の書込みより浅い書
込みを行う浅い書込み手順とを含み、この浅い書込み手
順の後、及び前記過消去セル特定手順でオンセル状態で
はないと判定されたときには選択ワード線を切換えて前
記過消去セル特定手順からの手順を前記複数のワード線
全てについて行った後、及び前記オンセル有無検出手順
でオンセル状態のメモリセルトランジスタが存在しない
と判定されたとき選択ディジット線を切換えて前記オン
セル有無検出手順からの手順を前記複数のディジット線
全てについて行うようにして構成される。
消去方法は、電気的にしきい値電圧が設定できる電界効
果トランジスタでメモリセルを形成する複数のメモリセ
ルトランジスタを行方向，列方向に配置したメモリセル
アレイと、前記複数のメモリセルトランジスタの各行そ
れぞれと対応して設けられ対応する行の各メモリセルト
ランジスタの制御ゲートと接続する複数のワード線と、
前記複数のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の各メモリセルトランイズタ
のドレインと接続する複数のディジット線と、前記複数
のメモリセルトランジスタそれぞれのソースと接続する
ソース線とを含む不揮発性半導体記憶装置の複数のワー
ド線全てを接地電位に前記複数のディジット線全てを非
選択状態，フローティング状態にして前記ソー線に所定
の消去用電圧を供給して前記複数のメモリセルトランジ
スタを一括消去する一括消去手順と、続いて複数のワー
ド線全てを所定の過消去判定用の第１の過消去判定基準
電位に設定して前記複数のディジット線のうちの所定の
ディジット線を選択しこの選択ディジット線に流れる電
流が通常の読出し動作用の基準電流より大きいオンセル
状態のメモリセルトランジスタが存在する否かを判定す
るオンセル有無検出手順と、このオンセル有無検出手順
によりオンセル状態のメモリセルトランジスタが存在す
ると判定されたときは前記複数のワード線全てを前記第
１の過消去判定基準電位より深い過消去判定用の第２の
過消去判定基準電位に設定し前記選択ディジット線に流
れる電流が前記通常の読出し動作用の基準電流より大き
いオンセル状態のメモリセルトランジスタが存在するか
否かを判定しオンセル状態のメモリセルトランジスタが
存在すると判定されたときには前記通常の読出し動作用
の基準電流に代えてこの選択ディジット線に流れる電流
よりわずかに大きいオンセル特定用の基準電流を設定，
保持しこのオンセル特定用の基準電流に対する前記選択
ディジット線に流れる電流がオフセル状態と判定される
ようにする電流設定・保持手順と、この電流設定・保持
手順に続き、かつ前記複数のワード線全てを第２の過消
去判定基準電位設定時にオンセル状態のメモリセルトラ
ンジスタが存在しないと判定されたときには前記電流設
定・保持手順を飛び越して、前記複数のワード線のうち
の選択ワード線を前記第１の過消去判定基準電位に前記
選択ワード線以外のワード線を前記第２の過消去判定基
準電位にして前記選択ディジット線に流れる電流が前記
オンセル特定用の基準電流より大きいオンセル状態にあ
るか否かを判定する過消去セル特定手順と、この過消去
セル特定手順によりオンセル状態にあると判定されたと
きは前記選択ディジット線及び選択ワード線と接続する
メモリセルトランジスタに対し通常の書込みより浅い書
込みを行う浅い書込み手順とを含み、この浅い書込み手
順の後、及び前記過消去セル特定手順でオンセル状態で
はないと判定されたときには選択ワード線を切換えて前
記過消去セル特定手順からの手順を前記複数のワード線
全てについて行った後、及び前記オンセル有無検出手順
でオンセル状態のメモリセルトランジスタが存在しない
と判定されたとき選択ディジット線を切換えて前記オン
セル有無検出手順からの手順を前記複数のディジット線
全てについて行うようにして構成される。
【００１９】また、浅い書込み手順を、選択ワード線及
び選択ディジット線のうちの少なくとも一方の電位を通
常の書込み時の電位とは異なる電位として、ホットエレ
クトロン注入法及びトンネリング電流のうちの一方によ
り、前記通常の書込み時のメモリセルトランジスタのし
きい値電圧の変化より小さいしきい値電圧の変化が得ら
れるようにして構成される。
び選択ディジット線のうちの少なくとも一方の電位を通
常の書込み時の電位とは異なる電位として、ホットエレ
クトロン注入法及びトンネリング電流のうちの一方によ
り、前記通常の書込み時のメモリセルトランジスタのし
きい値電圧の変化より小さいしきい値電圧の変化が得ら
れるようにして構成される。
【００２０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２１】図１は本発明の第１の実施例の不揮発性半
導体記憶装置を示す回路図である。
導体記憶装置を示す回路図である。
【００２２】この実施例が図６に示された従来の不揮発
性半導体記憶装置と相違する点は、Ｘデコーダ２ｘ及び
ワード線電位供給回路３ｘに代えて、制御信号ＡＸＮ，
ＡＸＳ，ＶＸ１，ＶＸ２及びＸアドレス信号ＡＤＸに従
って、複数のワード線ＷＬ１〜ＷＬｍ全てを一括消去動
作時には接地電位に、オンセル有無検出動作時には所定
の過消去判定用の第１の過消去判定基準電位Ｖａに、オ
ンセル特定基準電流設定動作時には第１の過消去判定基
準電位Ｖａより深い過消去判定用の第２の過消去判定基
準電位Ｖｂに、オンセル特定動作時には複数のワード線
ＷＬ１〜ＷＬｍのうちの所定のワード線を選択してこの
選択ワード線を第１の過消去判定基準電位Ｖａに選択ワ
ード線以外は第２の過消去判定基準電位Ｖｂにするワー
ド線選択手段のＸデコーダ２及びワード線電位供給３
ａ，３ｂを設け、制御信号ＳＨに従ってオンセル特定基
準電流設定動作時にはセンス増幅器８の判定結果がオフ
セル状態となるようにセンス増幅器８への基準電流Ｉｓ
を設定しオンセル特定動作時にはこの基準電流Ｉｓを保
持しセンス増幅器８に供給する電流設定・保持回路１０
を設けた点にある。
性半導体記憶装置と相違する点は、Ｘデコーダ２ｘ及び
ワード線電位供給回路３ｘに代えて、制御信号ＡＸＮ，
ＡＸＳ，ＶＸ１，ＶＸ２及びＸアドレス信号ＡＤＸに従
って、複数のワード線ＷＬ１〜ＷＬｍ全てを一括消去動
作時には接地電位に、オンセル有無検出動作時には所定
の過消去判定用の第１の過消去判定基準電位Ｖａに、オ
ンセル特定基準電流設定動作時には第１の過消去判定基
準電位Ｖａより深い過消去判定用の第２の過消去判定基
準電位Ｖｂに、オンセル特定動作時には複数のワード線
ＷＬ１〜ＷＬｍのうちの所定のワード線を選択してこの
選択ワード線を第１の過消去判定基準電位Ｖａに選択ワ
ード線以外は第２の過消去判定基準電位Ｖｂにするワー
ド線選択手段のＸデコーダ２及びワード線電位供給３
ａ，３ｂを設け、制御信号ＳＨに従ってオンセル特定基
準電流設定動作時にはセンス増幅器８の判定結果がオフ
セル状態となるようにセンス増幅器８への基準電流Ｉｓ
を設定しオンセル特定動作時にはこの基準電流Ｉｓを保
持しセンス増幅器８に供給する電流設定・保持回路１０
を設けた点にある。
【００２３】次にこの実施例の動作について説明する。
通常の書込み動作及び読出し動作は、図６に示された従
来の不揮発性半導体記憶装置と同様であるので、その説
明は省略する。
通常の書込み動作及び読出し動作は、図６に示された従
来の不揮発性半導体記憶装置と同様であるので、その説
明は省略する。
【００２４】消去動作の説明は、この実施例のデータ消
去方法の説明を含めて行なう。なお、図２はこの実施例
のデータ消去方法を説明するためのフローチャートであ
る。
去方法の説明を含めて行なう。なお、図２はこの実施例
のデータ消去方法を説明するためのフローチャートであ
る。
【００２５】まず、制御信号ＡＸＮを低レベルにしてト
ランジスタＱ２３全てをオン、制御信号ＶＸ２によりワ
ード線電位供給回路３ｂの出力電位を接地電位として全
ワード線ＷＬ１〜ＷＬｍを接地電位とし、制御信号ＡＹ
Ｎを低レベルにしてＹ選択回路５のトランジスタＱ５１
〜Ｑ５ｎ全てをオフ状態として全ディジット線ＤＬ１〜
ＤＬｎを非選択状態，フローティング状態とし、消去制
御信号ＥＲによりソース電位供給回路６から所定の高電
位の消去用電圧Ｖｅをソース線ＳＬに供給する。こうし
て一括消去動作が行なわれ、この結果、全メモリセルト
ランジスタＭＣ１１〜ＭＣｍｎのしきい値電圧は所定の
基準電位（消去判定基準電位）より低くなり、一括消去
状態となる（図２のステップＳ１、以下単にＳ１等のみ
を表示する）。
ランジスタＱ２３全てをオン、制御信号ＶＸ２によりワ
ード線電位供給回路３ｂの出力電位を接地電位として全
ワード線ＷＬ１〜ＷＬｍを接地電位とし、制御信号ＡＹ
Ｎを低レベルにしてＹ選択回路５のトランジスタＱ５１
〜Ｑ５ｎ全てをオフ状態として全ディジット線ＤＬ１〜
ＤＬｎを非選択状態，フローティング状態とし、消去制
御信号ＥＲによりソース電位供給回路６から所定の高電
位の消去用電圧Ｖｅをソース線ＳＬに供給する。こうし
て一括消去動作が行なわれ、この結果、全メモリセルト
ランジスタＭＣ１１〜ＭＣｍｎのしきい値電圧は所定の
基準電位（消去判定基準電位）より低くなり、一括消去
状態となる（図２のステップＳ１、以下単にＳ１等のみ
を表示する）。
【００２６】次に、制御信号ＡＹＳ，ＡＹＮを共に高レ
ベルにしてＹアドレス信号ＡＤＹを初期値に設定して
（Ｓ２）ディジット線ＤＬ１〜ＤＬｎのうちの１本（Ｄ
Ｌ１）を選択してセンス増幅器８に接続し、制御信号Ａ
ＸＳを低レベル、ＡＸＮを高レベルにしてトランジスタ
Ｑ２２全てをオン、制御信号ＶＸ１によりワード線電位
供給回路３ａの出力電位を第１の過消去判定基準電位Ｖ
ａとして全ワード線ＷＬ１〜ＷＬｍを第１の過消去判定
基準電位Ｖａ設定し、制御信号ＲＣにより基準電流発生
回路９から基準電流Ｉｒをセンス増幅器８に供給して読
出し動作を行う（Ｓ３）。センス増幅器８はディジット
線ＤＬ１に流れる電流を基準電流Ｉｒと比較し、この基
準電流Ｉｒより大きければオンセル、すなわち過消去状
態のメモリセルトランジスタが存在する、と判定する
（オンセルデータ、Ｓ４）。
ベルにしてＹアドレス信号ＡＤＹを初期値に設定して
（Ｓ２）ディジット線ＤＬ１〜ＤＬｎのうちの１本（Ｄ
Ｌ１）を選択してセンス増幅器８に接続し、制御信号Ａ
ＸＳを低レベル、ＡＸＮを高レベルにしてトランジスタ
Ｑ２２全てをオン、制御信号ＶＸ１によりワード線電位
供給回路３ａの出力電位を第１の過消去判定基準電位Ｖ
ａとして全ワード線ＷＬ１〜ＷＬｍを第１の過消去判定
基準電位Ｖａ設定し、制御信号ＲＣにより基準電流発生
回路９から基準電流Ｉｒをセンス増幅器８に供給して読
出し動作を行う（Ｓ３）。センス増幅器８はディジット
線ＤＬ１に流れる電流を基準電流Ｉｒと比較し、この基
準電流Ｉｒより大きければオンセル、すなわち過消去状
態のメモリセルトランジスタが存在する、と判定する
（オンセルデータ、Ｓ４）。
【００２７】こうしてオンセル（過消去セル）有無検出
動作が行なわれ、過消去状態のメモリセルトランジスタ
が存在すると判定されたときにはステップＳ７に進み、
存在しないと判定されたときには選択ディジット線を切
換えて次のディジット線についてステップＳ３からの手
順が実行される。
動作が行なわれ、過消去状態のメモリセルトランジスタ
が存在すると判定されたときにはステップＳ７に進み、
存在しないと判定されたときには選択ディジット線を切
換えて次のディジット線についてステップＳ３からの手
順が実行される。
【００２８】オンセル有無検出動作において過消去状態
のメモリセルトランジスタが存在すると判定されたとき
は、まず、Ｘアドレス信号ＡＤＸを初期値とした後（Ｓ
７）、制御信号ＡＸＮを低レベルにしてトランジスタＱ
２３全てをオン、制御信号ＶＸ２によりワード線電位供
給回路３ｂの出力電位を第２の過消去判定基準電位Ｖｂ
として全ワード線ＷＬ１〜ＷＬｍを第２の過消去判定基
準電位Ｖｂとし、センス増幅器８に基準電流発生回路９
からの基準電流Ｉｒを供給して読出し動作を行う（Ｓ
８）。センス増幅器８は、選択ディジット線（ＤＬ１）
に流れる電流を基準電流Ｉｒと比較し、この基準電流Ｉ
ｒより大きければ、第２の過消去判定基準電位Ｖｂに対
しオンセル、すなわち過消去状態のメモリセルトランジ
スタが存在すると判定し（オンセルデータ）、小さけれ
ば第２の過消去判定基準電位Ｖｂに対するオンセルは存
在しないと判定する（Ｓ９）。
のメモリセルトランジスタが存在すると判定されたとき
は、まず、Ｘアドレス信号ＡＤＸを初期値とした後（Ｓ
７）、制御信号ＡＸＮを低レベルにしてトランジスタＱ
２３全てをオン、制御信号ＶＸ２によりワード線電位供
給回路３ｂの出力電位を第２の過消去判定基準電位Ｖｂ
として全ワード線ＷＬ１〜ＷＬｍを第２の過消去判定基
準電位Ｖｂとし、センス増幅器８に基準電流発生回路９
からの基準電流Ｉｒを供給して読出し動作を行う（Ｓ
８）。センス増幅器８は、選択ディジット線（ＤＬ１）
に流れる電流を基準電流Ｉｒと比較し、この基準電流Ｉ
ｒより大きければ、第２の過消去判定基準電位Ｖｂに対
しオンセル、すなわち過消去状態のメモリセルトランジ
スタが存在すると判定し（オンセルデータ）、小さけれ
ば第２の過消去判定基準電位Ｖｂに対するオンセルは存
在しないと判定する（Ｓ９）。
【００２９】第２の過消去判定基準電位Ｖｂに対し過消
去状態のメモリセルトランジスタが存在すると判定され
たときには、基準電流発生回路９からのセンス増幅器８
への基準電流Ｉｒの供給をやめて（又は基準電流発生回
路及び）電流設定・保持回路１０からの基準電流Ｉｓを
センス増幅器８に供給し、全ワード線ＷＬ１〜ＷＬｍを
第２の過消去判定基準電位Ｖｂとしたままの状態で電流
設定・保持回路１０のトランジスタＱ１１〜Ｑ１４のオ
ン，オフ制御を行ってセンス増幅器８への基準電流Ｉｓ
の値を選択ディジット線（ＤＬ１）に流れる電流よりわ
ずかに大きくしてセンス増幅器８の出力データがオフセ
ルデータとなるように設定し、保持する（Ｓ１０）。こ
うしてオンセル特定基準電流設定動作が行なわれる。
去状態のメモリセルトランジスタが存在すると判定され
たときには、基準電流発生回路９からのセンス増幅器８
への基準電流Ｉｒの供給をやめて（又は基準電流発生回
路及び）電流設定・保持回路１０からの基準電流Ｉｓを
センス増幅器８に供給し、全ワード線ＷＬ１〜ＷＬｍを
第２の過消去判定基準電位Ｖｂとしたままの状態で電流
設定・保持回路１０のトランジスタＱ１１〜Ｑ１４のオ
ン，オフ制御を行ってセンス増幅器８への基準電流Ｉｓ
の値を選択ディジット線（ＤＬ１）に流れる電流よりわ
ずかに大きくしてセンス増幅器８の出力データがオフセ
ルデータとなるように設定し、保持する（Ｓ１０）。こ
うしてオンセル特定基準電流設定動作が行なわれる。
【００３０】このオンセル特定基準電流設定動作に続
き、またステップＳ９でオンセルデータでない（第２の
過消去判定基準電位Ｖｂに対するオンセルなし）と判定
されたときはこのオンセル特定基準電流設定動作を飛ば
してセンス増幅器８への基準電流はＩｒのままとして、
制御信号ＡＸＳ，ＡＸＮと共に高レベルに、制御信号Ｖ
Ｘ１によりワード線電位供給回路３ａの出力電位を第１
の過消去判定基準電位Ｖａに、制御信号ＶＸ２によりワ
ード線電位供給回路３ｂの出力電位を第２の過消去判定
基準電位Ｖｂにし、Ｘアドレス信号ＡＤＸにより１本の
ワード線（ＷＬ１）を選択してこの選択ワード線（ＷＬ
１）の電位を第１の過消去判定基準電位Ｖａに、選択ワ
ード線（ＷＬ１）以外の非選択ワード線の電位を第２の
過消去判定基準電位Ｖｂにして読出し動作を行う（Ｓ１
１）。
き、またステップＳ９でオンセルデータでない（第２の
過消去判定基準電位Ｖｂに対するオンセルなし）と判定
されたときはこのオンセル特定基準電流設定動作を飛ば
してセンス増幅器８への基準電流はＩｒのままとして、
制御信号ＡＸＳ，ＡＸＮと共に高レベルに、制御信号Ｖ
Ｘ１によりワード線電位供給回路３ａの出力電位を第１
の過消去判定基準電位Ｖａに、制御信号ＶＸ２によりワ
ード線電位供給回路３ｂの出力電位を第２の過消去判定
基準電位Ｖｂにし、Ｘアドレス信号ＡＤＸにより１本の
ワード線（ＷＬ１）を選択してこの選択ワード線（ＷＬ
１）の電位を第１の過消去判定基準電位Ｖａに、選択ワ
ード線（ＷＬ１）以外の非選択ワード線の電位を第２の
過消去判定基準電位Ｖｂにして読出し動作を行う（Ｓ１
１）。
【００３１】この結果、センス増幅器８の出力データが
オンセルデータ（選択ディジット線に流れる電流が基準
電流Ｉｒ，Ｉｓより大）を示したときには、選択ディジ
ット線及び選択ワード線と接続するメモリセルトランジ
スタは過消去状態であると判定され、オフセルデータを
示したときには正常な消去状態であると判定された（Ｓ
１２）。この場合、ステップＳ１０を経由して過消去状
態と判定されたメモリセルトランジスタは第２の過消去
判定基準電位Ｖｂより低いしきい値電圧をもつより深い
過消去状態にあり、ステップＳ１０を経由しないで過消
去状態と判定されたメモリセルトランジスタは、そのし
きい値電圧が第１及び第２の過消去判定基準電位Ｖａ，
Ｖｂ間にある比較的浅い過消去状態にあることがわか
る。
オンセルデータ（選択ディジット線に流れる電流が基準
電流Ｉｒ，Ｉｓより大）を示したときには、選択ディジ
ット線及び選択ワード線と接続するメモリセルトランジ
スタは過消去状態であると判定され、オフセルデータを
示したときには正常な消去状態であると判定された（Ｓ
１２）。この場合、ステップＳ１０を経由して過消去状
態と判定されたメモリセルトランジスタは第２の過消去
判定基準電位Ｖｂより低いしきい値電圧をもつより深い
過消去状態にあり、ステップＳ１０を経由しないで過消
去状態と判定されたメモリセルトランジスタは、そのし
きい値電圧が第１及び第２の過消去判定基準電位Ｖａ，
Ｖｂ間にある比較的浅い過消去状態にあることがわか
る。
【００３２】こうしてオンセル（過消去セル）特定動作
が行なわれ、その結果、過消去状態のメモリセルトラン
ジスタ（オンセル，過消去セル）と判定されたメモリセ
ルトランジスタに対し、通常の書込みより浅い書込みが
行なわれる（Ｓ１３）。この浅い書込みは、通常の書込
みによるメモリセルトランジスタのしきい値電圧の変化
より小さいしきい値電圧の変化が得られるように、選択
ワード線及び選択ディジット線のうちの少なくとも一方
の電位を、通常の書込み時の電位より低くして（図１に
はこの電位の表示は省略されている）、ホットエレクト
ロン注入法またはトンネリング電流法によって行う。
が行なわれ、その結果、過消去状態のメモリセルトラン
ジスタ（オンセル，過消去セル）と判定されたメモリセ
ルトランジスタに対し、通常の書込みより浅い書込みが
行なわれる（Ｓ１３）。この浅い書込みは、通常の書込
みによるメモリセルトランジスタのしきい値電圧の変化
より小さいしきい値電圧の変化が得られるように、選択
ワード線及び選択ディジット線のうちの少なくとも一方
の電位を、通常の書込み時の電位より低くして（図１に
はこの電位の表示は省略されている）、ホットエレクト
ロン注入法またはトンネリング電流法によって行う。
【００３３】過消去状態のメモリセルトランジスタに対
する浅い書込みが行なわれた後、またはステップＳ１２
でオフセルデータと判定されたときには、選択ワード線
を切換えて（Ｓ１５）次のワード線に対するステップＳ
１１からの手順をくり返えして行い、最終アドレスのワ
ード線に対して同様の手順を実行（Ｓ１４）した後、ス
テップＳ５に移り、選択ディジット線を切換えて（Ｓ
６）ステップＳ３からの手順をくり返えす。
する浅い書込みが行なわれた後、またはステップＳ１２
でオフセルデータと判定されたときには、選択ワード線
を切換えて（Ｓ１５）次のワード線に対するステップＳ
１１からの手順をくり返えして行い、最終アドレスのワ
ード線に対して同様の手順を実行（Ｓ１４）した後、ス
テップＳ５に移り、選択ディジット線を切換えて（Ｓ
６）ステップＳ３からの手順をくり返えす。
【００３４】こうして、全ディジット線に対するステッ
プＳ３からの手順をくり返えして行い、この不揮発性半
導体記憶装置に対する消去動作を終了する。
プＳ３からの手順をくり返えして行い、この不揮発性半
導体記憶装置に対する消去動作を終了する。
【００３５】図３はこの実施例の一括消去動作後のメモ
リセルトランジスタのしきい値電圧の分布特性及び過消
去セルの浅い書込み前後のしきい値電圧の変化を示す
図、図４は電流設定・保持回路１０により設定される基
準電流と過消去セルありのときのディジット線電流との
関係を示す図である。
リセルトランジスタのしきい値電圧の分布特性及び過消
去セルの浅い書込み前後のしきい値電圧の変化を示す
図、図４は電流設定・保持回路１０により設定される基
準電流と過消去セルありのときのディジット線電流との
関係を示す図である。
【００３６】この実施例において、一括消去動作を行っ
た後のメモリセルトランジスタＭＣ１１〜ＭＣｍｎのし
きい値電圧は、図３の曲線のような分布となり、かつ過
消去状態のメモリセルトランジスタＭＣａ，ＭＣｂが存
在ものとする。ここで、Ｖｅｒはメモリセルトランジス
タが消去状態であるか否かを判定するための消去判定基
準電圧であり、Ｖａは既に説明済みの過消去状態を判定
するための第１の過消去判定基準電位、Ｖｂはより深い
過消去状態を判定するための第２の過消去判定基準電位
であり、ＭＣａが比較的浅い過消去状態にあるメモリセ
ルトランジスタ、ＭＣｂがより深い過消去状態にあるメ
モリセルトランジスタである。
た後のメモリセルトランジスタＭＣ１１〜ＭＣｍｎのし
きい値電圧は、図３の曲線のような分布となり、かつ過
消去状態のメモリセルトランジスタＭＣａ，ＭＣｂが存
在ものとする。ここで、Ｖｅｒはメモリセルトランジス
タが消去状態であるか否かを判定するための消去判定基
準電圧であり、Ｖａは既に説明済みの過消去状態を判定
するための第１の過消去判定基準電位、Ｖｂはより深い
過消去状態を判定するための第２の過消去判定基準電位
であり、ＭＣａが比較的浅い過消去状態にあるメモリセ
ルトランジスタ、ＭＣｂがより深い過消去状態にあるメ
モリセルトランジスタである。
【００３７】前述の消去動作及びデータ消去方法の説明
において、ステップＳ３，Ｓ４で、選択ディジット線と
接続するメモリセルトランジスタのうちに過消去状態の
メモリセルトランジスタＭＣａ，ＭＣｂが存在すること
がわかり、ステップＳ８，Ｓ９で、より深い過消去状態
のメモリセルトランジスタＭＣｂが存在することがわか
る。このときの選択ディジット線電流Ｉｍｃの特性が図
４の曲線Ｃ１であり、ステップＳ１０で曲線Ｃ２の基準
電流Ｉｓが設定される。
において、ステップＳ３，Ｓ４で、選択ディジット線と
接続するメモリセルトランジスタのうちに過消去状態の
メモリセルトランジスタＭＣａ，ＭＣｂが存在すること
がわかり、ステップＳ８，Ｓ９で、より深い過消去状態
のメモリセルトランジスタＭＣｂが存在することがわか
る。このときの選択ディジット線電流Ｉｍｃの特性が図
４の曲線Ｃ１であり、ステップＳ１０で曲線Ｃ２の基準
電流Ｉｓが設定される。
【００３８】ステップＳ１１，Ｓ１２で、より深い過消
去状態のメモリセルトランジスタＭＣｂを選択すると、
選択ディジット線電流Ｉｍｃの値は大幅に上昇し、曲線
Ｃ３の特性となる。比較的浅い過消去状態のメモリセル
トランジスタＭＣａを選択すると、選択ディジット線電
流Ｉｍｃは曲線Ｃ３までは上昇しないものの、やはり電
流値は増大して設定された基準電流の曲線Ｃ２より大き
くなる。従って、これらの過消去状態のメモリセルトラ
ンジスタＭＣａ，ＭＣｂを選択すると、センス増幅器８
の出力データはオンセルデータを示し、過消去状態のメ
モリセルトランジスタを特定することができる。
去状態のメモリセルトランジスタＭＣｂを選択すると、
選択ディジット線電流Ｉｍｃの値は大幅に上昇し、曲線
Ｃ３の特性となる。比較的浅い過消去状態のメモリセル
トランジスタＭＣａを選択すると、選択ディジット線電
流Ｉｍｃは曲線Ｃ３までは上昇しないものの、やはり電
流値は増大して設定された基準電流の曲線Ｃ２より大き
くなる。従って、これらの過消去状態のメモリセルトラ
ンジスタＭＣａ，ＭＣｂを選択すると、センス増幅器８
の出力データはオンセルデータを示し、過消去状態のメ
モリセルトランジスタを特定することができる。
【００３９】なお、ステップＳ３，Ｓ４でオンセルデー
タと判定され、ステップＳ８，Ｓ９でオンセルデータで
ないと判定された場合には、浅い過消去状態のメモリセ
ルトランジスタＭＣａが存在することになるが、この場
合は基準電流がＩｒのままであるので、ステップＳ１
１，Ｓ１２により、このメモリセルトランジスタＭＣａ
が接続されたワード線が選択されるとその選択レベルは
第１の過消去判定基準電位Ｖａとなるため選択ディジッ
ト線には基準電流Ｉｒより大きな電流が流れ、このメモ
リセルトランジスタＭＣａを特定することができる。
タと判定され、ステップＳ８，Ｓ９でオンセルデータで
ないと判定された場合には、浅い過消去状態のメモリセ
ルトランジスタＭＣａが存在することになるが、この場
合は基準電流がＩｒのままであるので、ステップＳ１
１，Ｓ１２により、このメモリセルトランジスタＭＣａ
が接続されたワード線が選択されるとその選択レベルは
第１の過消去判定基準電位Ｖａとなるため選択ディジッ
ト線には基準電流Ｉｒより大きな電流が流れ、このメモ
リセルトランジスタＭＣａを特定することができる。
【００４０】こうして特定できた過消去状態のメモリセ
ルトランジスタＭＣａ，ＭＣｂに対し、ステップＳ１３
で浅い書込みが行なわれる。この結果、これらメモリセ
ルトランジスタＭＣａ，ＭＣｂのしきい値電圧は第１の
過消去判定基準電位Ｖａを越えて正常な消去状態を示す
範囲に戻される。このとき、浅い書込みは通常の書込み
よりしきい値電圧の変化量が小さいので、消去判定基準
電位Ｖｅｒを越えて非消去状態となることはない。
ルトランジスタＭＣａ，ＭＣｂに対し、ステップＳ１３
で浅い書込みが行なわれる。この結果、これらメモリセ
ルトランジスタＭＣａ，ＭＣｂのしきい値電圧は第１の
過消去判定基準電位Ｖａを越えて正常な消去状態を示す
範囲に戻される。このとき、浅い書込みは通常の書込み
よりしきい値電圧の変化量が小さいので、消去判定基準
電位Ｖｅｒを越えて非消去状態となることはない。
【００４１】こうして全てのメモリセルトランジスタＭ
Ｃ１１〜ＭＣｍｎが正常な消去状態を示すしきい値電圧
をもつことになる。そして、一括消去後に過消去状態で
ないと判定されたメモリセルトランジスタに対しては浅
い書込みが行なわれることなくそのままの状態を保持す
るので、読出し動作時にこれらメモリセルトランジスタ
のドレイン電流が小さくなることはなく、従って高速動
作を維持することができ、かつ非消去状態のメモリセル
トランジスタが発生する危険性もない。
Ｃ１１〜ＭＣｍｎが正常な消去状態を示すしきい値電圧
をもつことになる。そして、一括消去後に過消去状態で
ないと判定されたメモリセルトランジスタに対しては浅
い書込みが行なわれることなくそのままの状態を保持す
るので、読出し動作時にこれらメモリセルトランジスタ
のドレイン電流が小さくなることはなく、従って高速動
作を維持することができ、かつ非消去状態のメモリセル
トランジスタが発生する危険性もない。
【００４２】また、過消去状態のメモリセルトランジス
タを特定してこれに対して浅い書込みが行なわれるの
で、再度、消去状態を確認したり、一括消去動作等をく
り返えす必要がなく、その分正常な消去状態に到達する
までの時間を短縮することができる。
タを特定してこれに対して浅い書込みが行なわれるの
で、再度、消去状態を確認したり、一括消去動作等をく
り返えす必要がなく、その分正常な消去状態に到達する
までの時間を短縮することができる。
【００４３】図５は本発明の第２の実施例の不揮発性半
導体記憶装置の電流設定・保持回路部分の回路図であ
る。
導体記憶装置の電流設定・保持回路部分の回路図であ
る。
【００４４】この実施例の電流設定・保持回路１０ａ
は、電源電位Ｖｃｃを分圧するトランジスタＱ１５及び
分圧抵抗ＶＲ１１と、この分圧抵抗ＶＲ１１からの複数
の分圧電圧を制御信号ＳＨ１により選択する制御部１１
ａ及びトランジスタＱ１６〜Ｑ１９と、ゲートに選択さ
れた分圧電圧を受けてセンス増幅器８への基準電流Ｉｓ
の値を設定し保持するトランジスタＱ１０とを備えた構
成となっている。
は、電源電位Ｖｃｃを分圧するトランジスタＱ１５及び
分圧抵抗ＶＲ１１と、この分圧抵抗ＶＲ１１からの複数
の分圧電圧を制御信号ＳＨ１により選択する制御部１１
ａ及びトランジスタＱ１６〜Ｑ１９と、ゲートに選択さ
れた分圧電圧を受けてセンス増幅器８への基準電流Ｉｓ
の値を設定し保持するトランジスタＱ１０とを備えた構
成となっている。
【００４５】その他の部分の回路構成は図１に示された
第１の実施例と同様であり、各部の動作、データ消去方
法、効果等も第１の実施例と同様である。
第１の実施例と同様であり、各部の動作、データ消去方
法、効果等も第１の実施例と同様である。
【００４６】
【発明の効果】以上説明したように本発明は、全メモリ
セルトランジスタの一括消去後、複数のディジット線そ
れぞれに対し過消去状態のメモリセルトランジスタが存
在するか否かを判定し、過消去状態のメモリセルトラン
ジスタが存在すると判定されたときにはこの過消去状態
のメモリセルトランジスタを特定してこの過消去状態の
メモリセルトランジスタに対してのみ浅い書込みを行う
構成としたので、過消去状態のメモリセルトランジスタ
が検出されたときに一括浅い書込みを行う従来例のよう
に、読出し動作時にメモリセルトランジスタのドレイン
電流が減少することはなく、従って高速動作を保つこと
ができ、かつ非消去状態のメモリセルトランジスタが発
生する危険性もなく、更に、消去状態の再確認や一括消
去動作等のくり返えし動作が不要となるので、その分、
正常な消去状態に到達するまでの時間を短縮することが
できる効果がある。
セルトランジスタの一括消去後、複数のディジット線そ
れぞれに対し過消去状態のメモリセルトランジスタが存
在するか否かを判定し、過消去状態のメモリセルトラン
ジスタが存在すると判定されたときにはこの過消去状態
のメモリセルトランジスタを特定してこの過消去状態の
メモリセルトランジスタに対してのみ浅い書込みを行う
構成としたので、過消去状態のメモリセルトランジスタ
が検出されたときに一括浅い書込みを行う従来例のよう
に、読出し動作時にメモリセルトランジスタのドレイン
電流が減少することはなく、従って高速動作を保つこと
ができ、かつ非消去状態のメモリセルトランジスタが発
生する危険性もなく、更に、消去状態の再確認や一括消
去動作等のくり返えし動作が不要となるので、その分、
正常な消去状態に到達するまでの時間を短縮することが
できる効果がある。
【図１】本発明の第１の実施例の不揮発性半導体記憶装
置の回路図である。
置の回路図である。
【図２】図１に示された不揮発性半導体記憶装置の動作
及びデータ消去方法を説明するためのフローチャートで
ある。
及びデータ消去方法を説明するためのフローチャートで
ある。
【図３】図１に示された不揮発性半導体記憶装置の動作
及び効果を説明するためのしきい値電圧の分布特性図で
ある。
及び効果を説明するためのしきい値電圧の分布特性図で
ある。
【図４】図１に示された不揮発性半導体記憶装置の動作
及びデータ消去方法を説明するための基準電流とディジ
ット線電流との関係を示す図である。
及びデータ消去方法を説明するための基準電流とディジ
ット線電流との関係を示す図である。
【図５】本発明の第２の実施例の不揮発性半導体記憶装
置の電流設定・保持回路部分の回路図である。
置の電流設定・保持回路部分の回路図である。
【図６】従来の不揮発性半導体記憶装置の一例を示す回
路図である。
路図である。
１ メモリセルアレイ ２，２ｘ Ｘデコーダ ３ａ，３ｂ，３ｘ ワード線電位供給回路 ４ Ｙデコーダ ５ Ｙ選択回路 ６ ソース電位供給回路 ７ 書込みドレイン電位供給回路 ８ センス増幅器 ９ 基準電流発生回路 １０，１０ａ 電流設定・保持回路 ＤＬ１〜ＤＬｎ ディジット線 ＭＣ１１〜ＭＣｍｎ メモリセルトランジスタ ＷＬ１〜ＷＬｍ ワード線
Claims (5)
- 【請求項１】 電気的にしきい値電圧が設定できる電界
効果トランジスタでメモリセルを形成する複数のメモリ
セルトランジスタを行方向，列方向に配置したメモリセ
ルアレイと、前記複数のメモリセルトランジスタの各行
それぞれと対応して設けられ対応する行の各メモリセル
トランジスタの制御ゲートと接続する複数のワード線
と、前記複数のメモリセルトランジスタの各列それぞれ
と対応して設けられ対応する列の各メモリセルトランジ
スタのドレインと接続する複数のディジット線と、前記
複数のメモリセルトランジスタそれぞれのソースと接続
するソース線と、一括消去動作時には前記ソース線に所
定の消去用電圧を印加し前記一括消去動作時以外には前
記ソース線を接地電位とするソース電位供給回路と、前
記複数のワード線全てを前記一括消去動作時には接地電
位に、オンセル有無検出動作時には所定の過消去判定用
の第１の過消去判定基準電位に、オンセル特定基準電流
設定動作時には前記第１の過消去判定基準電位より深い
過消去判定用の第２の過消去判定基準電位に、オンセル
特定動作時には前記複数のワード線のうちの所定のワー
ド線を選択してこの選択ワード線を前記第１の過消去判
定基準電位に前記選択ワード線以外は前記第２の過消去
判定基準電位にするワード線選択手段及びワード線電位
供給手段と、前記一括消去動作時には前記複数のディジ
ット線全てを非選択状態，フローティング状態とし前記
一括消去動作時以外には前記複数のディジット線のうち
の所定のディジット線を選択するディジット線選択手段
と、このディジット線選択手段で選択されたディジット
線に流れる電流を基準電流と比較しこの選択されたディ
ジット線と接続するメモリセルトランジスタがオンセル
状態かオフセル状態かを判定するセンス増幅器と、通常
の読出し動作時及び前記オンセル有無検出動作時に通常
読出し動作用の前記基準電流を発生し前記センス増幅器
に供給する基準電流発生回路と、前記オンセル特定基準
電流設定動作時には前記センス増幅器の判定結果がオン
セル状態となるように前記基準電流を設定し前記オンセ
ル特定動作時にはこの基準電流を保持し前記センス増幅
器に供給する電流設定・保持回路と、前記オンセル特定
動作時に前記センス増幅器の判定結果がオンセル状態を
示すメモリセルトランジスタに対し通常の書込みより浅
い書込みを行う書込み手段とを有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 電流設定・保持回路を、複数のトランジ
スタを備え、これら複数のトランジスタのうちの所定の
トランジスタをオン状態としてこれらトランジスタに流
れる電流により基準電流を設定，保持する回路とした請
求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 電流設定・保持回路を、少なくとも１つ
のトランジスタを備え、このトランジスタのゲート電圧
を調整してこのトランジスタに流れる電流を制御し基準
電流を設定，保持する回路とした請求項１記載の不揮発
性半導体記憶装置。 - 【請求項４】 電気的にしきい値電圧が設定できる電界
効果トランジスタでメモリセルを形成する複数のメモリ
セルトランジスタを行方向，列方向に配置したメモリセ
ルアレイと、前記複数のメモリセルトランジスタの各行
それぞれと対応して設けられ対応する行の各メモリセル
トランジスタの制御ゲートと接続する複数のワード線
と、前記複数のメモリセルトランジスタの各列それぞれ
と対応して設けられ対応する列の各メモリセルトランイ
ズタのドレインと接続する複数のディジット線と、前記
複数のメモリセルトランジスタそれぞれのソースと接続
するソース線とを含む不揮発性半導体記憶装置の複数の
ワード線全てを接地電位に前記複数のディジット線全て
を非選択状態，フローティング状態にして前記ソー線に
所定の消去用電圧を供給して前記複数のメモリセルトラ
ンジスタを一括消去する一括消去手順と、続いて複数の
ワード線全てを所定の過消去判定用の第１の過消去判定
基準電位に設定して前記複数のディジット線のうちの所
定のディジット線を選択しこの選択ディジット線に流れ
る電流が通常の読出し動作用の基準電流より大きいオン
セル状態のメモリセルトランジスタが存在する否かを判
定するオンセル有無検出手順と、このオンセル有無検出
手順によりオンセル状態のメモリセルトランジスタが存
在すると判定されたときは前記複数のワード線全てを前
記第１の過消去判定基準電位より深い過消去判定用の第
２の過消去判定基準電位に設定し前記選択ディジット線
に流れる電流が前記通常の読出し動作用の基準電流より
大きいオンセル状態のメモリセルトランジスタが存在す
るか否かを判定しオンセル状態のメモリセルトランジス
タが存在すると判定されたときには前記通常の読出し動
作用の基準電流に代えてこの選択ディジット線に流れる
電流よりわずかに大きいオンセル特定用の基準電流を設
定，保持しこのオンセル特定用の基準電流に対する前記
選択ディジット線に流れる電流がオフセル状態と判定さ
れるようにする電流設定・保持手順と、この電流設定・
保持手順に続き、かつ前記複数のワード線全てを第２の
過消去判定基準電位設定時にオンセル状態のメモリセル
トランジスタが存在しないと判定されたときには前記電
流設定・保持手順を飛び越して、前記複数のワード線の
うちの選択ワード線を前記第１の過消去判定基準電位に
前記選択ワード線以外のワード線を前記第２の過消去判
定基準電位にして前記選択ディジット線に流れる電流が
前記オンセル特定用の基準電流より大きいオンセル状態
にあるか否かを判定する過消去セル特定手順と、この過
消去セル特定手順によりオンセル状態にあると判定され
たときは前記選択ディジット線及び選択ワード線と接続
するメモリセルトランジスタに対し通常の書込みより浅
い書込みを行う浅い書込み手順とを含み、この浅い書込
み手順の後、及び前記過消去セル特定手順でオンセル状
態ではないと判定されたときには選択ワード線を切換え
て前記過消去セル特定手順からの手順を前記複数のワー
ド線全てについて行った後、及び前記オンセル有無検出
手順でオンセル状態のメモリセルトランジスタが存在し
ないと判定されたとき選択ディジット線を切換えて前記
オンセル有無検出手順からの手順を前記複数のディジッ
ト線全てについて行うようにしたことを特徴とする不揮
発性半導体記憶装置のデータ消去方法。 - 【請求項５】 浅い書込み手順を、選択ワード線及び選
択ディジット線のうちの少なくとも一方の電位を通常の
書込み時の電位とは異なる電位として、ホットエレクト
ロン注入法及びトンネリング電流のうちの一方により、
前記通常の書込み時のメモリセルトランジスタのしきい
値電圧の変化より小さいしきい値電圧の変化が得られる
ようにした請求項４記載の不揮発性半導体記憶装置のデ
ータ消去方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5784095A JP2692635B2 (ja) | 1995-03-17 | 1995-03-17 | 不揮発性半導体記憶装置及びそのデータ消去方法 |
| US08/617,289 US5657272A (en) | 1995-03-17 | 1996-03-18 | Non-volatile semiconductor memory and data erasing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5784095A JP2692635B2 (ja) | 1995-03-17 | 1995-03-17 | 不揮発性半導体記憶装置及びそのデータ消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255489A JPH08255489A (ja) | 1996-10-01 |
| JP2692635B2 true JP2692635B2 (ja) | 1997-12-17 |
Family
ID=13067174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5784095A Expired - Lifetime JP2692635B2 (ja) | 1995-03-17 | 1995-03-17 | 不揮発性半導体記憶装置及びそのデータ消去方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5657272A (ja) |
| JP (1) | JP2692635B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002050843A1 (fr) * | 2000-12-21 | 2002-06-27 | Fujitsu Limited | Memoire a semi-conducteurs non volatile et procede d'effacement |
| JP2003077282A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US6986117B1 (en) | 2002-06-04 | 2006-01-10 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states |
| JP5099971B2 (ja) * | 2002-07-12 | 2012-12-19 | デカ・プロダクツ・リミテッド・パートナーシップ | 運搬装置のための運動制御 |
| US6724662B2 (en) * | 2002-09-04 | 2004-04-20 | Atmel Corporation | Method of recovering overerased bits in a memory device |
| US7009887B1 (en) * | 2004-06-03 | 2006-03-07 | Fasl Llc | Method of determining voltage compensation for flash memory devices |
| JP4521243B2 (ja) | 2004-09-30 | 2010-08-11 | 株式会社東芝 | 不揮発性半導体記憶装置及びそのデータ消去方法 |
| US7164611B2 (en) * | 2004-10-26 | 2007-01-16 | Micron Technology, Inc. | Data retention kill function |
| KR100744013B1 (ko) * | 2006-07-31 | 2007-07-30 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 소거 방법 |
| CN114664355B (zh) * | 2022-03-16 | 2022-11-25 | 珠海博雅科技股份有限公司 | 非易失性存储器的参考电流产生模块和参考电流设置方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04222994A (ja) * | 1990-12-26 | 1992-08-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5424993A (en) * | 1993-11-15 | 1995-06-13 | Micron Technology, Inc. | Programming method for the selective healing of over-erased cells on a flash erasable programmable read-only memory device |
-
1995
- 1995-03-17 JP JP5784095A patent/JP2692635B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-18 US US08/617,289 patent/US5657272A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08255489A (ja) | 1996-10-01 |
| US5657272A (en) | 1997-08-12 |
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