JP2692608B2 - Integrated circuit placement apparatus and method - Google Patents
Integrated circuit placement apparatus and methodInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト設計に関し、特に、集積回路配置装置および方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout design of a semiconductor integrated circuit, and more particularly to an integrated circuit placement device and method.
【０００２】[0002]
【従来の技術】分割によって配置を行う技術は、半導体
集積回路のレイアウト設計において各セルの配置を決定
するための代表的な技術の１つである。2. Description of the Related Art A technique for arranging cells by division is one of typical techniques for determining the arrangement of cells in a layout design of a semiconductor integrated circuit.
【０００３】ここで、分割によって配置を行う技術と
は、与えられた回路とチップ領域を階層的に設定された
カットライン（分割線）によって繰り返し分割すること
により各セルの位置を決定する技術である。ただし、分
割の際にはカットラインを横切るネットの数（以下、カ
ット数）が最小になるようにする。ここでネットとは、
セル同士を接続する配線のことである。以下に図６を用
いてこの技術について説明する。Here, the technique of arranging by placement is a technique of determining the position of each cell by repeatedly dividing a given circuit and chip area by cut lines (division lines) that are hierarchically set. is there. However, when dividing, the number of nets that cross the cut line (hereinafter, the number of cuts) should be minimized. Here, the net is
It is a wiring that connects cells to each other. This technique will be described below with reference to FIG.
【０００４】図６のセル601 〜616 をチップ領域617 に
配置する場合、まず、図６(a) のように回路およびチッ
プ領域617 をカットライン618 によって２分割する。続
いて、図６(b) のように前回のカットライン618 と垂直
な方向のカットライン619 によってそれぞれの回路と領
域（カットラインで区切られた矩形領域）を２分割す
る。このように、水平方向と垂直方向のカットライン61
8 〜623 で交互に回路および領域を分割していくことに
より、図６(c) のように各領域に各セルが割り当てられ
る。その後、各領域に割り当てられたセルをその領域内
の最適な位置に配置して各セルの配置位置を決定する。When the cells 601 to 616 of FIG. 6 are arranged in the chip area 617, first, the circuit and the chip area 617 are divided into two by the cut line 618 as shown in FIG. Subsequently, as shown in FIG. 6B, each circuit and area (rectangular area divided by the cut line) are divided into two by a cut line 619 in a direction perpendicular to the previous cut line 618. In this way, the horizontal and vertical cut lines 61
By alternately dividing the circuits and areas by 8 to 623, each cell is assigned to each area as shown in FIG. 6 (c). After that, the cells assigned to each area are arranged at optimum positions in the area, and the arrangement position of each cell is determined.
【０００５】上記のような分割によって配置を行う技術
の中で、信号遅延による回路の誤動作発生を防ぐことを
考慮した技術として、ＤＡシンポジウム'93 論文集(199
3 年8 月26日発行、発行所：社団法人情報処理学会)29
頁〜32頁記載の技術( 題目：ミニカット法に基づく遅延
考慮配置手法、著者：小林進, 石川正樹, 藤田友之)が
ある。Among the techniques for arranging by the division as described above, DA symposium '93 Proceedings (199) has been proposed as a technique considering the prevention of circuit malfunction due to signal delay.
(Published August 26, 2013, Publisher: Information Processing Society of Japan) 29
There is a technology described on pages 32 to 32 (Title: Delayed placement method based on minicut method, author: Susumu Kobayashi, Masaki Ishikawa, Tomoyuki Fujita)
【０００６】この従来技術は、回路にタイミング制約
（信号遅延制約）を与えて、それを満たし、かつ総配線
長が小さくなるようにセルの配置を行うことを目的とし
ている。タイミング制約は回路中のセルの端子対に対し
てその間の最大許容遅延時間で与えられる。The purpose of this prior art is to place a timing constraint (signal delay constraint) on a circuit so that the constraint is satisfied and the total wiring length is shortened. Timing constraints are given to the terminal pairs of cells in the circuit with the maximum allowable delay time therebetween.
【０００７】図５はタイミング制約の説明図である。こ
の図は回路の一部分を取り出したものであり、端子501
と端子502 の間のパス（信号経路）が示されている。セ
ル503 〜508 はこれらのパス上のセルである。端子501
と端子502 の間にタイミング制約が与えられると、これ
ら２つの端子間のすべてのパスにおける信号遅延時間が
タイミング制約で与えられた最大許容遅延時間以下にな
っていなければならない。FIG. 5 is an explanatory diagram of timing constraints. This figure shows a part of the circuit, and the terminal 501
The path (signal path) between the and the terminal 502 is shown. Cells 503-508 are cells on these paths. Terminal 501
When a timing constraint is given between the terminal and the terminal 502, the signal delay time in all paths between these two terminals must be less than or equal to the maximum allowable delay time given by the timing constraint.
【０００８】この従来技術は、カットラインによる回路
と領域の分割を上述のように繰り返し行うものである。
各カットラインによる回路の分割においては、まずカッ
ト数ができるだけ小さくなることを目的とした分割を行
い、次にタイミング制約が与えられた端子対の間のパス
の中からクリティカルパス（タイミング制約に違反する
可能性が高いパス）を抽出する。続いてクリティカルパ
スの遅延を改善するためにクリティカルパス上のセルの
移動を行う。In this conventional technique, the division of the circuit and the area by the cut line is repeated as described above.
When dividing the circuit by each cut line, first divide the circuit so that the number of cuts is as small as possible, and then select a critical path (a timing constraint is violated) from among the paths between the pin pairs with timing constraints. Path that is likely to be). Then, the cell on the critical path is moved to improve the delay of the critical path.
【０００９】このときのセル移動の方法を図３(a),図３
(b) を用いて説明する。図３(a) は配置処理の途中にお
けるチップ領域の一部を示しており、セル302 〜308 は
回路中のセルの一部である。処理済みのカットライン31
0 〜313 については既に分割処理が終わっており、処理
中のカットライン309 による分割が現在行われている。
クリティカルパス301 はセル302 からセル303,304,305,
306 を経由してセル307 に至るパスである。この従来技
術では、まずこのクリティカルパス301 の長さを短くす
るために移動が必要なセルを抽出する。処理済みのカッ
トライン310 〜313 を越えてセルを移動させることはで
きないので、この場合クリティカルパス301 の長さを短
くするためには、セル304,305 を処理中のカットライン
309 の左側に移動させて図３(b) のようにするしかな
い。従ってセル304,305 を移動させてクリティカルパス
301 の長さを短くする。結果として、このパスにおける
信号遅延が減少する。The cell moving method at this time will be described with reference to FIGS.
An explanation will be given using (b). FIG. 3A shows a part of the chip area in the middle of the placement process, and cells 302 to 308 are a part of the cells in the circuit. Treated cut line 31
The division processing has already been completed for 0 to 313, and division by the cut line 309 being processed is currently being performed.
Critical path 301 is from cell 302 to cells 303, 304, 305,
It is the path to cell 307 via 306. In this conventional technique, first, a cell that needs to be moved is extracted in order to shorten the length of the critical path 301. Since it is not possible to move cells beyond the processed cutlines 310 to 313, in order to shorten the length of the critical path 301 in this case, cells 304 and 305 should be cutline that is being processed.
There is no choice but to move it to the left side of 309 as shown in Fig. 3 (b). Therefore, move the cells 304 and 305 to the critical path.
Shorten the length of 301. As a result, the signal delay in this path is reduced.
【００１０】この従来技術では１回カットラインで分割
が行われる毎にこのような遅延を考慮したセルの移動を
行うことにより、タイミング制約違反ができるだけ少な
くなるようにしている。In this conventional technique, the timing constraint violation is minimized by moving the cell in consideration of such delay every time division is performed by one cut line.
【００１１】[0011]
【発明が解決しようとする課題】上述の従来技術は、ク
リティカルパスがカットラインを横切る回数を少なくす
ることにより、そのパスの長さを短くして信号遅延の改
善を図っているが、実際には当該パス上のセルだけでな
く、それ以外のセルも信号遅延の大きさに関係すること
がある。このことについて図４を用いて説明する。The above-mentioned prior art attempts to improve the signal delay by shortening the length of the critical path by reducing the number of times the critical path crosses the cut line. May relate to the magnitude of signal delay not only to cells on the path but also to other cells. This will be described with reference to FIG.
【００１２】図４は回路中のセルの一部とそれらを接続
するネットを表しており、クリティカルパス401 はセル
402 からセル403,404,405 を経由してセル406 に至るパ
スである。この図でクリティカルパス401 上のネット40
8 における信号遅延は、セル403,404 の位置だけでな
く、セル407 の位置にも関係している。セル407 がセル
403,404 から遠く離れるとネット408 の配線容量が大き
くなり、結果としてセル403 からセル404 までの遅延が
増大する。このセル407 のようにクリティカルパス上に
はないが、その位置がクリティカルパスの信号遅延に影
響を与えるセルをファンアウトセルと呼ぶことにする。FIG. 4 shows some of the cells in the circuit and the nets that connect them, and the critical path 401 is the cell.
This is a path from 402 to cell 406 via cells 403, 404, and 405. In this figure, net 40 on critical path 401
The signal delay at 8 is related not only to the location of cells 403, 404, but also to the location of cell 407. Cell 407 is cell
Far from 403 and 404, the wiring capacitance of the net 408 increases, and as a result, the delay from the cell 403 to the cell 404 increases. A cell which is not on the critical path like the cell 407 but whose position affects the signal delay of the critical path is called a fan-out cell.
【００１３】上述の従来技術では、このようなファンア
ウトセルの移動による遅延改善を考えていないため、ク
リティカルパスの長さだけ短くしてもファンアウトセル
がそのパスから遠く離れて遅延の改善効果が小さい場合
があった。In the above-mentioned conventional technique, since the delay improvement due to the movement of the fan-out cell is not considered, even if the length of the critical path is shortened, the fan-out cell is far away from the path and the delay improving effect is obtained. Was sometimes small.
【００１４】本発明の目的は、移動による改善効果のあ
るファンアウトセルを抽出し、それらのセルを移動する
ことにより、従来技術よりさらにクリティカルパスの遅
延を減少させる集積回路配置装置および方法を提供する
ことにある。An object of the present invention is to provide an integrated circuit placement device and method for extracting fan-out cells having an improvement effect by movement and moving those cells to further reduce the delay of the critical path as compared with the prior art. To do.
【００１５】[0015]
【課題を解決するための手段】本発明の集積回路配置装
置は、配置データと信号遅延制約データを入力する入力
装置と、前記配置データ中の回路を、分割線を横切る配
線数が最小になるように分割し、その結果を前記配置デ
ータに記載するミニカット装置と、前記配置データ中の
回路における信号遅延を計算して信号遅延データを出力
するタイミング解析装置と、前記信号遅延データに基づ
き、前記信号遅延制約データに記載された信号遅延の制
約が満たされるように前記配置データ中のクリティカル
パス上のセルの配置位置情報を変更するパス上セル移動
装置と、前記信号遅延データに基づき、前記信号遅延制
約データに記載された信号遅延の制約が満たされるよう
に、前記配置データ中の、前記クリティカルパスに含ま
れるネットに接続しており、かつ前記クリティカルパス
上にないセルの配置位置情報を変更するファンアウトセ
ル移動装置と、前記配置データの中に記述された全ての
セルの配置位置情報を出力する出力装置とを具備するこ
とを特徴とする。The integrated circuit placement device of the present invention minimizes the number of wirings that cross the dividing line between the input device for inputting the placement data and the signal delay constraint data and the circuit in the placement data. So divided, the mini-cut device that describes the result in the placement data, a timing analysis device that outputs signal delay data by calculating the signal delay in the circuit in the placement data, based on the signal delay data, On-path cell moving device that changes the arrangement position information of the cells on the critical path in the arrangement data so that the signal delay constraint described in the signal delay constraint data is satisfied, and based on the signal delay data, the Connect to the net included in the critical path in the placement data so that the signal delay constraint described in the signal delay constraint data is satisfied. And a fan-out cell moving device for changing the arrangement position information of cells not on the critical path, and an output device for outputting the arrangement position information of all cells described in the arrangement data. It is characterized by
【００１６】本発明の集積回路配置方法は、配置データ
と信号遅延制約データを入力する第１ステップと、前記
配置データ中の回路を、分割線を横切る配線数が最小に
なるように分割し、その結果を前記配置データに記載す
る第２ステップと、前記配置データ中の回路における信
号遅延を計算して信号遅延データを出力する第３ステッ
プと、前記信号遅延データに基づき、前記信号遅延制約
データに記載された信号遅延の制約が満たされるように
前記配置データ中のクリティカルパス上のセルの配置位
置情報を変更する第４ステップと、前記信号遅延データ
に基づき、前記信号遅延制約データに記載された信号遅
延の制約が満たされるように、前記配置データ中の、前
記クリティカルパスに含まれるネットに接続しており、
かつ前記クリティカルパス上にないセルの配置位置情報
を変更する第５ステップと、前記配置データの中に記述
された全てのセルの配置位置情報を出力する第６ステッ
プとを含むことを特徴とする。According to the integrated circuit placement method of the present invention, the first step of inputting placement data and signal delay constraint data, and dividing the circuit in the placement data so that the number of wirings crossing the dividing line is minimized, The second step of writing the result in the arrangement data, the third step of calculating the signal delay in the circuit in the arrangement data and outputting the signal delay data, and the signal delay constraint data based on the signal delay data The fourth step of changing the arrangement position information of the cells on the critical path in the arrangement data so that the signal delay constraint described in (4) is satisfied, and the signal delay constraint data is described based on the signal delay data. In order to satisfy the constraint of the signal delay, in the placement data, connected to the net included in the critical path,
And a fifth step of changing arrangement position information of cells not on the critical path, and a sixth step of outputting arrangement position information of all cells described in the arrangement data. .
【００１７】[0017]
【実施例】次に、図１から図３を用いて本発明の実施例
について説明する。EXAMPLES Next, examples of the present invention will be described with reference to FIGS.
【００１８】図１は本発明の一実施例の集積回路配置装
置の構成図である。この集積回路配置装置は、入力装置
101 と、ミニカット装置102 と、タイミング解析装置10
3 と、パス上セル移動装置104 と、ファンアウトセル移
動装置105 と、出力装置106とから構成されている。各
装置の機能は以下の通りである。FIG. 1 is a block diagram of an integrated circuit placement device according to an embodiment of the present invention. This integrated circuit placement device is an input device.
101, mini-cut device 102, and timing analysis device 10
3, the on-path cell moving device 104, the fan-out cell moving device 105, and the output device 106. The function of each device is as follows.
【００１９】入力装置101 は配置データおよび信号遅延
制約データを入力し、ミニカット装置102 はカットライ
ンを１つ選択し、そのカットラインを横切る配線数が最
小になるようにセルの集合を分割する。タイミング解析
装置103 はパスの信号遅延を計算し、入力装置101から
入力された信号遅延制約データをもとに、クリティカル
パスとその信号遅延を記載した信号遅延データを作成・
更新する。パス上セル移動装置104 はクリティカルパス
の信号遅延を減少させるため、クリティカルパス上のセ
ルの移動を行う。ファンアウトセル移動装置105 は、ク
リティカルパスの信号遅延をさらに減少させるため、ク
リティカルパスの信号遅延に影響を与えるファンアウト
セルの移動を行う。出力装置106 は全てのカットライン
による分割の結果をもとに各セルの正確な位置を決定
し、その結果を出力する。The input device 101 inputs the arrangement data and the signal delay constraint data, the mini-cut device 102 selects one cut line, and divides the set of cells so that the number of wirings crossing the cut line is minimized. . The timing analysis device 103 calculates the signal delay of the path and creates signal delay data that describes the critical path and its signal delay based on the signal delay constraint data input from the input device 101.
Update. The on-path cell moving device 104 moves cells on the critical path in order to reduce the signal delay of the critical path. The fan-out cell moving device 105 moves the fan-out cell that affects the signal delay of the critical path in order to further reduce the signal delay of the critical path. The output device 106 determines the exact position of each cell based on the result of division by all cut lines, and outputs the result.
【００２０】図２は図１の実施例の動作を示す流れ図で
ある。図２で、ステップ201 は入力装置、ステップ202,
203,209,210 はミニカット装置、ステップ204 はタイミ
ング解析装置、ステップ205 はパス上セル移動装置、ス
テップ206,207,208 はファンアウトセル移動装置、ステ
ップ211,212 は出力装置でそれぞれ行われる。FIG. 2 is a flow chart showing the operation of the embodiment of FIG. In FIG. 2, step 201 is an input device, step 202,
Steps 203, 209 and 210 are performed by the mini-cut device, step 204 is performed by the timing analysis device, step 205 is performed by the on-path cell moving device, steps 206, 207 and 208 are performed by the fan-out cell moving device, and steps 211 and 212 are performed by the output device.
【００２１】次に各ステップについて説明する。Next, each step will be described.
【００２２】ステップ201 では、配置データおよび信号
遅延制約データが入力される。配置データにはチップ領
域に関する情報、カットラインに関する情報、セルに関
する情報、セルの接続関係の情報が含まれている。カッ
トラインに関する情報の中には、カットラインを処理の
順番に並べたリスト（以下、未処理カットラインリス
ト）と各カットラインの位置情報が含まれている。セル
に関する情報には、各セルの配置位置・サイズ・端子位
置、各セルが属する領域の情報が含まれている。このス
テップ201 では各セルの配置位置は未定になっている。At step 201, the placement data and the signal delay constraint data are input. The placement data includes information about a chip area, information about a cut line, information about a cell, and information about a cell connection relationship. The information about the cut lines includes a list in which the cut lines are arranged in the processing order (hereinafter, an unprocessed cut line list) and position information of each cut line. The information regarding cells includes the arrangement position / size / terminal position of each cell and the information of the area to which each cell belongs. In this step 201, the arrangement position of each cell is undecided.
【００２３】設計者は任意のパスの信号遅延に対して制
限を設けることができ、信号遅延制約データには設計者
が指定したパスとその間の遅延制約値が書かれている。The designer can set a limit on the signal delay of an arbitrary path, and the signal delay constraint data describes the paths designated by the designer and the delay constraint values between them.
【００２４】ステップ202 では、未処理カットラインリ
ストの先頭のカットラインが処理対象のカットラインと
なる。このカットラインについてステップ203 からステ
ップ208 でセルの集合が２分割される。In step 202, the first cut line in the unprocessed cut line list is the cut line to be processed. For this cut line, a set of cells is divided into two in steps 203 to 208.
【００２５】ステップ203 では、カット数が最小になる
ようにセルの集合が２分割される。In step 203, the set of cells is divided into two so as to minimize the number of cuts.
【００２６】ステップ204 では、信号遅延制約が与えら
れた各パスの遅延が見積もられ、遅延が制約値より大き
いパスがクリティカルパスとして抽出される。In step 204, the delay of each path to which the signal delay constraint is applied is estimated, and the path whose delay is larger than the constraint value is extracted as the critical path.
【００２７】ステップ205 では、クリティカルパス上の
セルの中で、移動によりそのパスの遅延を改善できるセ
ルが抽出され、それらのセルがカットラインの反対側に
移動する。In step 205, among the cells on the critical path, cells whose movement can improve the delay of the path are extracted, and those cells are moved to the opposite side of the cut line.
【００２８】例えば、図３(a) のクリティカルパス301
の遅延を改善するためには、図３(b) のようにセル304,
305 が処理中のカットライン309 の左側に移動すればよ
い。For example, the critical path 301 shown in FIG.
In order to improve the delay of the cell 304, as shown in FIG.
305 may be moved to the left side of the cut line 309 being processed.
【００２９】ステップ206 では、各クリティカルパスに
含まれるネットに接続するファンアウトセルが抽出され
る。図３ではセル308 がファンアウトセルに該当する。In step 206, fan-out cells connected to the nets included in each critical path are extracted. In FIG. 3, the cell 308 corresponds to the fan-out cell.
【００３０】ステップ207 では、各ファンアウトセルの
移動による改良効果が算出される。ここで、改良効果と
は当該ファンアウトセルがカットラインの反対側に移動
した場合にクリティカルパスの信号遅延やカット数がど
の程度改善されるかを総合的に判断して数値化したもの
である。At step 207, the improvement effect due to the movement of each fan-out cell is calculated. Here, the improvement effect is quantified by comprehensively judging how much the signal delay and the number of cuts of the critical path are improved when the fan-out cell moves to the opposite side of the cut line. .
【００３１】ステップ208 では、改良効果が基準値より
大きいファンアウトセルがカットラインの反対側に移動
する。図３(b) の場合、セル308 が図３(c) のように処
理中のカットライン309 の左側に移動する。In step 208, the fan-out cell whose improvement effect is larger than the reference value is moved to the opposite side of the cut line. In the case of FIG. 3 (b), the cell 308 moves to the left side of the cut line 309 being processed as shown in FIG. 3 (c).
【００３２】ステップ209 では、処理中のカットライン
が未処理カットラインリストから削除される。In step 209, the cut line being processed is deleted from the unprocessed cut line list.
【００３３】ステップ210 では、未処理カットラインリ
ストが空であればステップ211 へ処理が移行し、そうで
なければステップ202 へ処理が移行する。In step 210, if the unprocessed cut line list is empty, the process proceeds to step 211, and if not, the process proceeds to step 202.
【００３４】ステップ211 では、分割処理の結果をもと
に各セルの正確な位置が決定される。In step 211, the exact position of each cell is determined based on the result of the division process.
【００３５】ステップ212 では、配置結果が出力され
る。At step 212, the placement result is output.
【００３６】[0036]
【発明の効果】本発明によれば、クリティカルパス上の
セルの移動とファンアウトセルの移動を組み合わせるこ
とにより、クリティカルパスの信号遅延を可能な限り小
さくすることができる。According to the present invention, by combining the movement of cells on the critical path and the movement of the fan-out cells, the signal delay on the critical path can be minimized.
【図１】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】図１の配置処理を示す流れ図である。FIG. 2 is a flowchart showing the arrangement process of FIG.
【図３】遅延改善の方法の説明図である。FIG. 3 is an explanatory diagram of a delay improvement method.
【図４】ファンアウトセルの説明図である。FIG. 4 is an explanatory diagram of a fan-out cell.
【図５】従来例でのタイミング制約の説明図である。FIG. 5 is an explanatory diagram of timing constraints in the conventional example.
【図６】従来例の分割による配置技術の説明図である。FIG. 6 is an explanatory diagram of an arrangement technique by division of a conventional example.
101 入力装置 102 ミニカット装置 103 タイミング解析装置 104 パス上セル移動装置 105 ファンアウトセル移動装置 106 出力装置 201 データ入力ステップ 202 カットライン選択ステップ 203 ミニカット分割ステップ 204 タイミング解析ステップ 205 クリティカルバス上セル移動ステップ 206 ファンアウトセル抽出ステップ 207 改良効果算出ステップ 208 ファンアウトセル移動ステップ 209 未処理カットラインリスト更新ステップ 210 未処理カットライン存在判断ステップ 211 マッピングステップ 212 配置結果出力ステップ 301 クリティカルパス 302 〜308 セル 309 処理中のカットライン 310 〜313 処理済みのカットライン 401 クリティカルパス 402 〜407 セル 408 ネット 101 Input device 102 Mini-cut device 103 Timing analysis device 104 Cell moving device on path 105 Fan-out cell moving device 106 Output device 201 Data input step 202 Cut line selection step 203 Mini-cut division step 204 Timing analysis step 205 Cell moving on critical bus Step 206 Fan-out cell extraction step 207 Improvement effect calculation step 208 Fan-out cell movement step 209 Unprocessed cut line list update step 210 Unprocessed cut line existence judgment step 211 Mapping step 212 Placement result output step 301 Critical path 302 to 308 cells 309 Cutline in process 310-313 Cutline in process 401 Critical path 402-407 Cell 408 Net
Claims (6)
する入力装置と、前記配置データ中の回路を、分割線を
横切る配線数が最小になるように分割し、その結果を前
記配置データに記載するミニカット装置と、前記配置デ
ータ中の回路における信号遅延を計算して信号遅延デー
タを出力するタイミング解析装置と、前記信号遅延デー
タに基づき、前記信号遅延制約データに記載された信号
遅延の制約が満たされるように前記配置データ中のクリ
ティカルパス上のセルの配置位置情報を変更するパス上
セル移動装置と、前記信号遅延データに基づき、前記信
号遅延制約データに記載された信号遅延の制約が満たさ
れるように、前記配置データ中の、前記クリティカルパ
スに含まれるネットに接続しており、かつ前記クリティ
カルパス上にないセルの配置位置情報を変更するファン
アウトセル移動装置と、前記配置データの中に記述され
た全てのセルの配置位置情報を出力する出力装置とを具
備することを特徴とする集積回路配置装置。1. An input device for inputting arrangement data and signal delay constraint data, and a circuit in the arrangement data are divided so that the number of wirings crossing a dividing line is minimized, and the result is described in the arrangement data. A mini-cut device, a timing analysis device that calculates signal delay in a circuit in the arrangement data and outputs signal delay data, and a signal delay constraint described in the signal delay constraint data based on the signal delay data. The on-path cell moving device that changes the arrangement position information of the cells on the critical path in the arrangement data so that is satisfied, and the signal delay constraint described in the signal delay constraint data is based on the signal delay data. In order to be satisfied, a cell that is connected to a net included in the critical path and is not on the critical path in the placement data. An integrated circuit placement device, comprising: a fan-out cell moving device that changes placement position information of a cell; and an output device that outputs placement position information of all cells described in the placement data.
する第１ステップと、前記配置データ中の回路を、分割
線を横切る配線数が最小になるように分割し、その結果
を前記配置データに記載する第２ステップと、前記配置
データ中の回路における信号遅延を計算して信号遅延デ
ータを出力する第３ステップと、前記信号遅延データに
基づき、前記信号遅延制約データに記載された信号遅延
の制約が満たされるように前記配置データ中のクリティ
カルパス上のセルの配置位置情報を変更する第４ステッ
プと、前記信号遅延データに基づき、前記信号遅延制約
データに記載された信号遅延の制約が満たされるよう
に、前記配置データ中の、前記クリティカルパスに含ま
れるネットに接続しており、かつ前記クリティカルパス
上にないセルの配置位置情報を変更する第５ステップ
と、前記配置データの中に記述された全てのセルの配置
位置情報を出力する第６ステップとを含むことを特徴と
する集積回路配置方法。2. A first step of inputting layout data and signal delay constraint data, dividing a circuit in the layout data so that the number of wirings crossing a dividing line is minimized, and the result is stored in the layout data. A second step described, a third step of calculating the signal delay in the circuit in the arrangement data and outputting the signal delay data, and a signal delay described in the signal delay constraint data based on the signal delay data. A fourth step of changing the arrangement position information of the cells on the critical path in the arrangement data so that the constraint is satisfied, and the signal delay constraint described in the signal delay constraint data is satisfied based on the signal delay data. As described above, the placement position of the cell in the placement data that is connected to the net included in the critical path and is not on the critical path An integrated circuit placement method comprising: a fifth step of changing placement information; and a sixth step of outputting placement position information of all cells described in the placement data.
情報、カットラインに関する情報、セルに関する情報、
セルの接続関係の情報が含まれ、前記カットラインに関
する情報の中には、カットラインを処理の順番に並べた
リストと各カットラインの位置情報が含まれ、前記セル
に関する情報には、各セルの配置位置，サイズ，端子位
置、各セルが属する領域の情報が含まれていることを特
徴とする請求項１記載の集積回路配置装置。3. The arrangement data includes information about a chip area, information about a cut line, information about a cell,
The information about the connection relation of the cells is included, and the information about the cut line includes a list in which the cut lines are arranged in the order of processing and the position information of each cut line, and the information about the cell includes each cell. 2. The integrated circuit arrangement device according to claim 1, further comprising information on the arrangement position, size, terminal position, and area to which each cell belongs.
情報、カットラインに関する情報、セルに関する情報、
セルの接続関係の情報が含まれ、前記カットラインに関
する情報の中には、カットラインを処理の順番に並べた
リストと各カットラインの位置情報が含まれ、前記セル
に関する情報には、各セルの配置位置，サイズ，端子位
置、各セルが属する領域の情報が含まれていることを特
徴とする請求項２記載の集積回路配置方法。4. The arrangement data includes information about a chip area, information about a cut line, information about a cell,
The information about the connection relation of the cells is included, and the information about the cut line includes a list in which the cut lines are arranged in the order of processing and the position information of each cut line, and the information about the cell includes each cell. 3. The integrated circuit arranging method according to claim 2, further comprising information on the arrangement position, size, terminal position, and area to which each cell belongs.
定したパスとその間の遅延制約値が書かれていることを
特徴とする請求項１または請求項３記載の集積回路配置
装置。5. The integrated circuit placement device according to claim 1, wherein the signal delay constraint data includes a path designated by a designer and a delay constraint value therebetween.
定したパスとその間の遅延制約値が書かれていることを
特徴とする請求項２または請求項４記載の集積回路配置
方法。6. The integrated circuit placement method according to claim 2, wherein the signal delay constraint data includes a path designated by a designer and a delay constraint value therebetween.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226409A JP2692608B2 (en) | 1994-09-21 | 1994-09-21 | Integrated circuit placement apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226409A JP2692608B2 (en) | 1994-09-21 | 1994-09-21 | Integrated circuit placement apparatus and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896013A JPH0896013A (en) | 1996-04-12 |
| JP2692608B2 true JP2692608B2 (en) | 1997-12-17 |
Family
ID=16844671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6226409A Expired - Fee Related JP2692608B2 (en) | 1994-09-21 | 1994-09-21 | Integrated circuit placement apparatus and method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692608B2 (en) |
-
1994
- 1994-09-21 JP JP6226409A patent/JP2692608B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0896013A (en) | 1996-04-12 |
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