JP2691576B2 - アクティブマトリクス型表示装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 画素対応に設けたスイッチング素子の欠陥を救済する
為の冗長構成を有するアクティブマトリクス型表示装置
に関し、 冗長構成を経済的に実現することを目的とし、 一方の透明基板上に、制御端子と被制御端子とを有す
るスイッチング素子と、表示電極と、前記スイッチング
素子の制御端子を接続したスキャンバスラインとを設
け、他方の透明基板上に、前記スキャンバスラインと直
交する方向に延長され、前記表示電極と対向するデータ
バスラインとしての電極を設け、前記スキャンバスライ
ンに平行の方向に配列された複数個の表示電極を表示電
極群とし、該表示電極群内の表示電極間に、スイッチン
グ素子の一方と他方との被制御端子を接続し、該表示電
極群の両端又は片端にスイッチング素子の一方の被制御
端子を接続し、且つ該スイッチング素子の他方の被制御
端子を隣接するスキャンバスラインに接続して構成し
た。

〔産業上の利用分野〕

本発明は、画素対応に設けたスイッチング素子の欠陥
を救済する為の冗長構成を有するアクティブマトリクス
型表示装置に関するものである。

アクティブマトリクス型表示装置は、画素対応に薄膜
トランジスタ等のスイッチング素子を設けて、各画素を
独立的に制御できるものであり、表示容量を増大する為
にライン数を多くしても、単純マトリクス型表示装置に
於ける駆動デューティ比の低下に伴うコントラストの低
下等の問題が生じない利点がある。

しかし、画素対応にスイッチング素子を設けるもので
あるから、表示容量の増大に伴ってスイッチング素子の
数が増大し、歩留りが低下することになる。そこで、画
素対応に複数のスイッチング素子を設ける冗長構成によ
り歩留りの向上を図ることになるが、余分のスイッチン
グ素子を設けることにより、不経済な構成となる。従っ
て、スイッチング素子の欠陥を救済する冗長構成を経済
的に実現することが要望されている。

〔従来の技術〕

一方の透明基板と他方の透明基板との間に液晶を封入
した従来例のアクティブマトリクス型液晶表示装置は、
一方の透明基板上にスキャンバスラインとデータバスラ
インとを直交して配置し、その交点を絶縁すると共に、
薄膜トランジスタのゲートをスキャンバスラインに、又
ソースをデータバスラインに接続し、ドレインを表示電
極に接続し、この表示電極に対向する電極を他方の透明
基板に形成した構成が一般的であった。

しかし、スキャンバスラインとデータバスラインとの
交点を絶縁する工程が必要であり、且つ絶縁層による段
差によってスキャンバスライン又はデータバスラインに
断線が生じる欠点があった。

そこで、第６図の説明図及び第７図の分解斜視図に示
すゲート接続対向マトリクス構成のアクティブマトリク
ス型表示装置を先に提案した（特開昭63−68818号参
照）。即ち、一方のガラス基板60上に、薄膜トランジス
タ（以下TFTと略称する）61と、表示電極62と、スキャ
ンバスライン63,63−1,63−2,・・とを形成し、TFT61の
ゲートＧをスキャンバスライン63に接続し、ソースＳを
表示電極62に接続し、ドレインＤを隣接スキャンバスラ
イン63に接続し、他方のガラス基板70上に、スキャンバ
スライン63と直交する方向に延長し、且つ表示電極62と
対向する共通電極をデータバスライン71,71−1,71−2,
・・・として設けたものであり、64は、表示電極62と共
通電極71との間に液晶を介在させた表示素子（画素）で
ある。

スキャンバスライン63−1,63−2,・・を矢印方向に走
査する場合、第６図の左側に示すパルス電圧Vg1,Vg2,Vg
3,・・・を順次印加し、それに対応してデータバスライ
ン（共通電極）71にデータ電圧Vd1,Vd2,・・・を印加
し、スキャンバスライン63−１にパルス電圧Vg1が印加
された場合に、そのスキャンバスライン63−１にゲート
Ｇが接続されたTFT61がオンとなり、データバスライン
（共通電極）71に印加されたデータ電圧Vd1,Vd2,・・・
と基準電圧との差の電圧が表示素子64に印加され、次の
走査周期まで表示素子64の静電容量によって保持されて
表示が行われる。

第８図は動作説明図であり、（ａ）はデータ電圧、
（ｂ），（ｃ）はそれぞれスキャンバスライン63−2,63
−３に加えられる走査パルス電圧、（ｄ）は表示電極の
電位、（ｅ）は表示素子電圧（表示電極62と共通電極71
との間の電圧）を示す。データ電圧は、＋Vaと−Vaで示
すように、フレーム毎に極性が反転されるものであり、
このデータ電圧と、（ｂ），（ｃ）に示す走査パルス電
圧とは同期して印加される。又走査パルス電圧は、Vgo
n,Vgc,Vgoffの３値からなり、TFT61の閾値電圧をVth、
データ電圧の変動幅をVaとすると、 Vgoff−Vgc＋2Va≦Vth ……（１） の関係に各電圧値を選定する。

例えば、データ電圧＋Va,−Vaを＋5V,−5Vとすると、
TFT61をオフとする為の電位Vgoffは、−10V以下に選定
するのが一般的であり、例えば、−12Vに選定すること
ができる。又電位Vgcは、走査方向の前位のスキャンバ
スライン63にゲートＧが接続されたTFT61のドレイン電
位に相当し、例えば、0Vに設定することができる。又TF
T61をオンとする為の電圧Vgonは、例えば、10Vに選定す
ることができる。

時刻t0に、例えば、スキャンバスライン63−２の電位
をVgcとし、それより１水平走査期間後の時刻t1に、デ
ータパスライン71−１にデータ電圧＋Vaを加え、同時
に、スキャンバスライン63−２に電位Vgonの走査パルス
電圧を加え、それより走査方向の後位のスキャンバスラ
イン63−３の電位をVgcとすると、スキャンバスライン6
3−２にゲートＧが接続されたTFT61は、ゲート・ドレイ
ン間に、Vgon−Vgcの電圧が加えられてオン状態とな
り、表示電極62の電位は（ｄ）に示すようにVgcに等し
くなる。その結果、表示素子64の電圧は、（ｅ）に示す
ように、データバスライン７−１に加えたデータ電圧＋
Vaと表示電極62の電位Vgcの差の電圧に充電されること
になる。

又時刻t0に於いて、スキャンバスライン63−２にゲー
トＧが接続されたTFT61は、ゲート・ドレイン間に、Vgc
−Vgoffの正の電圧が印加されオン状態となり、それま
で表示素子64に蓄積されていた信号電圧は失われるが、
次の時刻t1に於いて新たな信号電圧が書込まれる為、表
示素子64の両端の実効電圧への影響は無視できる。

時刻t2に於いては、スキャンバスライン63−１にゲー
トＧが接続されたTFT61は、ゲートＧにVgoffの電位が印
加され、スキャンバスライン63−２に接続されたドレイ
ンＤには、Vgonの電位が印加されるから、ゲート・ドレ
イン間の電圧は、Vgoff−Vgonの負の値となってオフ状
態となる。

又時刻t2,t4にデータバスライン71−１にデータ電圧
が印加された時、スキャンバスライン63−1,63−2,63−
3,63−４の電位をVgoffとしていると、表示電極62の電
位、即ち、TFT61のソースＳの電位は、表示素子64の静
電容量を介したデータ電圧の変化により、（ｄ）に示す
ように最大2Vaの電圧変化を生じるが、それらの表示電
極62にソースＳが接続されたTFT61は、（１）式に於け
るVthを０として、Vgc−Vgoff≦2Vaの関係に設定するこ
とにより、そのゲートＧの電位は常にソースＳの電位に
対して閾値電圧Vthより低い値となり、TFT61はオフ状態
を維持する。

従って、表示素子64の電圧は（ｅ）に示すように、次
のフレームまで保持される。そして、時刻t6では、極性
が反転されたデータ電圧−Vaが印加されて、表示電極62
の電位は（ｄ）に示すように変化し、表示素子64の電圧
は（ｅ）に示すように極性が反転する。

前述のようなゲート接続対向マトリクス構成のアクテ
ィブマトリクス型表示装置に於いて、表示容量を増大し
てTFTの個数が多数となった時のTFT61の欠陥を救済する
為に、第９図に示す冗長構成が提案されている。即ち、
表示電極62の両側にTFT61a,61bを設け、ゲートＧをスキ
ャンバスライン63−1,63−2,63−3,・・・に接続し、ド
レインＤを共通に隣接したスキャンバスラインに接続
し、ソースＳを表示電極62に接続する。

即ち、１表示電極62対応に２個のTFT61a,61bを設けた
冗長構成となり、２個のTFT61a,61bが正常であれば、こ
の２個のTFT61a,61bを介して表示電極62にデータ電圧が
印加され、何れか一方のTFTがオープン状態の欠陥の場
合は、他方のTFTを介して表示電極62にデータ電圧が印
加されるので、画素欠陥を救済することができる。

〔発明が解決しようとする課題〕

第９図に示す従来例に於いては、１画素（表示電極6
2）対応に２個のTFT61a,61bを設けるものであるから、
冗長構成でないものに比較して２倍の個数のTFTを設け
ることになり、それによって表示電極62の面積を大きく
することができなくなる。即ち、開口率が低下する欠点
があった。

更に、TFTの個数が増加することから、構造が複雑と
なり、オープン欠陥のみでなく、ショート欠陥も生じる
可能性が大きくなる。このようなショート欠陥が生じる
と、そのスキャンバスラインに沿ったライン欠陥となる
から、欠陥TFTを検出して切離す処理が必要となり、歩
留り向上の為の処理が複雑となり、コストアップの要因
となる欠点がある。

本発明は、冗長構成を経済的に実現することを目的と
するものである。

〔課題を解決するための手段〕

本発明のアクティブマトリクス型表示装置は、ゲート
接続対向マトリクス構成に於ける冗長TFTの個数を削減
できるようにしたものであり、第１図を参照して説明す
る。

一方の透明基板上に、ゲート等の制御端子1aと、ソー
ス，ドレイン等の被制御端子1b,1cとを有するTFT等のス
イッチング素子１と、表示電極２と、スイッチング素子
１の制御端子1aを接続したスキャンバスライン３とを設
け、他方の透明基板上に、スキャンバスライン３と直交
する方向に延長され、且つ表示電極２と対向するデータ
バスラインとしての電極４を一点鎖線で示すように設
け、スキャンバスライン３に平行の方向に配列された複
数個の表示電極２を表示電極群とし、この表示電極群内
の表示電極２間に、スイッチング素子１の一方と他方と
の被制御端子1b,1cを接続し、表示電極群の両端又は片
端に、スイッチング素子１の一方の被制御端子1bを接続
し、他方の被制御端子1cを隣接するスキャンバスライン
３に接続したものである。

〔作用〕

表示電極群の両端に於ける表示電極２についてのみ、
１表示電極に対して２個のスイッチング素子１が設けら
れることになるが、表示電極群内の表示電極２について
は、１表示電極に対して１個のスイッチング素子１が設
けられることになる。従って、２個の表示電極２により
表示電極群を構成した場合、従来では表示電極群対応に
４個のスイッチング素子を必要とするが、本発明に於い
ては、３個のスイッチング素子で済むことになり、更に
表示電極群を構成する表示電極２の個数を多くすれば、
冗長構成のスイッチング素子１の削減割合を大きくする
ことができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は本発明の一実施例の説明図であり、第１図と
同様に、２個の表示電極により表示電極群を構成した場
合の透明基板上のパターンの一例を示し、絶縁膜やシリ
コン膜等は図示を省略している。同図に於いて、11−1,
11−2,11−３はTFT、12−11,12−12は表示電極、13−1,
13−２はスキャンバスライン、G1,G2,G3はゲート、S1,S
2,S3はソース、D1,D2,D3はドレインである。

スキャンバスライン13−1,13−２と平行の方向に配列
された２個の表示電極12−11,12−12により表示電極群
を形成し、その表示電極群内の表示電極12−11,12−12
間にTFT11−２を設け、表示電極群の両端にTFT11−1,11
−３を設けたものであり、図示を省略した他方の透明基
板上には、スキャンバスライン13−1,13−２と直交する
方向に延長し、表示電極12−11,12−12と対向する共通
電極が設けられ、表示電極12−11,12−12と共通電極と
の間に液晶が封入され、表示素子が形成される。

又Ａ−Ａ′線に沿った断面図を第３図に示す。即ち、
14はガラス基板等の透明基板、15は絶縁膜、16はアモル
ファスシリコン膜であり、表示電極12−11,12−12は、I
TO等の透明金属により形成されている。

スキャンバスライン13−１に走査パルス電圧のVgonが
印加され、隣接するスキャンバスライン13−２にVgcが
印加された場合、TFT11−1,11−2,11−３がオン状態と
なり、表示電極12−11,12−12はスキャンバスライン13
−２の電位Vgcとなる。この時、例えば、TFT11−３がオ
ープン欠陥の場合、TFT11−1,11−２を介して表示電極1
2−11,12−12はスキャンバスライン13−２の電位Vgcと
なる。従って、画素欠陥を救済することができる。この
場合に、表示電極12−11,12−12間のTFT11−２の駆動能
力（面積）を大きくして、直列的に表示電極12−11,12
−12が接続されても、所望の速度で充電，放電が行われ
るように構成している。

又TFT11−２のゲート・ソース間又はゲート・ドレイ
ン間のショート欠陥があっても、スキャンバスライン13
−1,13−２間をショートするものではないので、ライン
欠陥となることはない。

又TFT11−1,11−３のショート欠陥については、例え
ば、ドレインD1,D3とスキャンバスライン13−２とを接
続する配線を高抵抗配線とすることにより、隣接スキャ
ンバスライン間がショート状態となることを防止できる
から、ライン欠陥を救済することができる。

第４図は本発明の実施例の製造方法の一例の説明図で
あり、（ａ）〜（ｆ）は製造工程の要部断面を示すもの
である。先ず、ガラス基板等の透明基板20上に、Ti膜を
1000Å蒸着した後ゲート21及びスキャンバスライン（図
示せず）等のパターンを形成する。次にCVD法等により
窒化シリコン膜（SiN）22を3000Å形成し、その上にア
モルファスシリコン膜23を1000Å形成し、その上に酸化
シリコン膜（SiO₂）24を1000Å形成する。この場合、真
空状態で連続成膜を行うものである。次にホトレジスト
25を塗布する。（ａ）はこの状態を示すものである。

次に、ゲート21をマスクとしてホトレジスト25に対す
る背面露光を行い、現像処理したホトレジスト25aをマ
スクとして、酸化シリコン膜24aを形成するパターニン
グを行う。（ｂ）はこの状態を示すものである。

次に全面に燐（Ｐ）をドープしたアモルファスシリコ
ン膜を300Å形成し、その上にTi膜を1000Å形成し、そ
の上にAl膜を形成した電極層26を設け、ホトレジスト25
aを用いたリフトオフ法により一部の電極層26を除去す
る。（ｃ）はこの状態を示すものである。

次にTFTのソース，ドレインの外形を決める分離パタ
ーニングを行い、（ｄ）に示すように、ゲート21と、窒
化シリコン膜からなる絶縁膜22aと、アモルファスシリ
コン膜23aと、酸化シリコン膜24aと、ソース26aと、ド
レイン26bとからなるTFTが形成される。

次にホトレジストを塗布し、表示電極を形成する為の
露光，現像を行い、（ｅ）に示すように、残存したホト
レジスト27を含む全面に、透明金属膜（ITO）28を2000
Å形成し、リフトオフ法によりパターニングを行う。そ
れによって、（ｆ）に示すように、TFTのソース26aに接
続された表示電極28aが形成される。又ドレイン26bは、
図示を省略したスキャンバスラインと、電極層26の一部
或いは透明金属膜28の一部により接続される。

前述のような工程により、第３図に示す構成のTFT11
−1,11−2,11−３を容易に製作することができる。

第５図は本発明の他の実施例の説明図であり、スキャ
ンバスライン33−1,33−2,・・・と平行の方向に配列さ
れた３個の表示電極32−11,32−12,32−13により表示電
極群を形成し、同様に、表示電極32−21,32−22,32−23
により表示電極群を形成し、表示電極群内の表示電極32
−11,32−12,32−13に於いては、スキャンバスライン33
−１にゲートが接続されたTFT31−2,31−３のソース，
ドレインを隣接する表示電極32−11,32−12,32−13にそ
れぞれ接続し、表示電極群の両端のTFT31−1,31−４の
ソースを表示電極32−11,32−13に接続し、ドレインを
隣接表示電極群の両端のTFTのドレインと共通に、隣接
スキャンバスライン33−２に接続する。

このような冗長構成に於いて、例えば、TFT31−４が
オープン欠陥となった場合は、TFT31−１→表示電極32
−11→TFT31−２→表示電極32−12→TFT31−３→表示電
極32−13の経路で、各表示電極32−11〜32−13にスキャ
ンバスライン33−２の電位が加えられる。従って、画素
欠陥を救済することができる。

又表示電極群内の例えばTFT31−３がオープン欠陥と
なった場合は、TFT31−１→表示電極32−11→TFT31−２
→表示電極32−12の経路と、TFT31−４→表示電極32−1
3の経路とによって、各表示電極32−11〜32−13にスキ
ャンバスライン33−２の電位が加えられることになる。

前述の実施例に於いては、表示電極群を構成する表示
電極数を２又は３とした場合を示すが、更に多数の表示
電極数で表示電極群を構成することも可能である。又TF
Tは逆スタガ型とした場合を示すが、スタガ型やコプレ
ナ型等の構成を用いることもできる。又TFTとして、ア
モルファスシリコン膜を用いて構成した場合を示すが、
半導体膜として、多結晶シリコン，セレン化カドミウム
（CdSe），テルル（Te）等を用いて構成することもでき
る。

〔発明の効果〕

以上説明したように、本発明は、ゲート接続対向マト
リクス構成のアクティブマトリクス型表示装置に於い
て、スキャンバスライン３に平行の方向に配列された複
数個の表示電極２を表示電極群とし、その表示電極群内
の表示電極２間に、TFT等のスイッチング素子１のソー
ス，ドレイン等の被制御端子1b,1cを接続し、その表示
電極群の両端又は片端に、TFT等のスイッチング素子１
のソース等の一方の被制御端子1bを接続し、ドレイン等
の他方の被制御端子1cを隣接するスキャンバスライン３
に接続したものであり、表示電極群を構成する表示電極
２数に＋１した個数のスイッチング素子１を設けて冗長
構成したことになり、表示電極対応に２個のスイッチン
グ素子に設けた従来例に比較して、スイッチング素子数
を少なくすることができる。

従って、構成の複雑化によるショート欠陥やオープン
欠陥の発生数の増加がなく、又開口率を低下させずに、
欠陥救済を可能の冗長構成とすることができるから、経
済的に表示容量の大きいアクティブマトリクス型表示装
置を提供できる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例の説明図、第３図は第２図のＡ−Ａ′線に沿った断面
図、第４図（ａ）〜（ｆ）は本発明の実施例の要部の製
造方法の説明図、第５図は本発明の他の実施例の説明
図、第６図は従来例の説明図、第７図は従来例の分解斜
視図、第８図は従来例の動作説明図、第９図は従来例の
冗長構成の説明図である。 １はスイッチング素子、1aは制御端子、1b,1cは被制御
端子、２は表示電極、３はスキャンバスライン、４はデ
ータバスラインとしての電極、11−１〜11−３はTFT、G
1〜G3はゲート、S1〜S3はソース、D1〜D3はドレイン、1
2−11,12−12は表示電極、13−1,13−２はスキャンバス
ラインである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川井 悟 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 那須 安宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−215590（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一方の透明基板上に、制御端子（1a）と被
   制御端子（1b,1c）とを有するスイッチング素子（１）
   と、表示電極（２）と、前記スイッチング素子（１）の
   制御端子（1a）を接続したスキャンバスライン（３）と
   を設け、他方の透明基板上に、前記スキャンバスライン
   （３）と直交する方向に延長され、前記表示電極（２）
   と対向するデータバスラインとしての電極（４）を設
   け、 前記スキャンバスライン（３）に平行の方向に配列され
   た複数個の表示電極（２）を表示電極群とし、該表示電
   極群内の表示電極（２）間に、スイッチング素子（１）
   の一方と他方との被制御端子（1b,1c）を接続し、該表
   示電極群の両端又は片端にスイッチング素子（１）の一
   方の被制御端子（1b）を接続し、且つ該スイッチング素
   子（１）の他方の被制御端子（1c）を隣接するスキャン
   バスライン（３）に接続した ことを特徴とするアクティブマトリクス型表示装置。