JP2689452B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置に関し、特に情報処理装置の記憶装
置に関する。

〔従来の技術〕

従来の記憶装置には、ブロック転送を行える記憶装置
と、インタリーブ転送を行える記憶装置とがある。

第４図はブロック転送が行える従来の記憶装置の一例
を示すブロック図である。

第４図において、起動回路41は、読出しか書込みかを
指示するコマンド並びにそのコマンド用のアドレスおよ
びデータ長を指定するアクセス要求信号R41を受けて、
指定されたバンクのアクセス動作を起動する起動要求信
号を出力する。

また、アドレス発生回路42は、起動回路41からの起動
要求信号を受けて、指定されたアドレスから順々に、指
定されたデータ長の最後のアドレスに至るまで、データ
アクセス単位であるかワードごとにそれぞれのアドレス
を選択する信号を発生して、それらを４個のデータアク
セス単位行ごとのアドレス選択信号A40,A41,A42,A43と
して振分けて出力する。

第５図はブロック転送が行える従来の記憶装置の動作
を示すタイミング図である。

第５図において、クロックに同期して、アドレス発生
回路42のアドレス選択信号A40,A41,A42,A43が、それぞ
れのデータアクセス単位行ごとにワードアドレスｉの位
置を指定して、続いて記憶素子行列43に送られる。

一方、記憶素子行列43は、４個のデータアクセス単位
行にそれぞれＮ個のワードを有しているので、アドレス
発生回路42のアドレス選択信号A40,A41,A42,A43と書込
みのときには書込みデータW41とを受けて、それぞれ順
々に指定のワードを選択し、選択されたワードにコマン
ドで指示された読出しまたは書込みのアクセス動作を実
行することにより、指示されたデータ長のブロック転送
を行うことができる。

読出しのときには読出し選択回路44は、記憶素子行列
43からワードごとに順々に、４個のデータアクセス単位
行のそれぞれに読出された読出しデータD40,D41,D42,D4
3を、アドレス発生回路42のアドレス選択信号A40,A41,A
42,A43で選択して受取り、それらを合わせて総合読出し
データD44として出力する。

第４図の各データアクセス単位行のワードアドレスｉ
の位置のデータb_i,b_i+1,b_i+2,b_i+3が、第５図に示すよ
うに、それぞれ読出しデータD40,D41,D42,D43に読出さ
れ、これらを合わせた総合読出しデータD44の出力のデ
ータb_i b_i+1 b_i+2 b_i+3となる。

しかし、第４図に示す従来の記憶装置は、１個の起動
回路および１個のアドレス発生回路から、同時には１個
のワードのアドレス選択しかできないので、並行して複
数個のデータアクセス単位のアドレス選択を必要とする
高速のインタリーブ転送を行うことができない。

第６図は第４図の従来の記憶装置におけるインタリー
ブ転送の動作を示すタイミング図である。第４図に示す
従来の記憶装置は、インタリーブ転送では、第６図に示
すように、次々のワードが直前とは異なるそれぞれのア
ドレスA40,A41,A42,A43,……から選択されるので、アド
レスA40,A41,A42,……による記憶素子行列43の動作を終
了するまでのそれぞれの動作時間ｔを待って次のアドレ
スA41,A42,A43,……による動作を開始する。このため、
読出しデータb_i,b_j,b_k,b_l,……は、動作時間ｔの間隔で
読出されることになり、高速のインタリーブ転送は実行
できないこととなる。

また、インタリーブ転送を行える従来の記憶装置の一
例は、第４図において、データアクセス単位行ごとに、
それぞれ別個の起動回路およびアドレス発生回路を設け
て、４個のデータアクセス単位行を独立に並行してアド
レス選択できるようにした記憶装置である。

この記憶装置は、所定の短い時間間隔で並行して４個
までのデータアクセス単位行にそれぞれ有するワードに
アドレス選択を行えば、その４個までのワードに関する
インタリーブ転送を行うことができる。

しかし、この場合には、リクエストの送り側でアドレ
ス選択毎にアドレスやコマンドを出力する処理を行わね
ばならず、アドレスやコマンドの出力をバスで行ってい
る場合にはバスのトラフィックが増えてしまうととも
に、アドレスが連続する次のワードが異なるアドレス発
生回路からアドレス選択されることとなるので、１個の
アドレス発生回路から順々に連続するアドレスを選択す
ることができないため、連続アドレスの継続した選択が
必要であるブロック転送は実行できないこととなる。

〔発明が解決しようとする問題点〕

上述したブロック転送が行える従来の記憶装置は、連
続していないアドレスを有する多くのデータのアクセス
を行う場合に、同時には１個のデータアクセス単位のア
ドレス選択しかできないので、一つ一つのアクセスサイ
クルが終了しないと次のアクセス動作が開始できず、処
理速度が著しく低下するという問題点がある。

一方、上述したインタリーブ転送を行える従来の記憶
装置は、連続するアドレスを有するデータのアクセスを
行う場合にも、連続していないアドレスを有するデータ
と同様に、一つ一つ個別にアドレスを発生させてアクセ
ス動作を行わねばならず、連続するアドレスが多いデー
タに関するアクセスを行う場合に、やはり処理速度が低
下するという問題点がある。

本発明の目的は、ブロック転送が行えて、しかもイン
タリーブ転送を行える記憶装置を提供することである。

〔問題点を解決するための手段〕 本発明の記憶装置は、 （Ａ）読出しか書込みかを指示するコマンド並びにその
コマンド用のバンク，アドレスおよびデータ長を指定す
るアクセス要求信号を受けて、指定されたバンクのアク
セス動作を起動する起動要求信号を出力するとともに、
指定されたアドレスおよびデータ長が次のバンクにまで
またがるときには、所定の時間間隔で次のバンクのため
の読出しか書込みかを指示するコマンド並びにそのコマ
ンド用の次のバンク，続くアドレスおよび残りのデータ
長を指定したアクセス要求信号を送出するバンクごとに
設けた並行に動作できる起動回路、 （Ｂ）前記起動回路からの起動要求信号を受けて、指定
されたバンク内で指定されたアドレスから順々に、その
バンクの境界のアドレスまたは指定されたデータ長の最
後のアドレスに至るまで、データアクセス単位ごとにア
ドレス選択信号を発生するバンクごとのアドレス発生回
路、 （Ｃ）Ｌ個のバンクごとにそれぞれＭ個を有するデータ
アクセス単位行にそれぞれＮ個のデータアクセス単位を
有するとともに、前記アドレス発生回路のアドレス選択
信号と書込みのときには書込みデータとを受けて、順々
にデータアクセス単位を選択し、選択されたデータアク
セス単位にコマンドで指示された読出しまたは書込みの
アクセス動作を実行することにより、与えられるコマン
ドに従ってブロック転送またはインタリーブ転送を行う
記憶素子行列、 （Ｄ）前記記憶素子行列からデータアクセス単位ごとに
順々に、Ｌ個のバンクごとにそれぞれＭ個を有するデー
タアクセス単位行のそれぞれに読出された読出しデータ
を、前記アドレス発生回路のアドレス選択信号で選択し
て受取り、それらを合わせて総合読出しデータとして出
力する読出し選択回路、 を備えて構成されている。

〔実施例〕

次に本発明の実施例について図面を参照して説明す
る。

第１図は本発明の記憶装置の一実施例を示すブロック
図である。

第１図において、バンク0,バンク１にそれぞれ設けた
並行に動作できる起動回路１−0,1−１は、読出しか書
込みかを指示するコマンド並びにそのコマンド用のバン
ク，アドレスおよびデータ長を指定するアクセス要求信
号R1を受けて、指定されたバンク０またはバンク１のア
クセス動作を起動する起動要求信号S0,S1を出力すると
ともに、指定されたアドレスおよびデータ長が次のバン
ク１またはバンク０にまでまたがるときには、所定の時
間間隔で次のバンク１またはバンク０のための読出しか
書込みかを指示するコマンド並びにそのコマンド用の次
のバンク，続くアドレスおよび残りのデータ長を指定し
たアクセス要求信号R2,R3を送出する。

また、バンク0,バンク１ごとのアドレス発生回路２−
0,2−１は、起動回路１−0,1−１からの起動要求信号S
0,S1を受けて、指定されたバンク内で指定されたアドレ
スから順々に、そのバンクの境界のアドレスまたは指定
されたデータ長の最後のアドレスに至るまで、データア
クセス単位であるワードごとにそれぞれのアドレスを選
択する信号を発生して、それらを４個のデータアクセス
単位行ごとのアドレス選択信号A0,A1,A2,A3としてそれ
ぞれ振分けて出力する。

第２図は本実施例の記憶装置におけるブロック転送の
動作を示すタイミング図である。また、第３図は本実施
例の記憶装置におけるインタリーブ転送の動作を示すタ
イミング図である。

第２図および第３図において、クロックに同期して、
アドレス発生回路２−０のアドレス選択信号A0,A1が、
それぞれのデータアクセス単位行ごとにワードアドレス
ｉの位置を指定して、続いて記憶素子行列３に送られ
る。

続いて、第２図では、アドレス発生回路２−１のアド
レス選択信号A2,A3が、それぞれのデータアクセス単位
行ごとにワードアドレスｉの位置を指定して、続いて記
憶素子行列３に送られる場合を示しているが、第３図で
は、アドレス発生回路２−１のアドレス選択信号A2,A3
が、それぞれのデータアクセス単位行ごとにワードアド
レスｊの位置を指定して、続いて記憶素子行列３に送ら
れる場合を示している。

一方、記憶素子行列３は、Ｌが2,Mが２であり、２個
のバンクごとにそれぞれ２個のデータアクセス単位行に
それぞれＮ個のデータアクセス単位を有するとともに、
アドレス発生回路２−0,2−１のアドレス選択信号A0,A
1,A2,A3と書込みのときには書込みデータW1とを受け
て、順々にワードを選択し、選択されたワードにコマン
ドで指示された読出しまたは書込みのアクセス動作を実
行することにより、与えられるコマンドに従ってブロッ
ク転送またはインタリーブ転送を行うことができる。

読出しのときには読出し選択回路４は、記憶素子行列
３からワードごとに順々に、２個のバンクごとにそれぞ
れ２個を有するデータアクセス単位行のそれぞれに読出
された読出しデータD0,D1,D2,D3を、アドレス発生回路
２−0,2−１のアドレス選択信号A0,A1,A2,A3で選択して
受取り、それらを合わせて総合読出しデータD4として出
力する。

第２図では、第１図の各データアクセス単位行のワー
ドアドレスｉの位置にあるバンクにまたがったデータ
b_i,b_i+1,b_i+2,b_i+3が、それぞれ読出しデータD0,D1,D2,
D3に読出され、これらを合わせた総合読出しデータD4の
出力は連続した高速の読出しデータb_i b_i+1 b_i+2 b_i+3
となる。

一方、第３図では、第１図のバンク０にある各データ
アクセス単位行のワードアドレスｉの位置にあるデータ
b_i,b_i+1が、それぞれ読出しデータD0,D1に読出され、バ
ンク１にある各データアクセス単位行のワードアドレス
ｊの位置にあるデータb_j,b_j+1が、それぞれ読出しデー
タD2,D3に読出されて、これらを合わせた総合読出しデ
ータD4の出力は連続した高速の読出しデータb_i b_i+1 b_j
b_j+1となる。

以上のべたように、本実施例の記憶装置は、アクセス
要求信号の内容により、ブロック転送を高速に行うこと
も、インタリーブ転送を高速に行うこともできる。

〔発明の効果〕

以上説明したように、本発明の記憶装置は、ブロック
転送が行えて、しかもインタリーブ転送を行えるので、
連続するアドレスを有するデータも、連続していないア
ドレスを有するデータも高い処理速度で動作することが
できるという効果を有している。

【図面の簡単な説明】

第１図は本発明の記憶装置の一実施例を示すブロック
図、第２図は本実施例の記憶装置におけるブロック転送
の動作を示すタイミング図、第３図は本実施例の記憶装
置におけるインタリーブ転送の動作を示すタイミング
図、第４図はブロック転送が行える従来の記憶装置の一
例を示すブロック図、第５図はブロック転送が行える従
来の記憶装置の動作を示すタイミング図、第６図は第４
図の従来の記憶装置におけるインタリーブ転送の動作を
示すタイミング図である。 １−0,1−１……起動回路、２−0,2−１……アドレス発
生回路、３……記憶素子行列、４……読出し選択回路、
41……起動回路、42……アドレス発生回路、43……記憶
素子行列、44……読出し選択回路、A0,A1,A2,A3,A40,A4
1,A42,A43……アドレス選択信号、D0,D1,D2,D3,D40,D4
1,D42,D43……読出しデータ、D4,D44……総合読出しデ
ータ、R1,R2,R3,R41……アクセス要求信号、S0,S1……
起動要求信号、W1,W41……書込みデータ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】（Ａ）読出しか書込みかを指示するコマン
   ド並びにそのコマンド用のバンク，アドレスおよびデー
   タ長を指定するアクセス要求信号を受けて、指定された
   バンクのアクセス動作を起動する起動要求信号を出力す
   るとともに、指定されたアドレスおよびデータ長が次の
   バンクにまでまたがるときには、所定の時間間隔で次の
   バンクのための読出しか書込みかを指示するコマンド並
   びにそのコマンド用の次のバンク，続くアドレスおよび
   残りのデータ長を指定したアクセス要求信号を送出する
   バンクごとに設けた並行に動作できる起動回路、 （Ｂ）前記起動回路からの起動要求信号を受けて、指定
   されたバンク内で指定されたアドレスから順々に、その
   バンクの境界のアドレスまたは指定されたデータ長の最
   後のアドレスに至るまで、データアクセス単位ごとにア
   ドレス選択信号を発生するバンクごとのアドレス発生回
   路、 （Ｃ）Ｌ個のバンクごとにそれぞれＭ個を有するデータ
   アクセス単位行にそれぞれＮ個のデータアクセス単位を
   有するとともに、前記アドレス発生回路のアドレス選択
   信号と書込みのときには書込みデータとを受けて、順々
   にデータアクセス単位を選択し、選択されたデータアク
   セス単位にコマンドで指示された読出しまたは書込みの
   アクセス動作を実行することにより、与えられるコマン
   ドに従ってブロック転送またはインタリーブ転送を行う
   記憶素子行列、 （Ｄ）前記記憶素子行列からデータアクセス単位ごとに
   順々に、Ｌ個のバンクごとにそれぞれＭ個を有するデー
   タアクセス単位行のそれぞれに読出された読出しデータ
   を、前記アドレス発生回路のアドレス選択信号で選択し
   て受取り、それらを合わせて総合読出しデータとして出
   力する読出し選択回路、 を備えることを特徴とする記憶装置。