JP2687010B2 - 半導体検査装置 - Google Patents
半導体検査装置Info
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- JP2687010B2 JP2687010B2 JP1095556A JP9555689A JP2687010B2 JP 2687010 B2 JP2687010 B2 JP 2687010B2 JP 1095556 A JP1095556 A JP 1095556A JP 9555689 A JP9555689 A JP 9555689A JP 2687010 B2 JP2687010 B2 JP 2687010B2
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、半導体検査装置に関する。
(従来の技術) 従来、半導体製造の工程では、モールド済みの半導体
素子の検査は、所謂ICハンドラによって行われている。
素子の検査は、所謂ICハンドラによって行われている。
(発明が解決しようとする課題) しかしながら、上記従来の技術では、狭いピッチで多
数の電極端子が形成された半導体テバイスの検査を高精
度で効率良く行うことが困難であるという問題があっ
た。
数の電極端子が形成された半導体テバイスの検査を高精
度で効率良く行うことが困難であるという問題があっ
た。
本発明はかかる従来の事情に対処してなされたもの
で、狭いピッチで多数の電極端子が形成された半導体デ
バイスの検査を高精度で効率良く行うことのできる半導
体検査装置を提供しようとするものである。
で、狭いピッチで多数の電極端子が形成された半導体デ
バイスの検査を高精度で効率良く行うことのできる半導
体検査装置を提供しようとするものである。
「発明の構成」 (課題を解決するための手段) すなわち本発明は、検査測定を行う半導体素子を多数
収容したトレーを多数棚積み積層する如く収容する昇降
自在の第1の収容部と、空トレーを一時保管する第2の
収容部と、検査の終了した半導体素子を多数収容したト
レーを多数棚積み積層する如く収容する昇降自在の第3
の収容部が略直線上に配列されたトレー収容部と、 前記第1乃至第3の収容部の配列方向及び上下方向に
移動自在とされ、当該第1乃至第3の収容部の間で前記
トレーを搬送するトレー移載機構と、 検査測定を行う前記半導体素子が載置されるプリアラ
イメントステージ及びプリアライメント用画像認識機構
を有するプリアライメント部と、 プリアライメントされた前記半導体素子をファインア
ライメントするためのファインアライメント用画像認識
機構と、 前記半導体素子のリードに対応した検査端子を有する
検査機構が配設された検査部と、 X−Y−Z−θ方向へ移動自在に構成され、載置され
た前記半導体素子のリードを、前記プリアライメント用
画像認識機構による画像情報に基づいてプリアライメン
トされ前記ファインアライメント用画像認識機構による
画像情報に基づいてファインアライメントされた状態
で、前記検査端子に接触させる測定ステージと、 検査の終了した前記半導体素子が一時載置されるアン
ロードステージと、 前記第1の収容部の最上部に配置された前記トレーか
ら検査測定を行う前記半導体素子を前記プリアライメン
トステージに順次搬送する搬入機構と、 前記プリアライメントステージから前記測定ステージ
に検査測定を行う前記半導体素子を移載すると共に、前
記測定ステージから前記アンロードステージに検査の終
了した前記半導体素子を移載する移載機構と、 前記アンロードステージに載置された前記半導体素子
を前記第3の収容部の最上部に配置された前記トレーに
順次搬送する搬出機構と を具備したことを特徴とする。
収容したトレーを多数棚積み積層する如く収容する昇降
自在の第1の収容部と、空トレーを一時保管する第2の
収容部と、検査の終了した半導体素子を多数収容したト
レーを多数棚積み積層する如く収容する昇降自在の第3
の収容部が略直線上に配列されたトレー収容部と、 前記第1乃至第3の収容部の配列方向及び上下方向に
移動自在とされ、当該第1乃至第3の収容部の間で前記
トレーを搬送するトレー移載機構と、 検査測定を行う前記半導体素子が載置されるプリアラ
イメントステージ及びプリアライメント用画像認識機構
を有するプリアライメント部と、 プリアライメントされた前記半導体素子をファインア
ライメントするためのファインアライメント用画像認識
機構と、 前記半導体素子のリードに対応した検査端子を有する
検査機構が配設された検査部と、 X−Y−Z−θ方向へ移動自在に構成され、載置され
た前記半導体素子のリードを、前記プリアライメント用
画像認識機構による画像情報に基づいてプリアライメン
トされ前記ファインアライメント用画像認識機構による
画像情報に基づいてファインアライメントされた状態
で、前記検査端子に接触させる測定ステージと、 検査の終了した前記半導体素子が一時載置されるアン
ロードステージと、 前記第1の収容部の最上部に配置された前記トレーか
ら検査測定を行う前記半導体素子を前記プリアライメン
トステージに順次搬送する搬入機構と、 前記プリアライメントステージから前記測定ステージ
に検査測定を行う前記半導体素子を移載すると共に、前
記測定ステージから前記アンロードステージに検査の終
了した前記半導体素子を移載する移載機構と、 前記アンロードステージに載置された前記半導体素子
を前記第3の収容部の最上部に配置された前記トレーに
順次搬送する搬出機構と を具備したことを特徴とする。
(作 用) 上記構成の本発明の半導体検査装置では、狭いピッチ
で多数の電極端子が形成された半導体テバイスの検査を
高精度で効率良く行うことができる。
で多数の電極端子が形成された半導体テバイスの検査を
高精度で効率良く行うことができる。
(実施例) 以下、本発明をモールド済みの半導体素子の電気的な
検査を行う半導体検査装置に適用した一実施例について
図面を参照して説明する。
検査を行う半導体検査装置に適用した一実施例について
図面を参照して説明する。
この実施例の半導体検査装置は、ローダー系1と、測
定ステージ系2とから構成されており、これらは、防振
機能を有する複数の接続部材3によって接続されてい
る。
定ステージ系2とから構成されており、これらは、防振
機能を有する複数の接続部材3によって接続されてい
る。
上記ローダー系1には、検査測定を行う半導体素子
(以下、チップと呼ぶ)4を多数収容したトレー5を多
数棚積み積層する如く収容する昇降自在のセンダー機構
6、空トレーを一時保管するトレーバッファ機構7、検
査の終了したチップ4を収容したトレー5を多数棚積み
積層する如く収容する昇降自在のレシーバ機構8が、図
示矢印Y方向に沿って直線上に設けられている。また、
これらの機構6、7、8の上部に設けられた基台9に
は、この基台9の長手方向(Y方向)および上下方向
(Z方向)に移動してトレー5を搬送可能に構成された
トレー移載機構10が配設されている。
(以下、チップと呼ぶ)4を多数収容したトレー5を多
数棚積み積層する如く収容する昇降自在のセンダー機構
6、空トレーを一時保管するトレーバッファ機構7、検
査の終了したチップ4を収容したトレー5を多数棚積み
積層する如く収容する昇降自在のレシーバ機構8が、図
示矢印Y方向に沿って直線上に設けられている。また、
これらの機構6、7、8の上部に設けられた基台9に
は、この基台9の長手方向(Y方向)および上下方向
(Z方向)に移動してトレー5を搬送可能に構成された
トレー移載機構10が配設されている。
また、基台9のセンダー機構6側端部には、センダー
機構6の最上段に棚積みされたトレー5から一つずつチ
ップ4を保持してプリアライメントステージ11へ搬送す
るチップ搬入機構12が設けられており、一方基台9のレ
シーバ機構8側端部には、アンロードステージ13上に設
けられた検査の終了したチップ4を保持してレシーバ機
構8の最上段に棚積みされたトレー5へ搬送するチップ
搬出機構14が設けられている。
機構6の最上段に棚積みされたトレー5から一つずつチ
ップ4を保持してプリアライメントステージ11へ搬送す
るチップ搬入機構12が設けられており、一方基台9のレ
シーバ機構8側端部には、アンロードステージ13上に設
けられた検査の終了したチップ4を保持してレシーバ機
構8の最上段に棚積みされたトレー5へ搬送するチップ
搬出機構14が設けられている。
これらチップ搬入機構12およびチップ搬出機構14は、
夫々、Y方向へ突出した搬送腕15をX−Z方向に移動さ
せるための例えばLMガイドとボールスクリュー等から構
成されるX−Zステージ16と、搬送腕15の側面にY方向
に対して移動自在に設けられチップ4を真空チャックに
より吸着保持する保持部17とから構成されている。
夫々、Y方向へ突出した搬送腕15をX−Z方向に移動さ
せるための例えばLMガイドとボールスクリュー等から構
成されるX−Zステージ16と、搬送腕15の側面にY方向
に対して移動自在に設けられチップ4を真空チャックに
より吸着保持する保持部17とから構成されている。
さらに、上記基台9の測定ステージ系2側には、チッ
プ4を真空チャックにより吸着保持する保持部18a、18b
が所定の間隔をおいて2個設けられ、Y−Z方向に移動
してチップ4を搬送可能に構成されたダブル移載機構18
が配設されている。
プ4を真空チャックにより吸着保持する保持部18a、18b
が所定の間隔をおいて2個設けられ、Y−Z方向に移動
してチップ4を搬送可能に構成されたダブル移載機構18
が配設されている。
また、測定ステージ系2は、チップ4を載置され、X
−Y−Z−θ方向に移動可能に構成された測定ステージ
19と、チップ4のリードに合せて多数の検査端子を設け
られたコンタクタ(図示せず)が固定される検査部20が
設けられている。
−Y−Z−θ方向に移動可能に構成された測定ステージ
19と、チップ4のリードに合せて多数の検査端子を設け
られたコンタクタ(図示せず)が固定される検査部20が
設けられている。
ここで、上述したチップ搬入機構12の保持部17および
ダブル移載機構18の保持部18a、18bの先端部には、例え
ば第2図に示すように、中央部に真空排気路30を穿設さ
れた円柱状部材31が設けられている。また、この円柱状
部材31先端面32には、環状の溝33が形成されており、こ
の溝33には柔軟な部材からなるOリング34が設けられ、
真空排気路30により真空排気しながらこのOリング34
を、チップ4の上面に押圧することにより、チップ4を
吸着保持するよう構成されている。
ダブル移載機構18の保持部18a、18bの先端部には、例え
ば第2図に示すように、中央部に真空排気路30を穿設さ
れた円柱状部材31が設けられている。また、この円柱状
部材31先端面32には、環状の溝33が形成されており、こ
の溝33には柔軟な部材からなるOリング34が設けられ、
真空排気路30により真空排気しながらこのOリング34
を、チップ4の上面に押圧することにより、チップ4を
吸着保持するよう構成されている。
そして、この実施例においては、上記保持部17に配置
されたOリング34は、チップ4と接触、摺動することに
より、このチップ4を静電的に正に帯電させる材質、例
えばシリコーンゴムから構成されている。一方、上記保
持部18a、18bに配置されたOリング34は、チップ4と接
触、摺動することにより、このチップ4を静電的に負に
帯電させる材質、例えばニトリルブタジエンゴム(NB
R)から構成されている。
されたOリング34は、チップ4と接触、摺動することに
より、このチップ4を静電的に正に帯電させる材質、例
えばシリコーンゴムから構成されている。一方、上記保
持部18a、18bに配置されたOリング34は、チップ4と接
触、摺動することにより、このチップ4を静電的に負に
帯電させる材質、例えばニトリルブタジエンゴム(NB
R)から構成されている。
上記構成のこの実施例の半導体検査装置では、まず、
チップ搬入機構12の保持部17で、トレー5上のチップ4
を吸着保持し、プリアライメントステージ11上に搬送移
載する。
チップ搬入機構12の保持部17で、トレー5上のチップ4
を吸着保持し、プリアライメントステージ11上に搬送移
載する。
なお、この時、チップ4は、保持部17に設けられたシ
リコーンゴムからなるOリング34と接触することによ
り、数十ないし数百ボルト程度の正の静電気を帯びる。
リコーンゴムからなるOリング34と接触することによ
り、数十ないし数百ボルト程度の正の静電気を帯びる。
次に、プリアライメントステージ11上に設けられたプ
リアライメント用画像認識機構21によりチップ4の画像
を撮像して正規の基準位置とのずれ量を検出する。
リアライメント用画像認識機構21によりチップ4の画像
を撮像して正規の基準位置とのずれ量を検出する。
この後、ダブル移載機構18の一方のチップ保持部18a
にてプリアライメントステージ11上のチップ4を吸着保
持し、測定ステージ19上へと搬送移載するとともに、ダ
ブル移載機構18の他方のチップ保持部18bにて測定ステ
ージ19上の検査終了済みチップ4をアンロードステージ
13上へ搬送移載する。この時、測定ステージ19は予め所
定の受渡し位置すなわち基台9の中央下部にて待機して
いるが、上記プリアライメント用画像認識機構21により
チップ4の位置ずれが検出された場合には、この位置ず
れ情報に基づいて、チップ4が測定ステージ19の予め定
められた基準位置上に載置されるように位置ずれ分移動
補正して待機している。
にてプリアライメントステージ11上のチップ4を吸着保
持し、測定ステージ19上へと搬送移載するとともに、ダ
ブル移載機構18の他方のチップ保持部18bにて測定ステ
ージ19上の検査終了済みチップ4をアンロードステージ
13上へ搬送移載する。この時、測定ステージ19は予め所
定の受渡し位置すなわち基台9の中央下部にて待機して
いるが、上記プリアライメント用画像認識機構21により
チップ4の位置ずれが検出された場合には、この位置ず
れ情報に基づいて、チップ4が測定ステージ19の予め定
められた基準位置上に載置されるように位置ずれ分移動
補正して待機している。
なお、この時、プリアライメントステージ11上から測
定ステージ19へ移載されるチップ4には、保持部18aに
設けられたNBRからなるOリング34と接触することによ
り、負の電荷が与えられ、保持部17との接触によって生
じた正の電荷が中和されてほぼ帯電量がゼロとなる。
定ステージ19へ移載されるチップ4には、保持部18aに
設けられたNBRからなるOリング34と接触することによ
り、負の電荷が与えられ、保持部17との接触によって生
じた正の電荷が中和されてほぼ帯電量がゼロとなる。
この後、ファインアライメント用画像認識機構22によ
って測定ステージ19上のチップ4を撮像し、例えばチッ
プ4のリードの位置の所定位置からのずれを認識する。
って測定ステージ19上のチップ4を撮像し、例えばチッ
プ4のリードの位置の所定位置からのずれを認識する。
しかる後、測定ステージ19を、検査部20に移動させ、
上記ファインアライメント用画像認識機構22によって認
識されたずれに応じて測定ステージ19の位置調整を行っ
た状態で測定ステージ19を上昇させ、検査部20に固定さ
れたコンタクタの検査端子にチップ4のリード列を接触
させ、電気的な導通を得て図示しないテスタによってチ
ップ4の検査を行う。
上記ファインアライメント用画像認識機構22によって認
識されたずれに応じて測定ステージ19の位置調整を行っ
た状態で測定ステージ19を上昇させ、検査部20に固定さ
れたコンタクタの検査端子にチップ4のリード列を接触
させ、電気的な導通を得て図示しないテスタによってチ
ップ4の検査を行う。
検査終了後は、測定ステージ19を再び移載位置まで移
動させて、ここで、ダブル移載機構18の一方のチップ保
持部18bにて測定ステージ19上の検査済みチップ4を保
持し、アンロードステージ13上へ搬送移載するととも
に、他方のチップ保持部18aにてプリアライメントステ
ージ11上の次のチップ4を吸着保持し、測定ステージ19
上へ搬送移載する。
動させて、ここで、ダブル移載機構18の一方のチップ保
持部18bにて測定ステージ19上の検査済みチップ4を保
持し、アンロードステージ13上へ搬送移載するととも
に、他方のチップ保持部18aにてプリアライメントステ
ージ11上の次のチップ4を吸着保持し、測定ステージ19
上へ搬送移載する。
そして、アンロードステージ13上の検査済みチップ4
は、チップ搬出機構14によって、レシーバ機構8のトレ
ー5に移動するが、このとき、検査により不良と判定さ
れたチップ4は、チップ搬出機構14の搬送経路の下方に
配置された不良品収容箱23内に落とされる。
は、チップ搬出機構14によって、レシーバ機構8のトレ
ー5に移動するが、このとき、検査により不良と判定さ
れたチップ4は、チップ搬出機構14の搬送経路の下方に
配置された不良品収容箱23内に落とされる。
上述した一連の動作を繰返すことにより、センダー機
構6のトレー5に収容されたチップ4が順次検査されて
レシーバ機構8のトレー5へと収容される。
構6のトレー5に収容されたチップ4が順次検査されて
レシーバ機構8のトレー5へと収容される。
また、センダー機構6のトレー5上のチップ4が全て
取り出されると、トレー移載機構10によりこの空トレー
5を保持搬送し、トレーバッファ機構7上にて待機す
る。そして、レシーバ機構8のトレー5がチップ4を満
載した状態となると、この空トレー5をレシーバ機構8
のチップ4を満載したトレー5上に載置する。ここで、
不良のチップ4が多数存在し、レシーバ機構8のトレー
5がチップ4を満載した状態となる前にセンダー機構6
のトレー5が空となった場合は、トレー移載機構10は、
トレーバッファ機構7内に空トレー5を落下させて、セ
ンダー機構6の空トレー5を保持搬送し、トレーバッフ
ァ機構7上にて待機する。
取り出されると、トレー移載機構10によりこの空トレー
5を保持搬送し、トレーバッファ機構7上にて待機す
る。そして、レシーバ機構8のトレー5がチップ4を満
載した状態となると、この空トレー5をレシーバ機構8
のチップ4を満載したトレー5上に載置する。ここで、
不良のチップ4が多数存在し、レシーバ機構8のトレー
5がチップ4を満載した状態となる前にセンダー機構6
のトレー5が空となった場合は、トレー移載機構10は、
トレーバッファ機構7内に空トレー5を落下させて、セ
ンダー機構6の空トレー5を保持搬送し、トレーバッフ
ァ機構7上にて待機する。
すなわち、この実施例の半導体検査装置では、チップ
4を、まず保持部17に配置された例えばシリコーンゴム
からOリング34に接触させ、この後、保持部18aに配置
された例えばNBRからなるOリング34に接触させるよう
構成されているので、チップ4保持部17との接触により
まず正に帯電し、この後、保持部18a接触により中和さ
れてほぼ帯電量がゼロの状態となって検査が実行される
ことになる。したがって、チップ4が静電気により破壊
されることを防止することができ、また、静電気の影響
を排除することにより、正確な検査測定を行うことがで
きる。
4を、まず保持部17に配置された例えばシリコーンゴム
からOリング34に接触させ、この後、保持部18aに配置
された例えばNBRからなるOリング34に接触させるよう
構成されているので、チップ4保持部17との接触により
まず正に帯電し、この後、保持部18a接触により中和さ
れてほぼ帯電量がゼロの状態となって検査が実行される
ことになる。したがって、チップ4が静電気により破壊
されることを防止することができ、また、静電気の影響
を排除することにより、正確な検査測定を行うことがで
きる。
なお、上記実施例では、保持部17にチップ4を正に帯
電させるOリング34を配置し、保持部18aにチップ4を
負に帯電させるOリング34を配置した例について説明し
たが、本発明はかかる実施例に限定されるものではな
く、例えば保持部17にチップ4を負に帯電させるOリン
グ34を配置し、保持部18aにチップ4を正に帯電させる
Oリング34を配置してもよく、またその材質および形状
はどのようなものを用いてもよい。また、例えば保持部
17、18a等にチップ4を正に帯電させる部材とチップ4
を負に帯電させる部材とを混在させて配置し、電荷を中
和するよう構成することもできる。
電させるOリング34を配置し、保持部18aにチップ4を
負に帯電させるOリング34を配置した例について説明し
たが、本発明はかかる実施例に限定されるものではな
く、例えば保持部17にチップ4を負に帯電させるOリン
グ34を配置し、保持部18aにチップ4を正に帯電させる
Oリング34を配置してもよく、またその材質および形状
はどのようなものを用いてもよい。また、例えば保持部
17、18a等にチップ4を正に帯電させる部材とチップ4
を負に帯電させる部材とを混在させて配置し、電荷を中
和するよう構成することもできる。
以上のようにこの実施例の半導体検査装置では、狭い
ピッチで多数の電極端子が形成された半導体テバイスで
あってもその検査を高精度で効率良く行うことができ
る。
ピッチで多数の電極端子が形成された半導体テバイスで
あってもその検査を高精度で効率良く行うことができ
る。
[発明の効果] 以上説明したように、本発明の半導体検査装置によれ
ば、狭いピッチで多数の電極端子が形成された半導体テ
バイスの検査を高精度で効率良く行うことができる。
ば、狭いピッチで多数の電極端子が形成された半導体テ
バイスの検査を高精度で効率良く行うことができる。
第1図は本発明の一実施例の半導体検査装置の構成を示
す平面図、第2図は第1図の半導体検査装置の保持部の
構成を示す断面図である。 1……ローダー系、2……測定ステージ系、3……接続
部材、4……チップ、5……トレー、6……センダー機
構、7……トレーバッファ機構、8……レシーバ機構、
9……基台、10……トレー搬送機構、11……プリアライ
メントステージ、12……チップ搬入機構、13……アンロ
ードステージ、14……チップ搬出機構、15……搬送腕、
16……X−Zステージ、17……保持部(シリコーンゴム
製Oリング付)、18……ダブル移載機構、18a、18b……
保持部(NBR製Oリング付)、19……測定ステージ、20
……測定部、21……プリアライメント用画像認識機構、
22……ファインアライメント用画像認識機構、23……不
良品収容箱。
す平面図、第2図は第1図の半導体検査装置の保持部の
構成を示す断面図である。 1……ローダー系、2……測定ステージ系、3……接続
部材、4……チップ、5……トレー、6……センダー機
構、7……トレーバッファ機構、8……レシーバ機構、
9……基台、10……トレー搬送機構、11……プリアライ
メントステージ、12……チップ搬入機構、13……アンロ
ードステージ、14……チップ搬出機構、15……搬送腕、
16……X−Zステージ、17……保持部(シリコーンゴム
製Oリング付)、18……ダブル移載機構、18a、18b……
保持部(NBR製Oリング付)、19……測定ステージ、20
……測定部、21……プリアライメント用画像認識機構、
22……ファインアライメント用画像認識機構、23……不
良品収容箱。
Claims (1)
- 【請求項1】検査測定を行う半導体素子を多数収容した
トレーを多数棚積み積層する如く収容する昇降自在の第
1の収容部と、空トレーを一時保管する第2の収容部
と、検査の終了した半導体素子を多数収容したトレーを
多数棚積み積層する如く収容する昇降自在の第3の収容
部が略直線上に配列されたトレー収容部と、 前記第1乃至第3の収容部の配列方向及び上下方向に移
動自在とされ、当該第1乃至第3の収容部の間で前記ト
レーを搬送するトレー移載機構と、 検査測定を行う前記半導体素子が載置されるプリアライ
メントステージ及びプリアライメント用画像認識機構を
有するプリアライメント部と、 プリアライメントされた前記半導体素子をファインアラ
イメントするためのファインアライメント用画像認識機
構と、 前記半導体素子のリードに対応した検査端子を有する検
査機構が配設された検査部と、 X−Y−Z−θ方向へ移動自在に構成され、載置された
前記半導体素子のリードを、前記プリアライメント用画
像認識機構による画像情報に基づいてプリアライメント
され前記ファインアライメント用画像認識機構による画
像情報に基づいてファインアライメントされた状態で、
前記検査端子に接触させる測定ステージと、 検査の終了した前記半導体素子が一時載置されるアンロ
ードステージと、 前記第1の収容部の最上部に配置された前記トレーから
検査測定を行う前記半導体素子を前記プリアライメント
ステージに順次搬送する搬入機構と、 前記プリアライメントステージから前記測定ステージに
検査測定を行う前記半導体素子を移載すると共に、前記
測定ステージから前記アンロードステージに検査の終了
した前記半導体素子を移載する移載機構と、 前記アンロードステージに載置された前記半導体素子を
前記第3の収容部の最上部に配置された前記トレーに順
次搬送する搬出機構と を具備したことを特徴とする半導体検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1095556A JP2687010B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1095556A JP2687010B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体検査装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02272744A JPH02272744A (ja) | 1990-11-07 |
JP2687010B2 true JP2687010B2 (ja) | 1997-12-08 |
Family
ID=14140857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1095556A Expired - Fee Related JP2687010B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体検査装置 |
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JP (1) | JP2687010B2 (ja) |
-
1989
- 1989-04-13 JP JP1095556A patent/JP2687010B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH02272744A (ja) | 1990-11-07 |
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