JP2685833B2 - Semiconductor memory device and method of manufacturing the same - Google Patents
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係
り、特にMOSFETやDRAM等におけるコンタクト構造に関す
る。The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly, to a contact structure in a MOSFET, a DRAM, or the like.
（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。(Prior Art) In recent years, with the advance of semiconductor technology, particularly the advance of microfabrication technology, the so-called MOS type DRAM has been rapidly advanced in integration and capacity.
この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。さらにトラ
ンジスタのゲート長が短くなり、トランジスタの信頼性
も問題となっている。With this high integration, the area of a capacitor for storing information (charge) has been reduced, and as a result, a memory error has been read out erroneously, or a memory error such as the destruction of the memory content due to α rays has become a problem. Has become. Further, the gate length of the transistor is shortened, and the reliability of the transistor is also a problem.
このような問題を解決し、高集積化、大容量化をはか
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。As one method for solving such a problem and achieving higher integration and higher capacity, a storage node formed of polycrystalline silicon or the like is formed on a silicon substrate to increase the area occupied by a capacitor. , Increase the capacitance of the capacitor,
Various methods have been proposed to increase the amount of accumulated charge.
その１つに、MOSキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。As one of them, a MOS capacitor is laminated on a memory cell region, and one electrode of the capacitor and one electrode of a switching transistor formed on a semiconductor substrate are electrically connected to each other, whereby a MOS capacitor is substantially formed. There is proposed a memory cell structure called a stacked memory cell in which the electrostatic capacity of the memory cell is increased.
この積層型メモリセルは、第３図（ａ）および第３図
（ｂ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜102によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソース・ドレ
イン領域104a,104bと、ソース・ドレイン領域104a,104b
間にゲート電極膜105を介してゲート電極106とを形成し
スイッチングトランジスタとしてのMOSFETを構成すると
共に、この上層にMOSFETのソース領域104aにコンタクト
するようにMOSFETのゲート電極106および隣接メモリセ
ルのMOSFETのゲート電極（ワード線）上に絶縁膜107を
介して形成された第１のキャパシタ電極110と、第２の
キャパシタ電極112によってキャパシタ絶縁膜111を挾み
キャパシタを形成してなるものである。As shown in FIGS. 3 (a) and 3 (b), this stacked type memory cell has one memory cell region which is element-isolated by an element isolation insulating film 102 formed in a p-type silicon substrate 101. Source / drain regions 104a and 104b and n-type diffusion layers and source / drain regions 104a and 104b
A gate electrode 106 is formed between them to form a MOSFET as a switching transistor, and the gate electrode 106 of the MOSFET and the MOSFET of the adjacent memory cell are formed on the upper layer so as to contact the source region 104a of the MOSFET. The first capacitor electrode 110 formed on the gate electrode (word line) via the insulating film 107 and the second capacitor electrode 112 sandwich the capacitor insulating film 111 to form a capacitor.
この積層型メモリセルは、次のようにして形成され
る。This stacked memory cell is formed as follows.
すなわち、この積層型メモリセルは、ｐ型のシリコン
基板101内に、ｎ−形拡散層からなるソース・ドレイン
領域104a,104bと、ソース・ドレイン領域104a,104b間に
ゲート絶縁膜105を介してゲート電極106とを形成しスイ
ッチングトランジスタとしてのMOSFETを形成する。That is, in this laminated memory cell, the p-type silicon substrate 101 is provided with the source / drain regions 104a and 104b made of n− type diffusion layers and the gate insulating film 105 between the source / drain regions 104a and 104b. A gate electrode 106 is formed to form a MOSFET as a switching transistor.
次いで、基板表面全体に絶縁膜107としての酸化シリ
コン膜を形成した後、ドレイン領域104bへのコンタクト
を行うためのストレージノードコンタクト108を形成
し、高濃度にドープされた多結晶シリコン層からなる第
１のキャパシタ電極110のパターンを形成する。Next, after forming a silicon oxide film as the insulating film 107 over the entire surface of the substrate, a storage node contact 108 for making contact with the drain region 104b is formed, and a fourth layer made of a highly doped polycrystalline silicon layer is formed. A pattern of one capacitor electrode 110 is formed.
そして、この第１のキャパシタ電極110上に酸化シリ
コン膜からなるキャパシタ絶縁膜111および、多結晶シ
リコン層を順次堆積する。Then, a capacitor insulating film 111 made of a silicon oxide film and a polycrystalline silicon layer are sequentially deposited on the first capacitor electrode 110.
この後、多結晶シリコン層内にリンなどのイオンをイ
オン注入し、所望の導電性を持つように高濃度にドープ
された多結晶シリコン層を形成する。After that, ions of phosphorus or the like are ion-implanted into the polycrystalline silicon layer to form a highly doped polycrystalline silicon layer having desired conductivity.
そして最後に、高濃度にドープされた多結晶シリコン
層をパターニングして、第２のキャパシタ電極112と第
１のキャパシタ電極110とによってキャパシタ絶縁膜111
を挾んだMOSキャパシタが形成され、MOSFETとMOSキャパ
シタとからなるメモリセルが得られる。And finally, the heavily doped polycrystalline silicon layer is patterned so that the capacitor insulating film 111 is formed by the second capacitor electrode 112 and the first capacitor electrode 110.
Is formed, and a memory cell comprising a MOSFET and a MOS capacitor is obtained.
このような構成では、ストレージノード電極を素子分
離領域の上まで拡大することができ、また、ストレージ
電極の段差を利用できることから、キャパシタ容量をプ
レーナ構造の数倍乃至数十倍に高めることができる。In such a configuration, the storage node electrode can be expanded to above the element isolation region, and the step of the storage electrode can be used, so that the capacitance of the capacitor can be increased several times to several tens times that of the planar structure. .
このような積層型キャパシタにおいて、キャパシタの
実質面積は、下層側に位置する第１のキャパシタ電極の
上面の面積と、パターン形成後の側面部分からなり、一
定の厚さの第１のキャパシタ電極を仮定した場合、メモ
リセルの占有面積の低下に伴い、側面部分の実質面積に
占める割合は大きくなる。In such a multilayer capacitor, the substantial area of the capacitor is composed of the area of the upper surface of the first capacitor electrode located on the lower layer side and the side surface portion after pattern formation, and the first capacitor electrode having a constant thickness is formed. Assuming that the area occupied by the memory cell decreases, the ratio of the side surface area to the actual area increases.
一方、第１のキャパシタ電極は通常3000Å程度以上の
膜厚を有しており、このパターン形成は、反応性イオン
エッチング等の異方性エッチングで行うのが望ましいと
されているが、異方性エッチングを用いた場合、既にMO
SFETが形成され、起伏をなす表面に形成された膜の加工
であるため、長時間のエッチングが必要となる。このよ
うな長時間にわたる異方性エッチングは、下地のMOSFET
に悪影響を与え、トランジスタ特性の劣化を招きやすい
という問題があった。またこのような長時間のエッチン
グをおこなっても、起伏による傾斜面上に残留する膜
（ｚ）を完全に除去するのは困難であり、隣接メモリセ
ルとの短絡を生じることがしばしばであった。On the other hand, the first capacitor electrode usually has a film thickness of about 3000 Å or more, and it is said that this pattern formation is preferably performed by anisotropic etching such as reactive ion etching. If etching is used, the MO
Since the SFET is formed and the film formed on the undulating surface is processed, long-time etching is required. This type of anisotropic etching for a long period of time prevents the underlying MOSFET
However, there is a problem that the transistor characteristics are deteriorated and the transistor characteristics are likely to be deteriorated. Further, even if such etching is performed for a long time, it is difficult to completely remove the film (z) remaining on the inclined surface due to the undulation, and a short circuit with an adjacent memory cell often occurs. .
（発明か解決しようとする課題） このように、積層型メモリセル構造のDRAMにおいて
も、高集積化に伴う素子の微細化が進むにつれて、メモ
リセル占有面積が縮小化され、従来の積層型メモリセル
構造では、ストレージノード電極の平坦部の面積がます
ます縮小化し、十分なキャパシタ容量を確保するのが困
難になってきている。(Problem to be solved by the invention) As described above, also in the DRAM having the stacked memory cell structure, the area occupied by the memory cell is reduced as the miniaturization of the device is advanced due to the high integration, and the conventional stacked memory In the cell structure, the area of the flat portion of the storage node electrode is further reduced, and it is becoming difficult to secure a sufficient capacitor capacity.
また、キャパシタの形成の際、第１のキャパシタ電極
のパターニングに際して、厚い膜を精度良くパターニン
グするには等方性エッチングではサイドエッチが大きく
無理であり、パターン精度の向上のために異方性エッチ
ングが用いられている。しかしながら、長時間にわた
り、異方性エッチングを行うのは、下地に形成されてい
るMOSFETの劣化を招くのみならず、異方性エッチングに
よって、傾斜面上に残留する不要な電極材料を完全に除
去するのは困難であり、隣接メモリセル間の短絡の原因
となっていた。Further, in forming a capacitor, in patterning the first capacitor electrode, side etching is largely impossible with isotropic etching to accurately pattern a thick film, and anisotropic etching is required to improve pattern accuracy. Is used. However, performing anisotropic etching for a long time not only deteriorates the MOSFET formed on the base, but also removes unnecessary electrode material remaining on the inclined surface by anisotropic etching. It is difficult to do so, and it has caused a short circuit between adjacent memory cells.
本発明は、前記実情に鑑みてなされたもので、メモリ
セル占有面積の縮小化にもかかわらず、十分なキャパシ
タ容量を確保することができ、信頼性の高いメモリセル
構造およびその製造方法を提供することを目的とする。The present invention has been made in view of the above circumstances, and provides a highly reliable memory cell structure capable of securing a sufficient capacitor capacity despite a reduction in the memory cell occupation area, and a method of manufacturing the same. The purpose is to do.
（課題を解決するための手段） そこで本発明では、MOSFETの表面に形成される層間膜
の表面にストレージノードコンタクトの近傍で凹凸を形
成すると共に、この上層に形成される第１のキャパシタ
電極すなわちストレージノード電極の厚さを凹凸を反映
する薄膜にて形成している。そしてこのストレージノー
ド電極は薄いため、等方性エッチングでパターニングし
得る程度に薄く形成している。(Means for Solving the Problem) In the present invention, therefore, unevenness is formed on the surface of the interlayer film formed on the surface of the MOSFET in the vicinity of the storage node contact, and the first capacitor electrode formed on the upper layer, that is, The thickness of the storage node electrode is formed of a thin film that reflects irregularities. Since this storage node electrode is thin, it is formed so thin that it can be patterned by isotropic etching.
また、本発明の方法では、MOSFETの表面に形成される
層間膜の表面にストレージノードコンタクトの近傍で凹
凸を形成すると共に、この上層に形成される第１のキャ
パシタ電極すなわちストレージノード電極の厚さを薄く
し、これを化学的ドライエッチング等の等方性エッチン
グによってパターニングするようにしている。Further, according to the method of the present invention, unevenness is formed on the surface of the interlayer film formed on the surface of the MOSFET in the vicinity of the storage node contact, and the thickness of the first capacitor electrode, that is, the storage node electrode formed on the upper layer is formed. Is thinned and patterned by isotropic etching such as chemical dry etching.
（作用） 上記構成によれば、第１のキャパシタ電極の厚さが薄
いため、長時間エッチングにさらされることなくパター
ニングすることができ、また、等方性エッチングによっ
て精度良くパターニングすることも可能であるため、下
地のMOSFETの劣化を防ぐことができ、また、電極材料の
傾斜部への残留による隣接セル間の短絡を防止すること
ができる。(Operation) According to the above configuration, since the first capacitor electrode is thin, it is possible to perform patterning without being exposed to etching for a long time, and it is also possible to perform accurate patterning by isotropic etching. Therefore, the underlying MOSFET can be prevented from deteriorating, and a short circuit between adjacent cells due to the electrode material remaining on the inclined portion can be prevented.
そしてこの第１のキャパシタ電極の厚さを薄くするこ
とによる表面積の減少をあらかじめ下地の層間膜に起伏
を形成しておくことによって補償し、第１のキャパシタ
電極の実効表面積の減少によるキャパシタ容量の低減を
防止している。Then, the decrease in the surface area due to the reduction in the thickness of the first capacitor electrode is compensated by forming undulations in the underlying interlayer film in advance, and the capacitance of the capacitor due to the decrease in the effective surface area of the first capacitor electrode is reduced. Preventing reduction.
従って、メモリセル占有面積の縮小化に際しても、十
分なキャパシタ容量を確保することができ、また、隣接
セル間の短絡を招くこともない。Therefore, even when the area occupied by the memory cells is reduced, a sufficient capacitor capacity can be ensured, and no short circuit occurs between adjacent cells.
製造に際しても、例えば、ストレージノードコンタク
トの形成時に同時に層間膜を加工し、起伏を形成するこ
ともでき、容易に信頼性の高いDRAMを形成することがで
きる。During manufacturing, for example, the interlayer film can be processed at the same time when the storage node contact is formed to form undulations, and a highly reliable DRAM can be easily formed.
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図（ａ）乃至第１図（ｂ）は、本発明実施例の積
層形メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図である。1 (a) and 1 (b) are adjacent to each other in the bit line direction of the DRAM having the stacked memory cell structure according to the embodiment of the present invention.
It is the top view which shows a bit part, and its AA 'cross section figure.
このDRAMは、MOSFETの表面に形成される層間絶縁膜６
の表面にストレージノードコンタクト11の近傍で凹凸を
形成すると共に、この上層に形成される第１のキャパシ
タ電極７すなわちストレージノード電極の厚さを800Å
と薄く形成したことを特徴とするもので、他部について
は従来例の積層形メモリセル構造のDRAMと同様である。This DRAM has an interlayer insulating film 6 formed on the surface of the MOSFET.
Asperities are formed on the surface of the capacitor in the vicinity of the storage node contact 11, and the thickness of the first capacitor electrode 7, that is, the storage node electrode formed on the upper layer is set to 800 Å.
The other parts are similar to those of the conventional stacked memory cell structure DRAM.
すなわち、不純物濃度1015〜1016cm-3程度のｐ型のシ
リコン基板１内に形成された素子分離絶縁膜２によって
分離された活性化領域内に、ソース・ドレイン領域を構
成するｎ−形拡散層51、52…と、これらソース・ドレイ
ン領域間にゲート絶縁膜３を介してゲート電極４（41,4
2…）を形成し、MOSFETを構成すると共に、この上層に
形成される層間絶縁膜６内に形成されたストレージノー
ドコンタクト11を介して、このｎ−形拡散層５にコンタ
クトし、表面に凹凸を有する層間絶縁膜６上を覆うよう
に第１のキャパシタ電極７が形成され、さらにこの上層
に積層されるキャパシタ絶縁膜８および第２のキャパシ
タ電極９とによってキャパシタを形成してなるものであ
る。That is, in the active region isolated by the element isolation insulating film 2 formed in the p-type silicon substrate 1 having the impurity concentration of about 10 15 to 10 16 cm −3 , the n − type which forms the source / drain region is formed. diffusion layer 5 1, 5 2 ... and through the gate insulating film 3 between these source and drain regions a gate electrode 4 (4 1, 4
2 ...) to form a MOSFET, and contact the n− type diffusion layer 5 through the storage node contact 11 formed in the interlayer insulating film 6 formed on the upper layer to form an uneven surface. The first capacitor electrode 7 is formed so as to cover the inter-layer insulating film 6 having the above, and the capacitor is formed by the capacitor insulating film 8 and the second capacitor electrode 9 which are laminated on the first capacitor electrode 7. .
そしてゲート電極４はメモリアレイの一方向に連続的
に配列されてワード線を構成している。The gate electrodes 4 are continuously arranged in one direction of the memory array to form a word line.
また、さらにこの上層を覆う層間絶縁膜6cとしての酸
化シリコン膜にビット線コンタクトのためのコンタクト
ホール12が形成され、高濃度にドープされた多結晶シリ
コン層とアルミニウムシリサイド膜との複合膜からなる
ビット線13が接続されている。Further, a contact hole 12 for bit line contact is formed in a silicon oxide film as an interlayer insulating film 6c which covers the upper layer, and is composed of a composite film of a highly doped polycrystalline silicon layer and an aluminum silicide film. Bit line 13 is connected.
次に、このDRAMの製造方法について図面を参照しつつ
説明する。Next, a method of manufacturing the DRAM will be described with reference to the drawings.
まず、不純物濃度1015〜1016cm-3程度のｐ型のシリコ
ン基板１内に、通常のLOCOS法により素子分離絶縁膜２
を形成する。そして、第２図（ａ）に示すように、熱酸
化法により膜厚10nmの酸化シリコン層３′および300nm
の多結晶シリコン層４′を堆積し、さらに酸化シリコン
膜6aを堆積し、フォトリソ法および反応性イオンエッチ
ング法によってこれらをパターニングし、ゲート絶縁膜
３およびゲート電極４を形成する。First, an element isolation insulating film 2 is formed in a p-type silicon substrate 1 having an impurity concentration of about 10 15 to 10 16 cm −3 by a normal LOCOS method.
To form Then, as shown in FIG. 2 (a), a silicon oxide layer 3'having a thickness of 10 nm and a thickness of 300 nm are formed by a thermal oxidation method.
Of polysilicon, a silicon oxide film 6a is further deposited, and these are patterned by photolithography and reactive ion etching to form a gate insulating film 3 and a gate electrode 4.
そてし、第２図（ｂ）に示すように、このゲート電極
４をマスクとしてAsイオンをイオン注入し、ｎ−形拡散
層51、52…からなるソース・ドレイン領域を形成し、ス
イッチングトランジスタとしてのMOSFETを形成する。Their were, as shown in FIG. 2 (b), the As ions are implanted to form the source and drain regions consisting of n- form diffusion layers 5 1, 5 2 ... The gate electrode 4 as a mask, Form a MOSFET as a switching transistor.
さらに、第２図（ｃ）に示すように、この上層に、CV
D法により、膜厚2000〜3000Å程度の酸化シリコン膜6b
を堆積したのち、フォトリソ法で各セルに矩形リングの
フォトレジストマスクを形成し反応性イオンエッチング
により、ストレージ・ノード・コンタクト11を形成する
と同時にこのストレージ・ノード・コンタクト11の周囲
の酸化シリコン膜6bを選択的に除去し表面に凹凸を形成
する。酸化シリコン膜のエッチングは膜6aに達するまで
行う。Furthermore, as shown in Fig. 2 (c), CV
Silicon oxide film 6b with a thickness of 2000 to 3000Å by D method
Then, a rectangular ring photoresist mask is formed on each cell by photolithography, and the storage node contact 11 is formed by reactive ion etching, and at the same time, the silicon oxide film 6b around the storage node contact 11 is formed. Are selectively removed to form irregularities on the surface. The etching of the silicon oxide film is performed until the film 6a is reached.
こののち、第２図（ｄ）に示すように、全面に膜厚80
0Åの多結晶シリコン膜７′を堆積しドーピングを行っ
た後、フォトリソ法および化学的ドライエッチング法
（等方性エッチング）により、ストレージ・ノード電極
としての第１のキャパシタ電極７を形成する。等方性エ
ッチングは、例えばCDE（Chemical Dry Etching）法を
用い、CF4及びO2が1:1の条件で行った。ここでこの多結
晶シリコン膜は表面に凹凸の形成された酸化シリコン膜
上に形成されているため表面積は凹凸の分だけ大きくな
っている。またこのとき、多結晶シリコン膜７′の膜厚
は800Åと従来の第１のキャパシタ電極の膜厚に比べ４
分の１程度であるため、等方性エッチングによってもパ
ターン精度よくパターニングすることができる。また、
異方性エッチングを用いなくて済むうえ、エッチング時
間も短くて済み、下地のMOSFETの劣化を招くようなこと
もない。多結晶シリコン膜７の膜厚はゲート多結晶シリ
コン層４′よりも薄いものが良く、500〜1000Åが良
い。After this, as shown in FIG. 2 (d), a film thickness of 80 is formed on the entire surface.
After the 0Å polycrystalline silicon film 7 ′ is deposited and doped, the first capacitor electrode 7 as a storage node electrode is formed by the photolithography method and the chemical dry etching method (isotropic etching). The isotropic etching was performed using, for example, the CDE (Chemical Dry Etching) method under the condition that CF 4 and O 2 were 1: 1. Since this polycrystalline silicon film is formed on the silicon oxide film having irregularities formed on its surface, the surface area is increased by the amount of irregularities. At this time, the film thickness of the polycrystalline silicon film 7'is 800 Å, which is 4 compared with the film thickness of the conventional first capacitor electrode.
Since it is about one-half, patterning can be performed with high pattern accuracy even by isotropic etching. Also,
Anisotropic etching is not required, the etching time is short, and the underlying MOSFET is not deteriorated. The film thickness of the polycrystalline silicon film 7 is preferably thinner than that of the gate polycrystalline silicon layer 4 ', and is preferably 500 to 1000Å.
そして、第２図（ｅ）に示すように、この上層に、CV
D法により窒化シリコン膜を全面に10nm程度堆積し、次
に900℃の水蒸気雰囲気中で30分程度酸化することによ
り酸化シリコン膜と窒化シリコン膜との２層構造のキャ
パシタ絶縁膜７を形成し、さらに全面に膜厚3000Åの多
結晶シリコン膜を堆積しドーピングした後、フォトリソ
法および反応性イオンエッチング法により、パターニン
グし、第２のキャパシタ電極８を形成する。Then, as shown in FIG. 2 (e), CV
A silicon nitride film is deposited on the entire surface by D method to a thickness of about 10 nm, and is then oxidized in a steam atmosphere at 900 ° C. for about 30 minutes to form a capacitor insulating film 7 having a two-layer structure of a silicon oxide film and a silicon nitride film. Then, a polycrystalline silicon film having a film thickness of 3000 Å is deposited on the entire surface, doped, and then patterned by photolithography and reactive ion etching to form a second capacitor electrode 8.
さらに、第２図（ｆ）に示すように、この第２のキャ
パシタ電極８をマスクとして不要部のキャパシタ絶縁膜
７を除去し、全面に、膜厚5000Åの酸化シリコン膜から
なる層間絶縁膜6cを堆積する。Further, as shown in FIG. 2 (f), the unnecessary portion of the capacitor insulating film 7 is removed by using the second capacitor electrode 8 as a mask, and an interlayer insulating film 6c made of a silicon oxide film having a film thickness of 5000 Å is formed on the entire surface. Deposit.
こののち、ビット線コンタクト12をフォトリソ法およ
び反応性イオンエッチング法により、開口し、アルミニ
ウム層を堆積し、さらにフォトリソ法および反応性イオ
ンエッチング法により、パターニングし、ビット線13を
形成し、第１図（ａ）および第１図（ｂ）に示したよう
な、セル部の基本構造が完成する。After that, the bit line contact 12 is opened by a photolithography method and a reactive ion etching method, an aluminum layer is deposited, and further patterned by a photolithography method and a reactive ion etching method to form a bit line 13, and The basic structure of the cell portion as shown in FIG. 1A and FIG. 1B is completed.
上記構成によれば、第１のキャパシタ電極の厚さが薄
いため、長時間エッチングにさらされることなくパター
ニングすることができるうえ、等方性エッチングによっ
てパターニングしているため、既に下地に形成されてい
るMOSFETの劣化を防ぐことができる。また、等方性エッ
チング手はなく等方性エッチングであるため、電極材料
の傾斜部への残留の心配もなく、隣接セル間の短絡も避
けることができる。According to the above configuration, since the first capacitor electrode is thin, it is possible to perform patterning without being exposed to etching for a long time, and since the patterning is performed by isotropic etching, it is already formed on the base. It is possible to prevent deterioration of the existing MOSFET. In addition, since there is no isotropic etching process and isotropic etching is performed, there is no concern that the electrode material will remain on the inclined portion, and a short circuit between adjacent cells can be avoided.
そしてこの第１のキャパシタ電極の厚さを薄くするこ
とによる表面積の減少は、あらかじめ下地の層間膜に起
伏を形成しておくことによって補償されるため、第１の
キャパシタ電極の実効表面積の減少によるキャパシタ容
量の低減もなく、メモリセル占有面積の縮小化に際して
も、十分なキャパシタ容量を確保することができる。The decrease in the surface area due to the reduction in the thickness of the first capacitor electrode is compensated for by forming the undulations in the underlying interlayer film in advance, so that the effective surface area of the first capacitor electrode is decreased. There is no reduction in the capacitance of the capacitor, and a sufficient capacitance of the capacitor can be secured even when the area occupied by the memory cell is reduced.
また、第１のキャパシタ電極は800Åと薄いが多結晶
シリコン膜は段差上でも極めて均一に堆積するため、段
切れなどを生じることもない。Further, although the first capacitor electrode is as thin as 800 Å, the polycrystalline silicon film is deposited extremely uniformly on the step, so that no step breakage occurs.
製造に際しても、ストレージノードコンタクトの形成
時に同時に層間絶縁膜を加工し、起伏を形成するように
しているため、ストレージノードコンタクトの形成時に
用いられるマスクを少し変更するのみで何等付加工程を
要することもなく、容易に信頼性の高いDRAMを形成する
ことができる。In manufacturing, the interlayer insulating film is processed at the same time when the storage node contact is formed to form the undulations. Therefore, no additional step may be required just by slightly changing the mask used when the storage node contact is formed. And a highly reliable DRAM can be easily formed.
なお、キャパシタ絶縁膜としては酸化シリコン膜と窒
化シリコン膜の２層構造膜の他、酸化シリコン膜や五酸
化タンタル（Ta2O5）等の金属酸化膜を用いるようにし
ても良い。As the capacitor insulating film, a silicon oxide film or a metal oxide film such as tantalum pentoxide (Ta 2 O 5 ) may be used in addition to a two-layer structure film of a silicon oxide film and a silicon nitride film.
また、第１のキャパシタ電極としては多結晶シリコン
膜を用いたが、必ずしも多結晶シリコン膜に限定される
ものではなく、適宜変更可能である。Moreover, although the polycrystalline silicon film is used as the first capacitor electrode, the first capacitor electrode is not necessarily limited to the polycrystalline silicon film, and can be appropriately changed.
さらにまた、これらの実施例では、積層キャパシタ構
造のDRAMについて説明したが、トレイチを有する積層キ
ャパシタ構造のDRAMに対しても適用可能である。Furthermore, although the DRAM having the multilayer capacitor structure has been described in these embodiments, the present invention is also applicable to the DRAM having the multilayer capacitor structure having the trach.
さらにまた、前記実施例では、層間絶縁膜への凹凸の
形成に際し、ストレージノードコンタクトの形成と同時
に行うようにしたが、前記実施例に限定されることな
く、コンタクト形成工程とは独立したエッチング工程を
用いるようにしても良い。また、前記実施例では、この
層間絶縁膜は一回の堆積工程で堆積するようにしたが、
第１の層間絶縁膜を堆積し、ストレージノードコンタク
トを形成した後、メタルマスク等でストレージノードコ
ンタクト周辺を覆い第２の層間絶縁膜を堆積するように
しても良い。また、メタルマスクを介して第１の層間絶
縁膜を堆積し段差を形成した後、第２の層間絶縁膜を堆
積し、ストレージノードコンタクトを形成するようにし
てもよい。さらにまた、この凹凸の起伏の形状はいかな
るものでもよいが、下層側に位置する第１のキャパシタ
絶縁膜が十分に厚かった場合と同様の表面形状を得るこ
とができるように形成するのが望ましい。Furthermore, in the above-mentioned embodiment, when the unevenness is formed in the interlayer insulating film, it is performed at the same time as the formation of the storage node contact, but the present invention is not limited to the above-mentioned embodiment, and an etching process independent of the contact formation process May be used. Further, in the above-mentioned embodiment, the interlayer insulating film is deposited in one deposition process,
After depositing the first interlayer insulating film and forming the storage node contact, the second interlayer insulating film may be deposited by covering the periphery of the storage node contact with a metal mask or the like. Alternatively, the storage node contact may be formed by depositing the first interlayer insulating film through the metal mask to form a step and then depositing the second interlayer insulating film. Furthermore, the shape of the unevenness may be any, but it is desirable to form it so that the same surface shape as when the first capacitor insulating film located on the lower layer side is sufficiently thick can be obtained. .
以上説明してきたように、本発明の半導体記憶装置に
よれば、MOSFETの表面に形成される層間膜の表面にスト
レージノードコンタクトの近傍で凹凸を形成すると共
に、この上層に形成される第１のキャパシタ電極の厚さ
を下地の凹凸を反映する程度に薄く形成しているため、
第１のキャパシタ電極のパターニングが容易となり、傾
斜面上に残留し隣接ビット間の短絡の原因となることも
なく、かつ、この第１のキャパシタ電極の厚さの低減に
よるキャパシタ面積の減少を下地の層間膜に形成した凹
凸によって補償するようにしているため、高集積化に際
しても、十分なキャパシタ容量を維持しつつ、信頼性を
高めることができる。As described above, according to the semiconductor memory device of the present invention, the unevenness is formed on the surface of the interlayer film formed on the surface of the MOSFET in the vicinity of the storage node contact, and the first uneven film formed on the upper layer is formed. Since the thickness of the capacitor electrode is thin enough to reflect the unevenness of the base,
The patterning of the first capacitor electrode is facilitated, and it does not remain on the inclined surface to cause a short circuit between adjacent bits, and the reduction of the thickness of the first capacitor electrode reduces the capacitor area. Since the compensation is made by the unevenness formed on the interlayer film, the reliability can be improved while maintaining a sufficient capacitor capacitance even when the integration is increased.
第１図（ａ）および第１図（ｂ）は本発明実施例の積層
形メモリセル構造のDRAMを示す図、第２図（ａ）乃至第
２図（ｆ）は同積層形メモリセル構造のDRAMの製造工程
図、第３図は従来例のDRAMを示す図である。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……ゲート絶縁膜、４……ゲート電極、５……ｎ型拡散
層、6,6a,6b,6c……層間絶縁膜、７……第１のキャパシ
タ電極、８……キャパシタ絶縁膜、９……第２のキャパ
シタ電極、11……ストレージノードコンタクト、12……
ビット線コンタクト、13……ビット線、101……ｐ型の
シリコン基板、102……素子分離絶縁膜、103……104a,1
04b……ｎ−形拡散層、105……ゲート絶縁膜、106……
ゲート電極、107……絶縁膜、108……ストレージノード
コンタクト、110……第１のキャパシタ電極、111……キ
ャパシタ絶縁膜、112……第２のキャパシタ電極。1 (a) and 1 (b) are diagrams showing a DRAM having a stacked memory cell structure according to an embodiment of the present invention, and FIGS. 2 (a) to 2 (f) are the same stacked memory cell structure. FIG. 3 is a diagram showing a DRAM manufacturing process, and FIG. 3 is a diagram showing a conventional DRAM. 1 ... p-type silicon substrate, 2 ... element isolation insulating film, 3
... gate insulating film, 4 ... gate electrode, 5 ... n type diffusion layer, 6,6a, 6b, 6c ... interlayer insulating film, 7 ... first capacitor electrode, 8 ... capacitor insulating film, 9 …… Second capacitor electrode, 11 …… Storage node contact, 12 ……
Bit line contact, 13 …… bit line, 101 …… p type silicon substrate, 102 …… element isolation insulating film, 103 …… 104a, 1
04b …… n-type diffusion layer, 105 …… gate insulating film, 106 ……
Gate electrode, 107 ... Insulating film, 108 ... Storage node contact, 110 ... First capacitor electrode, 111 ... Capacitor insulating film, 112 ... Second capacitor electrode.
Claims (3)
成すると共に、 前記MOSFETを形成する基板表面を覆う絶縁膜に開口され
たストレージノードコンタクトを介し、該MOSFETのソー
スまたはドレイン領域にキャパシタのストレージノード
電極を接続して該絶縁膜上にキャパシタを積層した積層
型キャパシタ構造の半導体記憶装置において、 前記絶縁膜は、前記ストレージノードコンタクトに対し
て対向するゲート電極対上における該ストレージノード
コンタクト側が凸型形状であり、 前記ストレージノード電極は、前記凸型形状の外周縁に
形成される段差に比して十分薄い薄膜である ことを特徴とする半導体記憶装置。1. A storage node of a capacitor is formed in a source or drain region of a MOSFET through a storage node contact formed in an insulating film covering a surface of a substrate on which the MOSFET is formed, the cell being formed by the MOSFET and the capacitor. In a semiconductor memory device having a laminated capacitor structure in which electrodes are connected and a capacitor is laminated on the insulating film, the insulating film has a convex shape on the storage node contact side on a gate electrode pair facing the storage node contact. The semiconductor memory device has a shape, and the storage node electrode is a thin film that is sufficiently thinner than a step formed on the outer peripheral edge of the convex shape.
乃至1000Åの多結晶シリコン層であることを特徴とする
請求項（１）記載の半導体記憶装置。2. The storage node electrode has a film thickness of 500Å
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a polycrystalline silicon layer having a thickness of 1000 Å to 1000 Å.
成すると共に、 前記MOSFETを形成する基板表面を覆う絶縁膜に開口され
たストレージノードコンタクトを介し、該MOSFETのソー
スまたはドレイン領域にキャパシタのストレージノード
電極を接続して該絶縁膜上にキャパシタを積層した積層
型キャパシタ構造の半導体記憶装置の製造方法におい
て、 半導体基板上にMOSFETを形成するMOSFET形成工程と、 層間絶縁膜を堆積する層間絶縁膜堆積工程と、 前記層間絶縁膜に前記ストレージノードコンタクトを開
口すると共に、該ストレージノードコンタクトに対して
対向するゲート電極対上における該層間絶縁膜の該スト
レージノードコンタクト側を凸型形状に形成する層間絶
縁膜のパターニング工程と、 パターニング工程を経た前記層間絶縁膜の上層に、前記
凸型形状の外周縁に形成される段差に比して十分薄い第
１のキャパシタ電極を堆積し、等方性エッチングにより
パターニングする第１のキャパシタ電極形成工程と、 前記第１のキャパシタ電極の表面にキャパシタ絶縁膜を
形成するキャパシタ絶縁膜形成工程と、 前記キャパシタ絶縁膜の表面に第２のキャパシタ電極を
形成する第２のキャパシタ電極形成工程と を具備したことを特徴とする半導体記憶装置の製造方
法。3. A storage node of a capacitor is formed in a source or drain region of the MOSFET through a storage node contact formed in an insulating film covering a surface of a substrate on which the MOSFET is formed, the cell being formed by the MOSFET and the capacitor. In a method of manufacturing a semiconductor memory device having a laminated capacitor structure in which electrodes are connected and a capacitor is laminated on the insulating film, a MOSFET forming step of forming a MOSFET on a semiconductor substrate, and an interlayer insulating film deposition for depositing an interlayer insulating film And a step of forming the storage node contact in the interlayer insulating film and forming a convex shape on the storage node contact side of the interlayer insulating film on the pair of gate electrodes facing the storage node contact. A film patterning process, and the interlayer insulating film after the patterning process A first capacitor electrode forming step of depositing a first capacitor electrode that is sufficiently thinner than a step formed on the outer peripheral edge of the convex shape and patterning it by isotropic etching; A semiconductor memory comprising: a capacitor insulating film forming step of forming a capacitor insulating film on a surface of an electrode; and a second capacitor electrode forming step of forming a second capacitor electrode on the surface of the capacitor insulating film. Device manufacturing method.
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| JP63246409A JP2685833B2 (en) | 1988-09-30 | 1988-09-30 | Semiconductor memory device and method of manufacturing the same |
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| JPS57117241A (en) * | 1981-01-13 | 1982-07-21 | Matsushita Electric Ind Co Ltd | Reactive ion etching method |
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