JP2682895B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばワンチップマイクロコンピュータ
などの半導体集積回路に関し、特にそのクロックジェネ
レータに関連する構成に関する。
などの半導体集積回路に関し、特にそのクロックジェネ
レータに関連する構成に関する。
従来の技術 従来からのワンチップマイクロコンピュータである半
導体集積回路では、そのマイクロコンピュータのための
クロック同期信号を発生するクロックジェネレータを内
蔵し、このクロックジェネレータは、その半導体集積回
路に形成されているインバータと、外部接続される水晶
発振子とによって構成される。あるいはまた他の使用態
様として、水晶発振子を接続する代りに外部からのクロ
ックパルスをインバータに与えて、マイクロコンピュー
タのためのクロック同期信号として用いている。
導体集積回路では、そのマイクロコンピュータのための
クロック同期信号を発生するクロックジェネレータを内
蔵し、このクロックジェネレータは、その半導体集積回
路に形成されているインバータと、外部接続される水晶
発振子とによって構成される。あるいはまた他の使用態
様として、水晶発振子を接続する代りに外部からのクロ
ックパルスをインバータに与えて、マイクロコンピュー
タのためのクロック同期信号として用いている。
発明が解決しようとする課題 このような先行技術では、マイクロコンピュータにお
いて用いることができるクロック同期信号の種類が限定
され、したがって多種多様な装置に適したクロック同期
信号を得ることができず、用途が限られることになる。
いて用いることができるクロック同期信号の種類が限定
され、したがって多種多様な装置に適したクロック同期
信号を得ることができず、用途が限られることになる。
本発明の目的は、マイクロコンピュータなどのための
各種のクロックパルスを容易に得ることができるように
した半導体集積回路を提供することである。
各種のクロックパルスを容易に得ることができるように
した半導体集積回路を提供することである。
課題を解決するための手段 本発明は、（ａ）半導体サブストレートに、 （ｂ）第１インバータN1と、 （ｃ）第１インバータN1の入力３に、入力が接続される
第２インバータN2と、 （ｄ）第１インバータN1の出力に、第１接続点９で入力
が接続され、第２インバータN2の出力に、第２接続点７
で出力が接続される第３インバータN5と、 （ｅ）第１インバータN1の入出力3,4間に接続される正
帰還用抵抗R1と、 （ｆ）第１インバータN1の入出力3,4にそれぞれ接続さ
れる第１および第２接続端子5,6と、 （ｇ）第１および第２接続点9,7からの信号に同期して
それぞれ動作する処理回路8,10とを設け、 （ｈ）第１、第２および第３の各インバータN1,N2,N5
は、 （h1）ゲートにイオンが打込み可能であり、イオンが打
込まれることによって遮断状態となる第１電界効果トラ
ンジスタQ1と、 （h2）第１電界効果トランジスタQ1に第３接続点12で直
列に接続されて第１直列回路を構成する高インピーダン
ス抵抗Q2と、 （h3）第１導電形式であって相互に直列に接続されて第
２直列回路を構成する第２および第３電界効果トランジ
スタQ3,Q4であって、第３接続点12が第２電界効果トラ
ンジスタQ3のゲートに接続される第２および第３電界効
果トランジスタQ3,Q4と、 （h4）第２および第３電界効果トランジスタQ3,Q4とは
異なる第２導電形式であって相互に直列に接続されて第
３直列回路を構成する第４および第５電界効果トランジ
スタQ5,Q6であって、この第３直列回路は、第２直列回
路と第４接続点15で直列に接続される第４および第５電
界効果トランジスタQ5,Q6と、 （h5）第３接続点12の出力を第５電界効果トランジスタ
Q6のゲートに与える第４インバータN6と、 （h6）電源H,VCであって、 第１電界効果トランジスタQ1のゲートに、その第１電
界効果トランジスタQ1が導通する電位を与え、 第１直列回路の両端に電圧を与え、 第２および第３直列回路が直列に接続されて構成され
る直列回路の両端に電圧を与える電源H,VCとを含み、 （h7）第３および第４電界効果トランジスタQ4,Q5のゲ
ートが共通接続されて入力P3となり、 （h8）第４接続点15が出力P2となることを特徴とする半
導体集積回路である。
第２インバータN2と、 （ｄ）第１インバータN1の出力に、第１接続点９で入力
が接続され、第２インバータN2の出力に、第２接続点７
で出力が接続される第３インバータN5と、 （ｅ）第１インバータN1の入出力3,4間に接続される正
帰還用抵抗R1と、 （ｆ）第１インバータN1の入出力3,4にそれぞれ接続さ
れる第１および第２接続端子5,6と、 （ｇ）第１および第２接続点9,7からの信号に同期して
それぞれ動作する処理回路8,10とを設け、 （ｈ）第１、第２および第３の各インバータN1,N2,N5
は、 （h1）ゲートにイオンが打込み可能であり、イオンが打
込まれることによって遮断状態となる第１電界効果トラ
ンジスタQ1と、 （h2）第１電界効果トランジスタQ1に第３接続点12で直
列に接続されて第１直列回路を構成する高インピーダン
ス抵抗Q2と、 （h3）第１導電形式であって相互に直列に接続されて第
２直列回路を構成する第２および第３電界効果トランジ
スタQ3,Q4であって、第３接続点12が第２電界効果トラ
ンジスタQ3のゲートに接続される第２および第３電界効
果トランジスタQ3,Q4と、 （h4）第２および第３電界効果トランジスタQ3,Q4とは
異なる第２導電形式であって相互に直列に接続されて第
３直列回路を構成する第４および第５電界効果トランジ
スタQ5,Q6であって、この第３直列回路は、第２直列回
路と第４接続点15で直列に接続される第４および第５電
界効果トランジスタQ5,Q6と、 （h5）第３接続点12の出力を第５電界効果トランジスタ
Q6のゲートに与える第４インバータN6と、 （h6）電源H,VCであって、 第１電界効果トランジスタQ1のゲートに、その第１電
界効果トランジスタQ1が導通する電位を与え、 第１直列回路の両端に電圧を与え、 第２および第３直列回路が直列に接続されて構成され
る直列回路の両端に電圧を与える電源H,VCとを含み、 （h7）第３および第４電界効果トランジスタQ4,Q5のゲ
ートが共通接続されて入力P3となり、 （h8）第４接続点15が出力P2となることを特徴とする半
導体集積回路である。
作用 本発明に従えば、半導体サブストレートに、第１〜第
３インバータN1,N2,N5と、正帰還用抵抗R1と、処理回路
8,10とが形成され、さらに第１および第２接続端子5,6
が設けられ、これらの第１、第２および第３の各インバ
ータN1,N2,N5に含まれている第１電界効果トランジスタ
Q1のゲートには、イオンが打込み可能であり、イオンが
打込まれることによって、その第１電界効果トランジス
タQ1は遮断状態となる。
３インバータN1,N2,N5と、正帰還用抵抗R1と、処理回路
8,10とが形成され、さらに第１および第２接続端子5,6
が設けられ、これらの第１、第２および第３の各インバ
ータN1,N2,N5に含まれている第１電界効果トランジスタ
Q1のゲートには、イオンが打込み可能であり、イオンが
打込まれることによって、その第１電界効果トランジス
タQ1は遮断状態となる。
第１、第２および第３の各インバータN1,N2,N5の第１
電界効果トランジスタQ1にイオンを打込まない状態で、
したがって各インバータN1,N2,N3の第１電界効果トラン
ジスタQ1が導通状態となっているとき、後述の第１図の
実施例のように、第１または第２接続端子5,6に与えら
れる信号に同期して処理回路8,10を動作させることがで
きる。
電界効果トランジスタQ1にイオンを打込まない状態で、
したがって各インバータN1,N2,N3の第１電界効果トラン
ジスタQ1が導通状態となっているとき、後述の第１図の
実施例のように、第１または第２接続端子5,6に与えら
れる信号に同期して処理回路8,10を動作させることがで
きる。
第１および第３インバータN1,N5に含まれる第１電界
効果トランジスタQ1のゲートにイオンが打込まれること
によって、後述の第３図の実施例のように、第１接続端
子５に与えられる信号によって一方の処理回路８を同期
的に動作させ、第２接続端子６の信号に同期して他方の
処理回路10を同期動作させることができる。
効果トランジスタQ1のゲートにイオンが打込まれること
によって、後述の第３図の実施例のように、第１接続端
子５に与えられる信号によって一方の処理回路８を同期
的に動作させ、第２接続端子６の信号に同期して他方の
処理回路10を同期動作させることができる。
第１および第２インバータN1,N2に含まれる第１電界
効果トランジスタQ1のゲートにイオンを打込むことによ
って、後述の第４図の実施例のように、第１または第２
接続端子5,6に与えられる信号によって処理回路8,10を
同期動作させることができる。
効果トランジスタQ1のゲートにイオンを打込むことによ
って、後述の第４図の実施例のように、第１または第２
接続端子5,6に与えられる信号によって処理回路8,10を
同期動作させることができる。
第２インバータN2の第１電界効果トランジスタQ1のゲ
ートにイオンを打込んで遮断状態とし、後述の第５図の
実施例のように、第１および第２接続端子5,6に水晶発
振子17およびコンデンサ18,19を接続して発振回路を構
成し、この発振クロックパルスによって処理回路8,10を
同期動作させることができる。
ートにイオンを打込んで遮断状態とし、後述の第５図の
実施例のように、第１および第２接続端子5,6に水晶発
振子17およびコンデンサ18,19を接続して発振回路を構
成し、この発振クロックパルスによって処理回路8,10を
同期動作させることができる。
実施例 第１図は、本発明の一実施例の一部の電気回路図であ
る。半導体集積回路１は、１つの半導体サブストレート
２上に、インバータN1と、このインバータN1の入力３と
出力４との間に接続される正帰還用抵抗R1と、これらの
入出力3,4がそれぞれ接続される一対の端子5,6とが形成
されて構成される。一方の端子５は、インバータN2を経
て、ライン７から、たとえばマイクロコンピュータなど
の処理回路８に与えられて同期動作が行われる。他方の
端子６は、インバータN3、およびもう１つのインバータ
N4を経て、ライン９に導出され、もう１つのマイクロコ
ンピュータなどの処理回路10およびその他の電気回路に
おいて用いることができる。このライン９のクロック信
号はまた、インバータN5を経て、ライン７に与えられ
る。インバータN1〜N4が正常に動作をする状態では、ラ
イン7,9のクロック信号波形は同相である。
る。半導体集積回路１は、１つの半導体サブストレート
２上に、インバータN1と、このインバータN1の入力３と
出力４との間に接続される正帰還用抵抗R1と、これらの
入出力3,4がそれぞれ接続される一対の端子5,6とが形成
されて構成される。一方の端子５は、インバータN2を経
て、ライン７から、たとえばマイクロコンピュータなど
の処理回路８に与えられて同期動作が行われる。他方の
端子６は、インバータN3、およびもう１つのインバータ
N4を経て、ライン９に導出され、もう１つのマイクロコ
ンピュータなどの処理回路10およびその他の電気回路に
おいて用いることができる。このライン９のクロック信
号はまた、インバータN5を経て、ライン７に与えられ
る。インバータN1〜N4が正常に動作をする状態では、ラ
イン7,9のクロック信号波形は同相である。
第２図は、インバータN1の具体的な構成を示す電気回
路図である。このようなインバータN1は、半導体サブス
トレート２に形成されている。インバータN1において、
Ｎチャネル電界効果トランジスタQ1と、もう１つのＰチ
ャネル電界効果トランジスタQ2とが直列に接続され、相
補形金属酸化膜電界効果トランジスタ（MOS FET）を構
成する。トランジスタQ1のソースＳは接地され、そのド
レンＤはトランジスタQ2のドレンに接続される。トラン
ジスタQ2のソースは、ハイレベルの電位Vcに接続され
る。トランジスタQ2のゲートは接地され、ソース、ドレ
ン間の抵抗は、高く形成され、こうしてトランジスタQ2
は、いわゆるプルアップ抵抗として働く。トランジスタ
Q1のゲート、したがって接続点P1は、高電位Vcとされ
る。トランジスタQ1,Q2のドレンの接続点12はライン13
を介して、Ｐチャネル電界効果トランジスタQ3のゲート
に与えられ、またインバータN6を介してＮチャネル電界
効果トランジスタQ6のゲートに与えられる。Ｐチャネル
電界効果トランジスタQ4のゲートと、Ｎチャネル電界効
果トランジスタQ5の各ゲートには、第１図の入力３に対
応する入力用接続点P3からライン14を介して、信号が入
力される。トランジスタQ4,Q5の接続点は、第１図の出
力４に対応する出力用接続点P2にライン15を介して接続
される。トランジスタQ3〜Q6は、直列に接続される。
路図である。このようなインバータN1は、半導体サブス
トレート２に形成されている。インバータN1において、
Ｎチャネル電界効果トランジスタQ1と、もう１つのＰチ
ャネル電界効果トランジスタQ2とが直列に接続され、相
補形金属酸化膜電界効果トランジスタ（MOS FET）を構
成する。トランジスタQ1のソースＳは接地され、そのド
レンＤはトランジスタQ2のドレンに接続される。トラン
ジスタQ2のソースは、ハイレベルの電位Vcに接続され
る。トランジスタQ2のゲートは接地され、ソース、ドレ
ン間の抵抗は、高く形成され、こうしてトランジスタQ2
は、いわゆるプルアップ抵抗として働く。トランジスタ
Q1のゲート、したがって接続点P1は、高電位Vcとされ
る。トランジスタQ1,Q2のドレンの接続点12はライン13
を介して、Ｐチャネル電界効果トランジスタQ3のゲート
に与えられ、またインバータN6を介してＮチャネル電界
効果トランジスタQ6のゲートに与えられる。Ｐチャネル
電界効果トランジスタQ4のゲートと、Ｎチャネル電界効
果トランジスタQ5の各ゲートには、第１図の入力３に対
応する入力用接続点P3からライン14を介して、信号が入
力される。トランジスタQ4,Q5の接続点は、第１図の出
力４に対応する出力用接続点P2にライン15を介して接続
される。トランジスタQ3〜Q6は、直列に接続される。
トランジスタQ1のゲートにイオンを打ち込まないとき
には、本来のトランジスタとしての働きをし、ゲートに
イオンを打ち込んだときには、遮断状態になる。トラン
ジスタQ1が遮断状態となることによって、接続点12およ
びライン13はハイレベルのままとなり、したがって入力
用接続点P3からのトランジスタQ3,Q6は遮断したままと
なる。したがってライン14に入力される信号のレベルに
かかわず、出力用接続点P2は、高インピーダンスのまま
でインバータN1において、トランジスタQ1には直列に、
高インピーダンス抵抗として働くトランジスタタ２が直
列に接続される。トランジスタQ3,Q4は、前述のように
Ｐチャネルであって、同一の導電形式であり、相互に直
列に接続される。トランジスタQ5,Q6は、前述のように
Ｎチャネルであって同一の導電形式であり、相互に直列
に接続される。
には、本来のトランジスタとしての働きをし、ゲートに
イオンを打ち込んだときには、遮断状態になる。トラン
ジスタQ1が遮断状態となることによって、接続点12およ
びライン13はハイレベルのままとなり、したがって入力
用接続点P3からのトランジスタQ3,Q6は遮断したままと
なる。したがってライン14に入力される信号のレベルに
かかわず、出力用接続点P2は、高インピーダンスのまま
でインバータN1において、トランジスタQ1には直列に、
高インピーダンス抵抗として働くトランジスタタ２が直
列に接続される。トランジスタQ3,Q4は、前述のように
Ｐチャネルであって、同一の導電形式であり、相互に直
列に接続される。トランジスタQ5,Q6は、前述のように
Ｎチャネルであって同一の導電形式であり、相互に直列
に接続される。
第３図は、インバータN1のトランジスタQ1のゲートに
イオンを打ち込んだときにおける第１図に示される半導
体集積回路１の一部の電気回路図である。端子５に入力
される外部回路からのクロックパルスは、インバータN2
を経て処理回路８に与えられる。また端子６に外部回路
からのクロックパルスが与えられると、そのクロックパ
ルスはインバータN3,N4によってそれぞれ反転されて、
ライン９を経て導出される。このときインバータN5にお
ける前述のトランジスタQ1に対応するトランジスタのゲ
ートには、イオンが打ち込まれ、遮断状態のままであ
る。こうして処理回路8,10では、各端子5,6から入力さ
れる前記クロックパルスであるクロック同期信号に同期
してそれぞれの演算処理動作を行う。
イオンを打ち込んだときにおける第１図に示される半導
体集積回路１の一部の電気回路図である。端子５に入力
される外部回路からのクロックパルスは、インバータN2
を経て処理回路８に与えられる。また端子６に外部回路
からのクロックパルスが与えられると、そのクロックパ
ルスはインバータN3,N4によってそれぞれ反転されて、
ライン９を経て導出される。このときインバータN5にお
ける前述のトランジスタQ1に対応するトランジスタのゲ
ートには、イオンが打ち込まれ、遮断状態のままであ
る。こうして処理回路8,10では、各端子5,6から入力さ
れる前記クロックパルスであるクロック同期信号に同期
してそれぞれの演算処理動作を行う。
第４図は、半導体集積回路１の他の使用状態を示す電
気回路図である。この実施例では、インバータN1の前記
トランジスタQ1と、インバータN2に対応するトランジス
タQ1の各ゲートにイオンが打ち込まれて、そのインバー
タN1,N2が遮断状態となっている。端子６を経て入力さ
れるクロックパルスは、インバータN3,N4を経て処理回
路10に与えられ、またインバータN5を経て、処理回路８
に与えられる。このようにインバータN1,N2,N5は、第２
図のように同一構成を有する。
気回路図である。この実施例では、インバータN1の前記
トランジスタQ1と、インバータN2に対応するトランジス
タQ1の各ゲートにイオンが打ち込まれて、そのインバー
タN1,N2が遮断状態となっている。端子６を経て入力さ
れるクロックパルスは、インバータN3,N4を経て処理回
路10に与えられ、またインバータN5を経て、処理回路８
に与えられる。このようにインバータN1,N2,N5は、第２
図のように同一構成を有する。
第５図は、第１図に示される半導体集積回路１の他の
使用状態を示す電気回路図である。一対の端子5,6には
水晶発振子17が接続され、さらにコンデンサ18,19が接
続される。この実施例では、インバータN1のトランジス
タQ1のゲートには、イオンが打ち込まれておらず、この
ようなインバータN1と正帰還用抵抗R1と、水晶発振子17
と、コンデンサ18,19とによって発振回路20が構成され
る。インバータN2のトランジスタQ1のゲートには、イオ
ンが打込まれており、したがってこのインバータN2のト
ランジスタQ1は遮断状態となっている。この発振回路20
からの発振出力は、インバータN3,N4を経て処理回路10
に与えられ、またインバータN5を介して処理回路８に与
えられる。
使用状態を示す電気回路図である。一対の端子5,6には
水晶発振子17が接続され、さらにコンデンサ18,19が接
続される。この実施例では、インバータN1のトランジス
タQ1のゲートには、イオンが打ち込まれておらず、この
ようなインバータN1と正帰還用抵抗R1と、水晶発振子17
と、コンデンサ18,19とによって発振回路20が構成され
る。インバータN2のトランジスタQ1のゲートには、イオ
ンが打込まれており、したがってこのインバータN2のト
ランジスタQ1は遮断状態となっている。この発振回路20
からの発振出力は、インバータN3,N4を経て処理回路10
に与えられ、またインバータN5を介して処理回路８に与
えられる。
第４図および第５図の各使用状態では、処理回路8,10
は同一の周波数で同期動作を行う。
は同一の周波数で同期動作を行う。
発明の効果 本発明によれば、半導体サブストレートに、第１、第
２および第３インバータN1,N2,N5と、正帰還用抵抗R1
と、第１および第２接続端子5,6とが設けられ、これら
のインバータN1,N2,N5に含まれている第１電界効果トラ
ンジスタQ1のゲートに選択的にイオンを打込むことによ
って、またはイオンを打込まないものとすることによっ
て、第１および第２接続端子5,6からの各信号に同期さ
せて、または第１および第２接続端子5,6に水晶発振子1
7およびコンデンサ18,19を接続することなどによって、
各種の態様で、その半導体サブストレートに形成された
マイクロコンピュータなどの処理回路8,10の同期動作を
行わせることができる。
２および第３インバータN1,N2,N5と、正帰還用抵抗R1
と、第１および第２接続端子5,6とが設けられ、これら
のインバータN1,N2,N5に含まれている第１電界効果トラ
ンジスタQ1のゲートに選択的にイオンを打込むことによ
って、またはイオンを打込まないものとすることによっ
て、第１および第２接続端子5,6からの各信号に同期さ
せて、または第１および第２接続端子5,6に水晶発振子1
7およびコンデンサ18,19を接続することなどによって、
各種の態様で、その半導体サブストレートに形成された
マイクロコンピュータなどの処理回路8,10の同期動作を
行わせることができる。
こうして半導体集積回路を大量生産し、第１、第２お
よび第３インバータN1,N2,N5の第１電界効果トランジス
タQ1のゲートにイオンを打込み、または打込まないまま
の状態とすることによって、希望する信号を処理回路8,
10の同期動作のために用いることができ、用途が拡大す
る。
よび第３インバータN1,N2,N5の第１電界効果トランジス
タQ1のゲートにイオンを打込み、または打込まないまま
の状態とすることによって、希望する信号を処理回路8,
10の同期動作のために用いることができ、用途が拡大す
る。
第１図は本発明の一実施例の半導体集積回路１の電気回
路図、第２図はインバータN1の具体的な電気的構成を示
す電気回路図、第３図は半導体集積回路１の１つの使用
状態を示す電気回路図、第４図は半導体集積回路１の他
の使用状態を示す電気回路図、第５図は半導体集積回路
１のさらに他の使用状態を示す電気回路図である。 １……半導体集積回路、２……半導体サブストレート、
5,6……端子、8,10……処理回路、N1〜N5,N6……インバ
ータ、R1……正帰還用抵抗
路図、第２図はインバータN1の具体的な電気的構成を示
す電気回路図、第３図は半導体集積回路１の１つの使用
状態を示す電気回路図、第４図は半導体集積回路１の他
の使用状態を示す電気回路図、第５図は半導体集積回路
１のさらに他の使用状態を示す電気回路図である。 １……半導体集積回路、２……半導体サブストレート、
5,6……端子、8,10……処理回路、N1〜N5,N6……インバ
ータ、R1……正帰還用抵抗
Claims (1)
- 【請求項１】（ａ）半導体サブストレートに、 （ｂ）第１インバータN1と、 （ｃ）第１インバータN1の入力３に、入力が接続される
第２インバータN2と、 （ｄ）第１インバータN1の出力に、第１接続点９で入力
が接続され、第２インバータN2の出力に、第２接続点７
で出力が接続される第３インバータN5と、 （ｅ）第１インバータN1の入出力3,4間に接続される正
帰還用抵抗R1と、 （ｆ）第１インバータN1の入出力3,4にそれぞれ接続さ
れる第１および第２接続端子5,6と、 （ｇ）第１および第２接続点9,7からの信号に同期して
それぞれ動作する処理回路8,10とを設け、 （ｈ）第１、第２および第３の各インバータN1,N2,N5
は、 （h1）ゲートにイオンが打込み可能であり、イオンが打
込まれることによって遮断状態となる第１電界効果トラ
ンジスタQ1と、 （h2）第１電界効果トランジスタQ1に第３接続点12で直
列に接続されて第１直列回路を構成する高インピーダン
ス抵抗Q2と、 （h3）第１導電形式であって相互に直列に接続されて第
２直列回路を構成する第２および第３電界効果トランジ
スタQ3,Q4であって、第３接続点12が第２電界効果トラ
ンジスタQ3のゲートに接続される第２および第３電界効
果トランジスタQ3,Q4と、 （h4）第２および第３電界効果トランジスタQ3,Q4とは
異なる第２導電形式であって相互に直列に接続されて第
３直列回路を構成する第４および第５電界効果トランジ
スタQ5,Q6であって、この第３直列回路は、第２直列回
路と第４接続点15で直列に接続される第４および第５電
界効果トランジスタQ5,Q6と、 （h5）第３接続点12の出力を第５電界効果トランジスタ
Q6のゲートに与える第４インバータN6と、 （h6）電源H,VCであって、 第１電界効果トランジスタQ1のゲートに、その第１電界
効果トランジスタQ1が導通する電位を与え、 第１直列回路の両端に電圧を与え、 第２および第３直列回路が直列に接続されて構成される
直列回路の両端に電圧を与える電源H,VCとを含み、 （h7）第３および第４電界効果トランジスタQ4,Q5のゲ
ートが共通接続されて入力P3となり、 （h8）第４接続点15が出力P2となることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236472A JP2682895B2 (ja) | 1990-09-05 | 1990-09-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236472A JP2682895B2 (ja) | 1990-09-05 | 1990-09-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04115563A JPH04115563A (ja) | 1992-04-16 |
| JP2682895B2 true JP2682895B2 (ja) | 1997-11-26 |
Family
ID=17001248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2236472A Expired - Fee Related JP2682895B2 (ja) | 1990-09-05 | 1990-09-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682895B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58201352A (ja) * | 1982-05-19 | 1983-11-24 | Nec Corp | 集積回路装置 |
-
1990
- 1990-09-05 JP JP2236472A patent/JP2682895B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04115563A (ja) | 1992-04-16 |
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