JP2682088B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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- H01L29/42312—Gate electrodes for field effect devices
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、電界効果トランジスタ及びその製造方法に
関する。
関する。
B.発明の概要 本発明の電界効果トランジスタは、P-層上部にn+ソー
ス層を設け、このソース層より前記P-層にＶ溝を設け、
このＶ溝面を酸化膜とした電界効果トランジスタにおい
て、前記Ｖ溝を前記ソース層の下面より僅か上に段部が
位置する段付Ｖ溝としてこの段部の下に前記ソース層の
薄い部分を形成すると共に、前記P-層の前記ソース層の
薄い部分より外側部分にP+拡散層を設け、電子電流経路
抵抗を大きくすると共に、ホール電流経路抵抗を小さく
したものである。
ス層を設け、このソース層より前記P-層にＶ溝を設け、
このＶ溝面を酸化膜とした電界効果トランジスタにおい
て、前記Ｖ溝を前記ソース層の下面より僅か上に段部が
位置する段付Ｖ溝としてこの段部の下に前記ソース層の
薄い部分を形成すると共に、前記P-層の前記ソース層の
薄い部分より外側部分にP+拡散層を設け、電子電流経路
抵抗を大きくすると共に、ホール電流経路抵抗を小さく
したものである。
また、その製造方法は、P-層にP+拡散層を設けた後に
n+ソース層を設け、このソース層に２段に分けてエッチ
ングを行い段付Ｖ溝を設けるようにしたものである。
n+ソース層を設け、このソース層に２段に分けてエッチ
ングを行い段付Ｖ溝を設けるようにしたものである。
C.従来の技術 従来の竪型MOS電界効果トランジスタ（以下FETとい
う）は、第３図に示すように構成されており、ゲート電
極Ｇに電圧を印加することによって、酸化物SiO2との界
面近傍に薄いＰ層の反転層を形成させ、それにより電子
e-が矢印方向に流れ、ゲート電圧を取り去ると反転層が
蓄積状態となり電子e-は流れなくなる。これにより高速
のスイッチングを行うことができる。MOSFETは竪型にし
たことによりチャネル形成密度が上がり、電流容量が増
す事によって電力用としての用途が開けた。
う）は、第３図に示すように構成されており、ゲート電
極Ｇに電圧を印加することによって、酸化物SiO2との界
面近傍に薄いＰ層の反転層を形成させ、それにより電子
e-が矢印方向に流れ、ゲート電圧を取り去ると反転層が
蓄積状態となり電子e-は流れなくなる。これにより高速
のスイッチングを行うことができる。MOSFETは竪型にし
たことによりチャネル形成密度が上がり、電流容量が増
す事によって電力用としての用途が開けた。
最近更に消費電力を軽減するために、ON抵抗を下げ、
更に電流容量を上げる試みがなされた。第４図，第５図
にバイポーラ型のMOSFETを示す。これらは電流キャリア
を電子ｅとホールｈにすることによってON抵抗を下げ、
かつ、第５図はゲート位置を低くして電流経路を短縮し
更に抵抗を下げている。
更に電流容量を上げる試みがなされた。第４図，第５図
にバイポーラ型のMOSFETを示す。これらは電流キャリア
を電子ｅとホールｈにすることによってON抵抗を下げ、
かつ、第５図はゲート位置を低くして電流経路を短縮し
更に抵抗を下げている。
D.発明が解決しようとする課題 ところが、このバイポーラ型の構造では、点線枠ａで
囲まれている部分がサイリスタ構造（寄生サイリスタ）
となり、この寄生サイリスタが、或る印加電圧以上では
ONの状態になるため、ゲート信号によるターン−オフが
できなくなる。この現象はラッチアップと呼ばれる。
囲まれている部分がサイリスタ構造（寄生サイリスタ）
となり、この寄生サイリスタが、或る印加電圧以上では
ONの状態になるため、ゲート信号によるターン−オフが
できなくなる。この現象はラッチアップと呼ばれる。
＜ラッチアップが起こらない条件＞ 寄生サイリスタ部分は、第６図に示すようにnpn接合
とpnp接合の二つのトランジスタを組み合わせた構造と
なっており、各々の電流増幅率が次式（１）を満たす限
りはラッチアップは抑制できる。
とpnp接合の二つのトランジスタを組み合わせた構造と
なっており、各々の電流増幅率が次式（１）を満たす限
りはラッチアップは抑制できる。
αpnp＋αnpn＜１ …（１） ここで、αnpn＝IC/IE,IE＝IB＋IC これを更に第７図で説明すると、電子e-の経路抵抗RN
とホールh+の経路抵抗RPが並列に存在すると考えられ、
次式（２）を満たす限りラッチアップは起こらない。
とホールh+の経路抵抗RPが並列に存在すると考えられ、
次式（２）を満たす限りラッチアップは起こらない。
Ih・RP−Ie・RN＜Vb ここで、Ih;ホール電流,Ie;電子電流,Vb;拡散電位差 従って、上記式（１），（２）を満たすためには、 ｉ）Ihを小さくする。
ii）RPを小さくする。
iii）RNを大きくする。
等の工夫が必要である。
本発明は、バイポーラ型MOSFETにおいて、ラッチアッ
プが起こらないための条件として前記ii）,iii）項を満
たすことのできる半導体装置及びその製造方法を提供す
るものである。
プが起こらないための条件として前記ii）,iii）項を満
たすことのできる半導体装置及びその製造方法を提供す
るものである。
E.課題を解決するための手段 上記目的を達成するために、本発明の電界効果トラン
ジスタは、P-層上部にn+ソース層を設け、このソース層
より前記P-層にＶ溝を設け、このＶ溝面を酸化膜とした
電界効果トランジスタにおいて、前記Ｖ溝を前記ソース
層の下面より僅か上に段部が位置する段付Ｖ溝としてこ
の段部の下に前記ソース層の薄い部分を形成すると共
に、前記P-層の前記ソース層の薄い部分より外側部分に
P+拡散層を設けたものである。
ジスタは、P-層上部にn+ソース層を設け、このソース層
より前記P-層にＶ溝を設け、このＶ溝面を酸化膜とした
電界効果トランジスタにおいて、前記Ｖ溝を前記ソース
層の下面より僅か上に段部が位置する段付Ｖ溝としてこ
の段部の下に前記ソース層の薄い部分を形成すると共
に、前記P-層の前記ソース層の薄い部分より外側部分に
P+拡散層を設けたものである。
そして、前記電界効果トランジスタは、P-層にP+拡散
層を設けた後にn+ソース層を設け、このソース層に２段
に分けてエッチングを行い段付Ｖ溝を設けて製造するの
がよい。
層を設けた後にn+ソース層を設け、このソース層に２段
に分けてエッチングを行い段付Ｖ溝を設けて製造するの
がよい。
F.作用 電子電流は、n+ソース層より薄くなったn+ソース層部
分を通ってゲート電極，ゲート酸化膜,P-層により形成
されるｎチャネル層を経てドレイン電極の方に流れる。
分を通ってゲート電極，ゲート酸化膜,P-層により形成
されるｎチャネル層を経てドレイン電極の方に流れる。
電子電流の流れるn+ソース層とチャネルとの間は薄い
n+拡散層となっているので、ソース層からチャネルに至
る電子電流経路抵抗RNが大きくなる。
n+拡散層となっているので、ソース層からチャネルに至
る電子電流経路抵抗RNが大きくなる。
ホール電流は、ドレイン電極からシリコン基板,n+エ
ピタキシャル層等を経てP-層からP+層を通ってソース電
極に流れる。このためP-層からソース電極に至るホール
電流経路抵抗RPが小さくなる。
ピタキシャル層等を経てP-層からP+層を通ってソース電
極に流れる。このためP-層からソース電極に至るホール
電流経路抵抗RPが小さくなる。
抵抗RNが大きくなり、抵抗RPが小さくなるので、寄生
サイリスタによるラッチアップ現象が起こる電圧が高く
なる。
サイリスタによるラッチアップ現象が起こる電圧が高く
なる。
G.実施例 本発明の実施例に係る電界効果トランジスタを製造方
法と共に説明する。
法と共に説明する。
P+シリコン基板１上に、n+エピタキシャル層2,n-エピ
タキシャル層3,P-エピタキシャル層４を順次設ける。P-
層４のゲート構造部分となる部分の外側部分をP+拡散層
５とし、次いでP-層４の上部及びP+拡散層５の上部内側
部分にかけてn+拡散してソース層６を設ける。
タキシャル層3,P-エピタキシャル層４を順次設ける。P-
層４のゲート構造部分となる部分の外側部分をP+拡散層
５とし、次いでP-層４の上部及びP+拡散層５の上部内側
部分にかけてn+拡散してソース層６を設ける。
次に、ソース層６に２段階に分けてエッチングを行い
P-層４の底部に達する段部７′のある段付Ｖ溝７を設
け、段部７′とP-層４との間に薄いソース層６′部分を
形成する。
P-層４の底部に達する段部７′のある段付Ｖ溝７を設
け、段部７′とP-層４との間に薄いソース層６′部分を
形成する。
この段付Ｖ溝７の内面にSiO2ゲート膜８を設け、ゲー
ト酸化膜８にゲート電極９を設ける。そして、ソース層
６とP+拡散層５上にソース電極10を、シリコン基板１の
裏面にドレイン電極11を設けて構成される。
ト酸化膜８にゲート電極９を設ける。そして、ソース層
６とP+拡散層５上にソース電極10を、シリコン基板１の
裏面にドレイン電極11を設けて構成される。
このように構成された電界効果トランジスタは、ソー
ス層６の下部が薄く構成されているので、ソース電極と
ｎチャネル層４′間の電子電流経路抵抗RNが大きくな
り、又ホール電流はP-層４からP+拡散層５を通ってソー
ス電極10に流れるので、ホール電流経路抵抗RPが小さく
なる。
ス層６の下部が薄く構成されているので、ソース電極と
ｎチャネル層４′間の電子電流経路抵抗RNが大きくな
り、又ホール電流はP-層４からP+拡散層５を通ってソー
ス電極10に流れるので、ホール電流経路抵抗RPが小さく
なる。
従って、前記ii）及びiii）項の条件を満たすことが
でき、第２図のように、本発明の電界トランジスタａ
は、ラッチアップ現象の起こる電圧VFを従来同タイプの
電界効果トランジスタｂに比し大幅にアップさせること
ができた。
でき、第２図のように、本発明の電界トランジスタａ
は、ラッチアップ現象の起こる電圧VFを従来同タイプの
電界効果トランジスタｂに比し大幅にアップさせること
ができた。
なお、上記実施例ではP-層をエピタキシャル層とし、
ソース層を拡散層としているが、P-層を拡散層とし、ソ
ース層をイオン注入によるものにするなど、適宜変更し
うることはいうまでもない。
ソース層を拡散層としているが、P-層を拡散層とし、ソ
ース層をイオン注入によるものにするなど、適宜変更し
うることはいうまでもない。
H.発明の効果 本発明は、上述のとおり構成されているので、電子電
流経路抵抗が大きくなり、又ホール電流経路抵抗が小さ
くなるので、寄生サイリスタによるラッチアップ現象の
起きる電圧を大幅に高くすることができる。
流経路抵抗が大きくなり、又ホール電流経路抵抗が小さ
くなるので、寄生サイリスタによるラッチアップ現象の
起きる電圧を大幅に高くすることができる。
第１図は本発明の実施例を示す正断面図、第２図はラッ
チアップ現象の起こる電圧曲線図、第３図乃至第５図は
夫々異なる従来電界効果トランジスタを示す正断面図、
第６図は寄生サイリスタの構成図、第７図（ａ）は電子
電流及びホール電流経路説明図、第７図（ｂ）は経路抵
抗説明図である。 １……P+シリコン基板、４……P-エピタキシャル層、５
……P+拡散層、６……n+ソース層、７……段付Ｖ溝、８
……ゲート酸化膜。
チアップ現象の起こる電圧曲線図、第３図乃至第５図は
夫々異なる従来電界効果トランジスタを示す正断面図、
第６図は寄生サイリスタの構成図、第７図（ａ）は電子
電流及びホール電流経路説明図、第７図（ｂ）は経路抵
抗説明図である。 １……P+シリコン基板、４……P-エピタキシャル層、５
……P+拡散層、６……n+ソース層、７……段付Ｖ溝、８
……ゲート酸化膜。
Claims (2)
- 【請求項１】P-層上部にn+ソース層を設け、このソース
層より前記P-層にＶ溝を設け、このＶ溝面を酸化膜とし
た電界効果トランジスタにおいて、 前記Ｖ溝を前記ソース層の下面より僅か上に段部が位置
する段付Ｖ溝としてこの段部の下に前記ソース層の薄い
部分を形成すると共に、前記P-層の前記ソース層の薄い
部分より外側部分にP+拡散層を設けたことを特徴とする
電界効果トランジスタ。 - 【請求項２】P-層にP+拡散層を設けた後にn+ソース層を
設け、このソース層に２段に分けてエッチングを行い段
付Ｖ溝を設けることを特徴とした請求項（１）記載の電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31154588A JP2682088B2 (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31154588A JP2682088B2 (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156677A JPH02156677A (ja) | 1990-06-15 |
| JP2682088B2 true JP2682088B2 (ja) | 1997-11-26 |
Family
ID=18018525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31154588A Expired - Lifetime JP2682088B2 (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682088B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4680495B2 (ja) * | 2003-12-09 | 2011-05-11 | 株式会社豊田中央研究所 | 半導体装置 |
-
1988
- 1988-12-09 JP JP31154588A patent/JP2682088B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02156677A (ja) | 1990-06-15 |
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