JP2680952B2 - 遅延パルス発生回路 - Google Patents
遅延パルス発生回路Info
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- JP2680952B2 JP2680952B2 JP3260210A JP26021091A JP2680952B2 JP 2680952 B2 JP2680952 B2 JP 2680952B2 JP 3260210 A JP3260210 A JP 3260210A JP 26021091 A JP26021091 A JP 26021091A JP 2680952 B2 JP2680952 B2 JP 2680952B2
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- JP
- Japan
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- npn transistor
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- delay pulse
- collector
- generation circuit
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Description
【０００１】
【産業上の利用分野】本発明は遅延パルス発生回路に関
し、特に、半導体集積回路により形成される遅延パルス
発生回路に関する。
し、特に、半導体集積回路により形成される遅延パルス
発生回路に関する。
【０００２】
【従来の技術】一般的に用いられている、集積化された
遅延パルス発生回路の回路図が図１に示される。また、
この遅延パルス発生回路において用いられている従来の
ＮＰＮトランジスタの構造断面図が、図４に示される。
また、図３（ａ）、（ｂ）および（ｃ）に示されるの
は、上記遅延パルス発生回路における入出力特性を示す
図である。図１に示されるように、集積化された遅延パ
ルス発生回路は、ＮＰＮトランジスタ１１と、抵抗１２
と、コンデンサ１３と、定電流源２４と、コンパレータ
１５と、基準電圧源１６とを備えて構成される。また、
図４に示されるように、従来のＮＰＮトランジスタの構
造としては、Ｐ型基板４１、Ｐ型アイソレーション領域
４２、Ｎ型エピタキシャル層４３、Ｐ型ベース領域４
４、Ｎ型エミッタ領域４５、コレクタ電極引出用Ｎ型領
域４６およびＮ型埋込層４７により構成されている。
遅延パルス発生回路の回路図が図１に示される。また、
この遅延パルス発生回路において用いられている従来の
ＮＰＮトランジスタの構造断面図が、図４に示される。
また、図３（ａ）、（ｂ）および（ｃ）に示されるの
は、上記遅延パルス発生回路における入出力特性を示す
図である。図１に示されるように、集積化された遅延パ
ルス発生回路は、ＮＰＮトランジスタ１１と、抵抗１２
と、コンデンサ１３と、定電流源２４と、コンパレータ
１５と、基準電圧源１６とを備えて構成される。また、
図４に示されるように、従来のＮＰＮトランジスタの構
造としては、Ｐ型基板４１、Ｐ型アイソレーション領域
４２、Ｎ型エピタキシャル層４３、Ｐ型ベース領域４
４、Ｎ型エミッタ領域４５、コレクタ電極引出用Ｎ型領
域４６およびＮ型埋込層４７により構成されている。
【０００３】図１において、入力端子５１より“Ｌ”レ
ベルの入力信号（図３（ａ）参照）が入力されると、Ｎ
ＰＮトランジスタ１１はオフとなり、定電流源１４を介
してコンデンサ１３に対する充電が開始されて、節点Ａ
における電位は、図３（ｂ）に示されるように上昇して
ゆき、次段のコンパレータ１５のしきい値電圧ＶTHを越
えると、図３（ｃ）に示されるように、出力端子５３に
は“Ｈ”レベルの出力信号が出力される。この場合、入
力信号と出力信号との間の遅延時間をｔd とすると、こ
の遅延時間ｔd は、次式により与えられる。
ベルの入力信号（図３（ａ）参照）が入力されると、Ｎ
ＰＮトランジスタ１１はオフとなり、定電流源１４を介
してコンデンサ１３に対する充電が開始されて、節点Ａ
における電位は、図３（ｂ）に示されるように上昇して
ゆき、次段のコンパレータ１５のしきい値電圧ＶTHを越
えると、図３（ｃ）に示されるように、出力端子５３に
は“Ｈ”レベルの出力信号が出力される。この場合、入
力信号と出力信号との間の遅延時間をｔd とすると、こ
の遅延時間ｔd は、次式により与えられる。
【０００４】ｔd ＝（Ｃ13・ＶTH）／Ｉ14 上式において、Ｃ13はコンデンサ１３の容量値、ＶTH
はコンパレータ１５のしきい値電圧、そしてＩ14は、定
電流源１４の電流値である。
はコンパレータ１５のしきい値電圧、そしてＩ14は、定
電流源１４の電流値である。
【０００５】
【発明が解決しようとする課題】上述した従来の遅延パ
ルス発生回路においては、遅延時間ｔd として長い時間
を設定するためには、集積回路内のコンデンサ１３の値
は、図４に示されるＮＰＮトランジスタの構造に関連し
て、チップ面積との兼合いで余り大きくすることができ
ないため、定電流源１４の電流値を微少な電流値に選択
する必要がある。一般に、コンデンサ１３の値は、３０
ｐＦ程度までが限界であるものとして、基準電圧源１６
の電圧を３．０Ｖとすると、遅延時間ｔd を１００ｍｓ
程度に設定するためには、定電流源１４の電流値として
は、０．９ｎＡ程度の微少な電流が必要となる。この場
合に、ＮＰＮトランジスタ１１においては、高温におい
てコレクタからＰ型基盤である接地端に対してリーク電
流が流れ、このリーク電流値は、温度８〜１０°Ｃにお
いて倍となり、接合温度が１２５°Ｃにおいては１ｎＡ
の電流値となる（図５における１０２を参照）。
ルス発生回路においては、遅延時間ｔd として長い時間
を設定するためには、集積回路内のコンデンサ１３の値
は、図４に示されるＮＰＮトランジスタの構造に関連し
て、チップ面積との兼合いで余り大きくすることができ
ないため、定電流源１４の電流値を微少な電流値に選択
する必要がある。一般に、コンデンサ１３の値は、３０
ｐＦ程度までが限界であるものとして、基準電圧源１６
の電圧を３．０Ｖとすると、遅延時間ｔd を１００ｍｓ
程度に設定するためには、定電流源１４の電流値として
は、０．９ｎＡ程度の微少な電流が必要となる。この場
合に、ＮＰＮトランジスタ１１においては、高温におい
てコレクタからＰ型基盤である接地端に対してリーク電
流が流れ、このリーク電流値は、温度８〜１０°Ｃにお
いて倍となり、接合温度が１２５°Ｃにおいては１ｎＡ
の電流値となる（図５における１０２を参照）。
【０００６】従って、コンデンサ１３に対する充電電
流、即ち、定電流源１４の電流は、全てＮＰＮトランジ
スタ１１のリーク電流として流入し、節点Ａにおける電
位レベルは“Ｌ”レベルのままとなって、出力端子５３
より所望の出力信号が得られなくなる誤動作を生じると
いう欠点がある。また、前記リーク電流により、遅延パ
ルス発生回路における長い遅延時間の設定が困難になる
とともに、遅延時間が、高温時において長くなるという
温度特性劣化という欠点がある。
流、即ち、定電流源１４の電流は、全てＮＰＮトランジ
スタ１１のリーク電流として流入し、節点Ａにおける電
位レベルは“Ｌ”レベルのままとなって、出力端子５３
より所望の出力信号が得られなくなる誤動作を生じると
いう欠点がある。また、前記リーク電流により、遅延パ
ルス発生回路における長い遅延時間の設定が困難になる
とともに、遅延時間が、高温時において長くなるという
温度特性劣化という欠点がある。
【０００７】
【課題を解決するための手段】本発明の遅延パルス発生
回路は、ベースに所定の入力信号が入力され、コレクタ
が定電流源を介して所定の電源に接続されるとともに、
エミッタが接地電位に接続されるＮＰＮトランジスタ
と、前記ＮＰＮトランジスタのコレクタとエミッタとの
間に接続されるコンデンサと、正相入力端子が前記ＮＰ
Ｎトランジスタのコレクタに接続され、逆相入力端子が
所定の基準電圧源に接続されるコンパレータと、により
構成される集積化された遅延パルス発生回路において、
前記ＮＰＮトランジスタのみが、Ｎ型埋込層を除去する
構造により形成されることを特徴としている。
回路は、ベースに所定の入力信号が入力され、コレクタ
が定電流源を介して所定の電源に接続されるとともに、
エミッタが接地電位に接続されるＮＰＮトランジスタ
と、前記ＮＰＮトランジスタのコレクタとエミッタとの
間に接続されるコンデンサと、正相入力端子が前記ＮＰ
Ｎトランジスタのコレクタに接続され、逆相入力端子が
所定の基準電圧源に接続されるコンパレータと、により
構成される集積化された遅延パルス発生回路において、
前記ＮＰＮトランジスタのみが、Ｎ型埋込層を除去する
構造により形成されることを特徴としている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は、前述のように、従来例の回路図で
あるが、回路図自体としては、本発明においても、従来
例の場合と同様である。しかしながら、ＮＰＮトランジ
スタ１１としては、本発明においては、図４におけるＮ
型埋込層４７を除去したデバイス構造のＮＰＮトランジ
スタが用いられているところに特徴がある。即ち、使用
されるＮＰＮトランジスタの構造が従来例の場合と異な
っており、図１に対応する、本実施例における回路動作
自体については、前述の従来例の場合と同様である。
あるが、回路図自体としては、本発明においても、従来
例の場合と同様である。しかしながら、ＮＰＮトランジ
スタ１１としては、本発明においては、図４におけるＮ
型埋込層４７を除去したデバイス構造のＮＰＮトランジ
スタが用いられているところに特徴がある。即ち、使用
されるＮＰＮトランジスタの構造が従来例の場合と異な
っており、図１に対応する、本実施例における回路動作
自体については、前述の従来例の場合と同様である。
【００１０】図２は、図１に示される遅延パルス発生回
路に用いられるＮＰＮトランジスタに対応する、本発明
の一実施例の構造を示す断面図である。図２に示される
ように、本実施例の構造としては、Ｐ型基板２１、Ｐ型
アイソレーション領域２２、Ｎ型エピタキシャル層２
３、Ｐ型ベース領域２４、Ｎ型エミッタ領域２５および
コレクタ電極引出用Ｎ型領域２６により構成されてお
り、図４に示される従来例の構造との対比により明らな
ように、本実施例においては、従来例におけるＮ型埋込
層４７が除去されている。
路に用いられるＮＰＮトランジスタに対応する、本発明
の一実施例の構造を示す断面図である。図２に示される
ように、本実施例の構造としては、Ｐ型基板２１、Ｐ型
アイソレーション領域２２、Ｎ型エピタキシャル層２
３、Ｐ型ベース領域２４、Ｎ型エミッタ領域２５および
コレクタ電極引出用Ｎ型領域２６により構成されてお
り、図４に示される従来例の構造との対比により明らな
ように、本実施例においては、従来例におけるＮ型埋込
層４７が除去されている。
【００１１】図２において、本実施例の構造としては、
Ｐ型基板２１上に形成されたＮ型エピタキシャル層２３
を、Ｐ型アイソレーション層領域２２により電気的に分
離することにより形成された島領域中に、Ｐ型ベース領
域２４およびＮ型エミッタ領域２５と、Ｎ型エミッタ領
域２５と同時に拡散されたコレクタ電極引出使用Ｎ型領
域２６とを備えて形成される。
Ｐ型基板２１上に形成されたＮ型エピタキシャル層２３
を、Ｐ型アイソレーション層領域２２により電気的に分
離することにより形成された島領域中に、Ｐ型ベース領
域２４およびＮ型エミッタ領域２５と、Ｎ型エミッタ領
域２５と同時に拡散されたコレクタ電極引出使用Ｎ型領
域２６とを備えて形成される。
【００１２】一般に、図４に示される従来の集積化され
たＮＰＮトランジスタの構造においては、Ｐ型基板４１
とＰ型エピタキシャル層４３の不純物濃度が１×１０15
程度で、Ｎ型埋込層４７の不純物濃度が１×１０18程度
と高濃度であるために、Ｎ型埋込層４７においては結晶
欠陥が発生して、Ｐ型基板４１とのＰＮ接合の逆方向リ
ーク電流が発生し、図５の１０２に示されるように、そ
のリーク電流値は、コレクタ最大電流が１０ｍＡ程度の
ＮＰＮトランジスタにおいて、常温において０．１７ｐ
Ａ、接合温度１２５°Ｃにおいて１ｎＡ程度となってい
る。図２に示される本実施例において使用されるＮＰＮ
トランジスタの構造による場合には、ｏ純物が高濃度な
Ｎ型埋込層が除去されており、不純物濃度が１０15程度
の低濃度のＰ型基板２１とエピタキシャル層２３同士の
ＰＮ接合により形成されるために、逆方向リーク電流は
小さく、図５の１０１に示されるように、常温において
は、０．３４ｆＡ、接合温度１２５°Ｃにおいて２ｐＡ
程度となり、ＮＰＮトランジスタのコレクタから接地端
（Ｐ型基板２１）に流れるリーク電流を、従来構造のＮ
ＰＮトランジスタの場合に比較して１／５００程度に圧
縮することができる。
たＮＰＮトランジスタの構造においては、Ｐ型基板４１
とＰ型エピタキシャル層４３の不純物濃度が１×１０15
程度で、Ｎ型埋込層４７の不純物濃度が１×１０18程度
と高濃度であるために、Ｎ型埋込層４７においては結晶
欠陥が発生して、Ｐ型基板４１とのＰＮ接合の逆方向リ
ーク電流が発生し、図５の１０２に示されるように、そ
のリーク電流値は、コレクタ最大電流が１０ｍＡ程度の
ＮＰＮトランジスタにおいて、常温において０．１７ｐ
Ａ、接合温度１２５°Ｃにおいて１ｎＡ程度となってい
る。図２に示される本実施例において使用されるＮＰＮ
トランジスタの構造による場合には、ｏ純物が高濃度な
Ｎ型埋込層が除去されており、不純物濃度が１０15程度
の低濃度のＰ型基板２１とエピタキシャル層２３同士の
ＰＮ接合により形成されるために、逆方向リーク電流は
小さく、図５の１０１に示されるように、常温において
は、０．３４ｆＡ、接合温度１２５°Ｃにおいて２ｐＡ
程度となり、ＮＰＮトランジスタのコレクタから接地端
（Ｐ型基板２１）に流れるリーク電流を、従来構造のＮ
ＰＮトランジスタの場合に比較して１／５００程度に圧
縮することができる。
【００１３】従って、従来例の場合と同様に、遅延時間
を１００ｍｓ程度に設定する場合には、定電流源１４の
電流値が０．９ｎＡとなっても、接合温度１２５°Ｃの
高温時において、ＮＰＮトランジスタ１１のリーク電流
は、２ｐＡ程度の電流しか流れないので、定電流源１４
の電流は殆ど減少することなく、そのままコンデンサ１
３に対する充電電流となり、節点Ａにおける電位レベル
は“Ｌ”レベルのままとなって、出力端子５３における
出力信号が欠如されるという誤動作は防止される。ま
た、ＮＰＮトランジスタ１１のリーク電流を従来の場合
に比較して１／５００程度に低減させることができるの
で、従来例の遅延パルス発生回路において、１００ｍｓ
以上の遅延時間が得ることができなかったのに対して、
本実施例においては、その５００倍程度の長い遅延時間
を有する遅延パルス発生回路を実現することができる。
を１００ｍｓ程度に設定する場合には、定電流源１４の
電流値が０．９ｎＡとなっても、接合温度１２５°Ｃの
高温時において、ＮＰＮトランジスタ１１のリーク電流
は、２ｐＡ程度の電流しか流れないので、定電流源１４
の電流は殆ど減少することなく、そのままコンデンサ１
３に対する充電電流となり、節点Ａにおける電位レベル
は“Ｌ”レベルのままとなって、出力端子５３における
出力信号が欠如されるという誤動作は防止される。ま
た、ＮＰＮトランジスタ１１のリーク電流を従来の場合
に比較して１／５００程度に低減させることができるの
で、従来例の遅延パルス発生回路において、１００ｍｓ
以上の遅延時間が得ることができなかったのに対して、
本実施例においては、その５００倍程度の長い遅延時間
を有する遅延パルス発生回路を実現することができる。
【００１４】
【発明の効果】以上説明したように、本発明は、遅延時
間の設定をコンデンサの充電時間により決定し、前記コ
ンデンサに接続されている充放電切替用のＮＰＮトラン
ジスタを、Ｎ型埋込層を除去した構造のＮＰＮトランジ
スタにより形成することにより、高温時におけるＮＰＮ
トランジスタのリーク電流による誤動作を排除すること
ができるとともに、遅延時間を著しく増大させることが
可能となり、且つリーク電流による遅延時間の高温時に
おける増大傾向を抑制することができるという効果があ
る。
間の設定をコンデンサの充電時間により決定し、前記コ
ンデンサに接続されている充放電切替用のＮＰＮトラン
ジスタを、Ｎ型埋込層を除去した構造のＮＰＮトランジ
スタにより形成することにより、高温時におけるＮＰＮ
トランジスタのリーク電流による誤動作を排除すること
ができるとともに、遅延時間を著しく増大させることが
可能となり、且つリーク電流による遅延時間の高温時に
おける増大傾向を抑制することができるという効果があ
る。
【図１】遅延パルス発生回路を示す回路図である。
【図２】本実施例におけるＮＰＮトランジスタの構造を
示す断面図である。
示す断面図である。
【図３】遅延パルス発生回路の入出力特性を示す図であ
る。
る。
【図４】従来例におけるＮＰＮトランジスタの構造を示
す断面図である。
す断面図である。
【図５】遅延パルス発生回路におけるＮＰＮトランジス
タのリーク電流の温度特性を示す図である。
タのリーク電流の温度特性を示す図である。
１１ ＮＰＮトランジスタ １２ 抵抗 １３ コンデンサ １４ 定電流源 １５ コンパレータ １６ 基準電圧源 ２１、４１ Ｐ型基板 ２２、４２ Ｐ型アイソレーション層 ２３、４３ Ｎ型エピタキシャル層 ２４、４４ Ｐ型ベース領域 ２５、４５ Ｎ型エミッタ領域 ２６、４６ コレクタ電極引出用Ｎ型領域 ４７ Ｎ型埋込層
Claims (1)
- 【請求項１】 ベースに所定の入力信号が入力され、コ
レクタが定電流源を介して所定の電源に接続されるとと
もに、エミッタが接地電位に接続されるＮＰＮトランジ
スタと、前記ＮＰＮトランジスタのコレクタとエミッタ
との間に接続されるコンデンサと、正相入力端子が前記
ＮＰＮトランジスタのコレクタに接続され、逆相入力端
子が所定の基準電圧源に接続されるコンパレータと、に
より構成される集積化された遅延パルス発生回路におい
て、 前記ＮＰＮトランジスタのみが、Ｎ型埋込層を除去する
構造により形成されることを特徴とする遅延パルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260210A JP2680952B2 (ja) | 1991-10-08 | 1991-10-08 | 遅延パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260210A JP2680952B2 (ja) | 1991-10-08 | 1991-10-08 | 遅延パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102810A JPH05102810A (ja) | 1993-04-23 |
| JP2680952B2 true JP2680952B2 (ja) | 1997-11-19 |
Family
ID=17344878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260210A Expired - Lifetime JP2680952B2 (ja) | 1991-10-08 | 1991-10-08 | 遅延パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680952B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022737B2 (en) | 2009-01-13 | 2011-09-20 | Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. | Electronic device and delay circuit thereof |
-
1991
- 1991-10-08 JP JP3260210A patent/JP2680952B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022737B2 (en) | 2009-01-13 | 2011-09-20 | Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. | Electronic device and delay circuit thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102810A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970708 |