JP2679621B2 - クロック抽出回路 - Google Patents
クロック抽出回路Info
- Publication number
- JP2679621B2 JP2679621B2 JP6098822A JP9882294A JP2679621B2 JP 2679621 B2 JP2679621 B2 JP 2679621B2 JP 6098822 A JP6098822 A JP 6098822A JP 9882294 A JP9882294 A JP 9882294A JP 2679621 B2 JP2679621 B2 JP 2679621B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- value
- transmission information
- pattern detection
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- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタルＰＬＬ回路を
用いたクロック抽出回路に関する。
用いたクロック抽出回路に関する。
【０００２】
【従来の技術】この種のクロック抽出回路は、図４に示
すように、入力デジタル信号を受けて抽出クロック信号
を発生するデジタルＰＬＬ回路１を有し、このデジタル
ＰＬＬ回路１の抽出クロック信号を波形整形回路２に与
えるものが知られている。
すように、入力デジタル信号を受けて抽出クロック信号
を発生するデジタルＰＬＬ回路１を有し、このデジタル
ＰＬＬ回路１の抽出クロック信号を波形整形回路２に与
えるものが知られている。
【０００３】一般に、この種のクロック抽出回路では、
デジタルＰＬＬ回路１のＱ値により同期引込み時間や同
期保持能力が決定されており、Ｑ値を低くすると同期引
込み時間が短縮でき、かつ、Ｑ値を高くすると同期保持
能力が向上される。このため、同期引込み時間が短く、
同期保持能力が高いデジタルＰＬＬ回路１を用いたクロ
ック抽出回路を実現する場合には、デジタルＰＬＬ回路
１のＱ値を制御することが必要となる。
デジタルＰＬＬ回路１のＱ値により同期引込み時間や同
期保持能力が決定されており、Ｑ値を低くすると同期引
込み時間が短縮でき、かつ、Ｑ値を高くすると同期保持
能力が向上される。このため、同期引込み時間が短く、
同期保持能力が高いデジタルＰＬＬ回路１を用いたクロ
ック抽出回路を実現する場合には、デジタルＰＬＬ回路
１のＱ値を制御することが必要となる。
【０００４】従来、このような動作原理に立つクロック
抽出回路としては、例えば、特開昭６２−４７２３３号
公報に記載のように、受信した入力デジタル信号の信号
対雑音比の良否判定を行い、信号対雑音比が良い場合に
は、デジタルＰＬＬ回路のＱ値を高くし同期保持能力を
向上させ、信号対雑音比が悪い場合には、デジタルＰＬ
Ｌ回路のＱの値を低くし同期引込み時間を短縮するもの
が知られている。
抽出回路としては、例えば、特開昭６２−４７２３３号
公報に記載のように、受信した入力デジタル信号の信号
対雑音比の良否判定を行い、信号対雑音比が良い場合に
は、デジタルＰＬＬ回路のＱ値を高くし同期保持能力を
向上させ、信号対雑音比が悪い場合には、デジタルＰＬ
Ｌ回路のＱの値を低くし同期引込み時間を短縮するもの
が知られている。
【０００５】
【発明が解決しようとする課題】従来のデジタルＰＬＬ
回路のＱ値を制御しないクロック抽出回路では、Ｑ値が
高いと同期引込みに要する時間が長くなり、また、Ｑ値
が低いと同期外れが起こり易くなり、迅速でしかも安定
したクロック抽出が得られないという問題がある。
回路のＱ値を制御しないクロック抽出回路では、Ｑ値が
高いと同期引込みに要する時間が長くなり、また、Ｑ値
が低いと同期外れが起こり易くなり、迅速でしかも安定
したクロック抽出が得られないという問題がある。
【０００６】また、特開昭６２−４７２３３号公報に記
載のクロック抽出回路をＴＤＭＡ方式のように断続的に
情報を伝送するシステムに適用した場合、情報の受信を
開始した直後において、同期引込み時間が長くなること
が想定される。これは、情報の受信を開始した直後は、
信号対雑音比は一般的に良い状態にあり、前記クロック
抽出回路では、デジタルＰＬＬ回路のＱ値が高くなり同
期引込み時間が長くなってしまうという問題がある。
載のクロック抽出回路をＴＤＭＡ方式のように断続的に
情報を伝送するシステムに適用した場合、情報の受信を
開始した直後において、同期引込み時間が長くなること
が想定される。これは、情報の受信を開始した直後は、
信号対雑音比は一般的に良い状態にあり、前記クロック
抽出回路では、デジタルＰＬＬ回路のＱ値が高くなり同
期引込み時間が長くなってしまうという問題がある。
【０００７】本発明の目的は、断続的に情報が伝送され
るシステムにおいても、クロック信号を迅速にかつ安定
して抽出することができるクロック抽出回路を提供する
ことにある。
るシステムにおいても、クロック信号を迅速にかつ安定
して抽出することができるクロック抽出回路を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、デジタルＰＬＬ回路を有するクロック抽
出回路において、入力デジタル信号を受けて特定の同期
パターンを検出してパターン検出信号を出力する同期パ
ターン検出回路と、この同期パターン検出回路に接続さ
れ前記パターン検出信号を受けた時に前記デジタルＰＬ
Ｌ回路のＱ値を低値から高値に切り換えるＱ値制御回路
とを具備することを特徴とする。
決するために、デジタルＰＬＬ回路を有するクロック抽
出回路において、入力デジタル信号を受けて特定の同期
パターンを検出してパターン検出信号を出力する同期パ
ターン検出回路と、この同期パターン検出回路に接続さ
れ前記パターン検出信号を受けた時に前記デジタルＰＬ
Ｌ回路のＱ値を低値から高値に切り換えるＱ値制御回路
とを具備することを特徴とする。
【０００９】また、本発明は、デジタルＰＬＬ回路を有
するクロック抽出回路において、入力デジタル信号を受
けて特定の同期パターンを検出してパターン検出信号を
出力する同期パターン検出回路と、この同期パターン検
出回路とデジタルＰＬＬ回路とに接続され前記デジタル
ＰＬＬ回路のＱ値を制御するＱ値制御回路と、前記同期
パターン検出回路に接続され前記パターン検出信号を受
けてから一定時間だけ出力信号がＯＮとなるタイマ回路
と、前記入力デジタル信号を受けて伝送情報の有無を判
定して伝送情報が有る場合に伝送情報有信号を出力する
伝送情報判定回路と、この伝送情報判定回路とタイマ回
路とＱ値制御回路とに接続され前記タイマ回路の出力信
号がＯＮである間に前記伝送情報有信号を受けた後にこ
の伝送情報有信号が無くなった時に第１のリセット信号
を発生して前記Ｑ値制御回路に与え、また、前記タイマ
回路の出力信号がＯＮである間に前記伝送情報有信号を
受けない時に第２のリセット信号を発生して前記Ｑ値制
御回路に与えるリセット信号発生回路とを具備し、前記
Ｑ値制御回路は、前記パターン検出信号を受けた時に前
記デジタルＰＬＬ回路のＱ値を低値から高値に切り換
え、かつ、前記第１のリセット信号または第２のリセッ
ト信号を受けた時に前記デジタルＰＬＬ回路のＱ値を高
値から低値に切り換えることを特徴とする。
するクロック抽出回路において、入力デジタル信号を受
けて特定の同期パターンを検出してパターン検出信号を
出力する同期パターン検出回路と、この同期パターン検
出回路とデジタルＰＬＬ回路とに接続され前記デジタル
ＰＬＬ回路のＱ値を制御するＱ値制御回路と、前記同期
パターン検出回路に接続され前記パターン検出信号を受
けてから一定時間だけ出力信号がＯＮとなるタイマ回路
と、前記入力デジタル信号を受けて伝送情報の有無を判
定して伝送情報が有る場合に伝送情報有信号を出力する
伝送情報判定回路と、この伝送情報判定回路とタイマ回
路とＱ値制御回路とに接続され前記タイマ回路の出力信
号がＯＮである間に前記伝送情報有信号を受けた後にこ
の伝送情報有信号が無くなった時に第１のリセット信号
を発生して前記Ｑ値制御回路に与え、また、前記タイマ
回路の出力信号がＯＮである間に前記伝送情報有信号を
受けない時に第２のリセット信号を発生して前記Ｑ値制
御回路に与えるリセット信号発生回路とを具備し、前記
Ｑ値制御回路は、前記パターン検出信号を受けた時に前
記デジタルＰＬＬ回路のＱ値を低値から高値に切り換
え、かつ、前記第１のリセット信号または第２のリセッ
ト信号を受けた時に前記デジタルＰＬＬ回路のＱ値を高
値から低値に切り換えることを特徴とする。
【００１０】
【実施例】次に、本発明の１実施例を図面を参照して説
明する。
明する。
【００１１】図１は、本発明の１実施例を示すブロック
図である。
図である。
【００１２】本発明のクロック抽出回路は、デジタルＰ
ＬＬ回路１を有するクロック抽出回路において、入力デ
ジタル信号を受ける同期パターン検出回路３と、この同
期パターン検出回路３とデジタルＰＬＬ回路１とに接続
されたＱ値制御回路４と、前記同期パターン検出回路３
に接続されたタイマ回路５と、前記入力デジタル信号を
受ける伝送情報判定回路６と、この伝送情報判定回路６
とタイマ回路５とＱ値制御回路４とに接続されたリセッ
ト信号発生回路７とを具備している。
ＬＬ回路１を有するクロック抽出回路において、入力デ
ジタル信号を受ける同期パターン検出回路３と、この同
期パターン検出回路３とデジタルＰＬＬ回路１とに接続
されたＱ値制御回路４と、前記同期パターン検出回路３
に接続されたタイマ回路５と、前記入力デジタル信号を
受ける伝送情報判定回路６と、この伝送情報判定回路６
とタイマ回路５とＱ値制御回路４とに接続されたリセッ
ト信号発生回路７とを具備している。
【００１３】前記同期パターン検出回路３は、前記入力
デジタル信号を受けて特定の同期パターンを検出してパ
ターン検出信号を出力する。前記Ｑ値制御回路４は、前
記デジタルＰＬＬ回路１のＱ値を制御する。前記タイマ
回路５は、前記同期パターン検出回路３に接続され前記
パターン検出信号を受けてから一定時間だけ出力信号が
ＯＮとなる。前記伝送情報判定回路６は、前記入力デジ
タル信号を受けて伝送情報の有無を判定して伝送情報が
有る場合に伝送情報有信号を出力する。
デジタル信号を受けて特定の同期パターンを検出してパ
ターン検出信号を出力する。前記Ｑ値制御回路４は、前
記デジタルＰＬＬ回路１のＱ値を制御する。前記タイマ
回路５は、前記同期パターン検出回路３に接続され前記
パターン検出信号を受けてから一定時間だけ出力信号が
ＯＮとなる。前記伝送情報判定回路６は、前記入力デジ
タル信号を受けて伝送情報の有無を判定して伝送情報が
有る場合に伝送情報有信号を出力する。
【００１４】前記リセット信号発生回路７は、前記伝送
情報判定回路６とタイマ回路５とＱ値制御回路４とに接
続され前記タイマ回路５の出力信号がＯＮである間に伝
送情報判定回路６から伝送情報有信号を受けた後にこの
伝送情報有信号が無くなった時に第１のリセット信号を
発生して前記Ｑ値制御回路４に与え、また、前記タイマ
回路５の出力信号がＯＮである間に伝送情報判定回路６
から伝送情報有信号を受けない時に第２のリセット信号
を発生して前記Ｑ値制御回路４に与える。
情報判定回路６とタイマ回路５とＱ値制御回路４とに接
続され前記タイマ回路５の出力信号がＯＮである間に伝
送情報判定回路６から伝送情報有信号を受けた後にこの
伝送情報有信号が無くなった時に第１のリセット信号を
発生して前記Ｑ値制御回路４に与え、また、前記タイマ
回路５の出力信号がＯＮである間に伝送情報判定回路６
から伝送情報有信号を受けない時に第２のリセット信号
を発生して前記Ｑ値制御回路４に与える。
【００１５】前記Ｑ値制御回路４は、同期パターン検出
回路３からパターン検出信号を受けた時に前記デジタル
ＰＬＬ回路４のＱ値を低値から高値に切り換え、かつ、
リセット信号発生回路７から第１のリセット信号または
第２のリセット信号を受けた時に前記デジタルＰＬＬ回
路１のＱ値を高値から低値に切り換える。
回路３からパターン検出信号を受けた時に前記デジタル
ＰＬＬ回路４のＱ値を低値から高値に切り換え、かつ、
リセット信号発生回路７から第１のリセット信号または
第２のリセット信号を受けた時に前記デジタルＰＬＬ回
路１のＱ値を高値から低値に切り換える。
【００１６】このため、前記デジタルＰＬＬ回路１は、
同期パターンが検出されるまでの間は、Ｑ値が低く設定
されて同期引込み時間が短縮される状態にある。したが
って、この状態ではデ入力ジタル信号に対して迅速に引
込みを行い、クロック抽出を迅速に行う。そして、前記
デジタルＰＬＬ回路１は、同期パターンが検出された後
は、Ｑ値が高く設定されるため、抽出したクロック抽出
に対して同期保持能力が高められ、同期状態を安定に保
持することになる。また、ノイズ等を同期パターンとし
て誤検出した場合には、一定時間の経過後にタイマ回路
５からの信号を受けてＱ値制御回路４がデジタルＰＬＬ
回路１のＱ値を低く設定する。
同期パターンが検出されるまでの間は、Ｑ値が低く設定
されて同期引込み時間が短縮される状態にある。したが
って、この状態ではデ入力ジタル信号に対して迅速に引
込みを行い、クロック抽出を迅速に行う。そして、前記
デジタルＰＬＬ回路１は、同期パターンが検出された後
は、Ｑ値が高く設定されるため、抽出したクロック抽出
に対して同期保持能力が高められ、同期状態を安定に保
持することになる。また、ノイズ等を同期パターンとし
て誤検出した場合には、一定時間の経過後にタイマ回路
５からの信号を受けてＱ値制御回路４がデジタルＰＬＬ
回路１のＱ値を低く設定する。
【００１７】次に、本発明のクロック抽出回路の動作を
図２および図３のタイミングチャートを参照して説明す
る。
図２および図３のタイミングチャートを参照して説明す
る。
【００１８】図２は本発明の１実施例のタイミングチャ
ートであり、伝送情報を受信した場合の回路の各部の動
作タイミングを示す。
ートであり、伝送情報を受信した場合の回路の各部の動
作タイミングを示す。
【００１９】前記入力デジタル信号が図２で示すようで
ある場合には、同期パターン検出回路３は、入力デジタ
ル信号を受けて特定の同期パターンを検出してパターン
検出信号を出力する。このパターン検出信号を受けたデ
ジタルＰＬＬ回路１のＱ値は、Ｑ値制御回路４により低
値から高値に切り換えられる。リセット信号発生回路７
は、タイマ回路５の出力信号がＯＮである間に伝送情報
判定回路６から伝送情報有信号を受けた後にこの伝送情
報有信号が無くなった時に第１のリセット信号を発生し
てＱ値制御回路４に与えるから、Ｑ値制御回路４はデジ
タルＰＬＬ回路１のＱ値を高値から低値に切り換える。
ある場合には、同期パターン検出回路３は、入力デジタ
ル信号を受けて特定の同期パターンを検出してパターン
検出信号を出力する。このパターン検出信号を受けたデ
ジタルＰＬＬ回路１のＱ値は、Ｑ値制御回路４により低
値から高値に切り換えられる。リセット信号発生回路７
は、タイマ回路５の出力信号がＯＮである間に伝送情報
判定回路６から伝送情報有信号を受けた後にこの伝送情
報有信号が無くなった時に第１のリセット信号を発生し
てＱ値制御回路４に与えるから、Ｑ値制御回路４はデジ
タルＰＬＬ回路１のＱ値を高値から低値に切り換える。
【００２０】図３は本発明の１実施例のタイミングチャ
ートであり、伝送情報を受信しない場合の回路の各部の
動作タイミングを示す。
ートであり、伝送情報を受信しない場合の回路の各部の
動作タイミングを示す。
【００２１】前記入力デジタル信号が図３で示すようで
ある場合には、同期パターン検出回路３は、入力デジタ
ル信号を受けて特定の同期パターンを検出してパターン
検出信号を出力する。このパターン検出信号を受けたデ
ジタルＰＬＬ回路１のＱ値は、Ｑ値制御回路４により低
値から高値に切り換えられる。リセット信号発生回路７
は、タイマ回路５の出力信号がＯＮである間に伝送情報
判定回路６から伝送情報有信号を受けない時（すなわ
ち、ノイズを受けた時）に第２のリセット信号を発生し
てＱ値制御回路４に与えるから、Ｑ値制御回路４はデジ
タルＰＬＬ回路１のＱ値を高値から低値に切り換える。
ある場合には、同期パターン検出回路３は、入力デジタ
ル信号を受けて特定の同期パターンを検出してパターン
検出信号を出力する。このパターン検出信号を受けたデ
ジタルＰＬＬ回路１のＱ値は、Ｑ値制御回路４により低
値から高値に切り換えられる。リセット信号発生回路７
は、タイマ回路５の出力信号がＯＮである間に伝送情報
判定回路６から伝送情報有信号を受けない時（すなわ
ち、ノイズを受けた時）に第２のリセット信号を発生し
てＱ値制御回路４に与えるから、Ｑ値制御回路４はデジ
タルＰＬＬ回路１のＱ値を高値から低値に切り換える。
【００２２】
【発明の効果】本発明のクロック抽出回路は、同期パタ
ーンを検出するまではデジタルＰＬＬ回路のＱ値を低く
して同期引込み時間を短縮させ、かつ、同期パターンを
検出したときにはＱ値を高くして同期保持能力を向上さ
せ、また、同期パターンを検出してから一定時間の経過
後に伝送情報が無い場合にはデジタルＰＬＬ回路のＱ値
を高値から低値に切り換えるから、迅速でかつ安定した
クロック抽出が実現できる。
ーンを検出するまではデジタルＰＬＬ回路のＱ値を低く
して同期引込み時間を短縮させ、かつ、同期パターンを
検出したときにはＱ値を高くして同期保持能力を向上さ
せ、また、同期パターンを検出してから一定時間の経過
後に伝送情報が無い場合にはデジタルＰＬＬ回路のＱ値
を高値から低値に切り換えるから、迅速でかつ安定した
クロック抽出が実現できる。
【図１】本発明の１実施例を示すブロック図である。
【図２】本発明の１実施例の動作を説明するための示す
タイミングチャートである。
タイミングチャートである。
【図３】本発明の１実施例の動作を説明するための示す
タイミングチャートである。
タイミングチャートである。
【図４】従来のクロック抽出回路を示すブロック図であ
る。
る。
１ デジタルＰＬＬ回路 ２ 波形整形回路 ３ 同期パターン検出回路 ４ Ｑ値制御回路 ５ タイマ回路 ６ 伝送情報判定回路 ７ リセット信号発生回路
Claims (1)
- 【請求項１】 デジタルＰＬＬ回路を有するクロック抽
出回路において、入力デジタル信号を受けて特定の同期
パターンを検出してパターン検出信号を出力する同期パ
ターン検出回路と、この同期パターン検出回路とデジタ
ルＰＬＬ回路とに接続され前記デジタルＰＬＬ回路のＱ
値を制御するＱ値制御回路と、前記同期パターン検出回
路に接続され前記パターン検出信号を受けてから一定時
間だけ出力信号がＯＮとなるタイマ回路と、前記入力デ
ジタル信号を受けて伝送情報の有無を判定して伝送情報
が有る場合に伝送情報有信号を出力する伝送情報判定回
路と、この伝送情報判定回路とタイマ回路とＱ値制御回
路とに接続され前記タイマ回路の出力信号がＯＮである
間に前記伝送情報有信号を受けた後にこの伝送情報有信
号が無くなった時に第１のリセット信号を発生して前記
Ｑ値制御回路に与え、また、前記タイマ回路の出力信号
がＯＮである間に前記伝送情報有信号を受けない時に第
２のリセット信号を発生して前記Ｑ値制御回路に与える
リセット信号発生回路とを具備し、前記Ｑ値制御回路
は、前記パターン検出信号を受けた時に前記デジタルＰ
ＬＬ回路のＱ値を低値から高値に切り換え、かつ、前記
第１のリセット信号または第２のリセット信号を受けた
時に前記デジタルＰＬＬ回路のＱ値を高値から低値に切
り換えることを特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098822A JP2679621B2 (ja) | 1994-05-12 | 1994-05-12 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098822A JP2679621B2 (ja) | 1994-05-12 | 1994-05-12 | クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307729A JPH07307729A (ja) | 1995-11-21 |
| JP2679621B2 true JP2679621B2 (ja) | 1997-11-19 |
Family
ID=14230004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098822A Expired - Lifetime JP2679621B2 (ja) | 1994-05-12 | 1994-05-12 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679621B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196571A (ja) * | 1984-10-16 | 1986-05-15 | Pioneer Electronic Corp | 信号読取装置 |
-
1994
- 1994-05-12 JP JP6098822A patent/JP2679621B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07307729A (ja) | 1995-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |
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