JP2675509B2 - 力率補正回路 - Google Patents
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Description
いられる力率補正回路に関するもので、特に、AC−D
C変換器の入力変動に対しても効果的に1に近い高力率
を提供し得る力率補正回路に関するものである。
を給する装置には、力率補正回路が段々必須に要求され
ている。AC−DC変換器は、典型的に放電型ランプ用
電源またはスイッチングモードパワー供給装置に用いら
れるもので、通常、全波整流器とエネルギーを貯蔵し、
貯蔵されたエネルギーを負荷に提供するための大容量キ
ャパシタとを備える。
をrms電圧計および電流計で測定した皮相電力(Vrm
s x Irms )で割った比として定義される。通常的
に、入力電流は高いピーク値を有する幅の狭いパルス形
態としてAC−DC変換器へ供給され、入力電流の波形
は正弦波の形を取っていない。
DC変換器の力率を減らすのみならず、整流器およびキ
ャパシタに対する衝撃を増加させ、かつ入力ラインに高
調波成分を付加することになる。
波成分を除去するために、一般に、ライン電流を高周波
で裁断してブースタ回路に供給する。ブースタ回路は、
典型的に、高周波インダクタおよびスイッチングデバイ
スを備える。その結果、ブースタ回路には電流を調整し
て、入力ライン電圧の大きさに比例し、入力ライン電圧
の位相と同一な正弦波形を有するように効果的に制御す
る。
補正装置は色々のものが提案されている。例えば、Ja
mes D.Bucherの米国特許第4,683,5
29号およびRichard C.Countsの米国
特許第5,008,599号には、不連続伝導モードと
して動作し、スイッチングデバイスを制御するための補
正制御回路を有するブースタ形変換器を備える。かかる
補正制御回路は、スイッチング装置をターンオンおよび
ターンオフして、インダクタを通過する電流の谷値が
“0”電位になるように設定する一方、そのピーク値が
ACライン電圧の波形に沿って正弦波的に追跡するよう
にする。たとえ、かかる類型の変換器が制御回路の製造
上費用および複雑性において、他の類型の変換器に比べ
簡単であるとしても、ハイパワー応用分野では高周波イ
ンダクタを通じて流れるリプル電流のスイング幅が増加
するため、力率が低くくなる。
国特許第4,437,146号、Christophe
r P.Henzeの米国特許第4,761,725号
およびHerman Neufieldの米国特許第
5,006,975号には、他の形態のブースタ変換器
が開示されているが、かかるブースタ変換器は連続モー
ドとして動作し、望ましくはハイパワー応用分野に用い
られる。これらの特許に用いられた補正制御回路はスイ
ッチングデバイスをターンオンおよびオフさせることに
よって、インダクタ電流に含まれたリプル電流のピーク
と谷との間のレベルが既設定の一定なレベルを保持し、
ライン電流の正弦波形を追跡することにする。かかる変
換器は不連続伝導モードで動作するブースタ変換器より
は一層高い力率を提供するが、種々の短所を有している
ことも事実である。例えば、インダクタ電流のピークの
値と谷の値が二つの基準信号により決定され、一つの基
準信号は他の基準信号からレベル移動されたもので、入
力電流が増加することになると、整流された入力ライン
電圧の谷レベルの近傍で“デッドタイム”が発生するこ
とになり、かかる現象は力率を減少させる要因となる。
さらに二つの基準信号を発生するための構成により補正
制御回路の複雑性と製造費用を上昇させるという問題点
があった。
目的は、整流された入力ライン電圧の谷レベル付近にお
いて発生する“デッドタイム”を効果的な方法で減らす
ことによって、広範囲の入力パワーに対して1に近い力
率を実現できる力率補正回路を提供するにある。
に本発明においては、AC入力を整流するための整流
器、スイッチングデバイスおよびそれらの間に結合され
るインダクタを備えるAC−DC変換器に用いられる力
率補正回路であって、整流及び分圧されたAC入力を受
信するための入力端子と、前記AC−DC変換器の出力
電圧と既設定の基準電圧との偏差に対応する出力電圧エ
ラー信号を発生する電圧センサ手段と、前記整流及び分
圧されたAC入力と前記出力電圧エラー信号を組合わせ
て、正弦波基準信号を発生する正弦波基準信号発生手段
と、前記インダクタへ充電する電流を表わす第1の信号
を発生する第1電流センサ手段と、前記インダクタから
放電する電流を表わす第2の信号を発生する第2電流セ
ンサ手段と、前記正弦波基準信号と前記第1および第2
の信号とを受信して、前記スイッチングデバイスを制御
することによって、前記インダクタを通じて流れる電流
の波形が前記整流器からの整流されたAC入力電圧の正
弦波形に近似になるようにする電流制御手段とを備える
ことを特徴とする。
を通じて流れる前記電流は、リプル成分を有し、前記電
流制御手段が前記正弦波基準信号と前記第1の信号とを
比較して前記リプル成分のピークレベルの決定のための
第1論理信号を発生するピーク比較器と、前記正弦波基
準信号と前記第2の信号とを比較して、前記リプル成分
の谷レベルの決定のための第2論理信号を発生する谷比
較器と、前記第1および第2論理信号を組合わせて、前
記スイッチングデバイスを制御するための制御信号を出
力するラッチ手段とを備えるようにすることができる。
を備え、前記整流及び分圧された信号と前記出力電圧エ
ラー信号とを組合わせる手段が、前記電圧エラー信号と
整流及び分圧された信号とを乗ずる乗算器を備えるよう
にすることもできる。
整流する整流器、スイッチングデバイスおよびそれらの
間に結合されるインダクタを有する改善されたAC−D
C変換器であって、前記整流器に結合されて、前記整流
器により整流された電流が入力され、整流及び分圧され
た信号を発生する第1分圧器と、前記インダクタと前記
スイッチングデバイスとに結合されて、前記インダクタ
へ充電される、整流された入力電流を表わす第1の信号
を発生する第1電流センサと、前記スイッチングデバイ
スに結合されて、前記インダクタから放電される、充電
された入力電流を表わす第2の信号を発生する第2電流
センサと、前記AC−DC変換器の出力に結合されて、
分圧された出力電圧を発生する第2分圧器と、前記スイ
ッチデバイスに結合されて、前記インダクタを前記整流
器からの整流された入力電流が前記インダクタへ充電さ
れるようにする第1の状態又は、前記整流され充電され
た入力電流が前記インダクタから放電される第2の状態
のいずれか一方の状態に転換させる制御手段とを備え、
前記制御手段が、前記第2分圧器に結合されて、前記分
圧された出力電圧と既設定の基準電圧との偏差を判定
し、前記偏差に対応する出力電圧エラー信号を発生する
エラー増幅器と、前記エラー増幅器と第1分圧器に結合
されて、整流及び分圧された信号と出力電圧エラー信号
とを乗じて、整流及び分圧された信号の波形と実質的に
同一な波形を有する正弦波基準信号を発生する乗算器
と、前記乗算器、第1および第2電流センサに結合され
て、前記スイッチングデバイスを制御するための制御信
号を発生する電流制御手段とを備えることを特徴として
いる。
は、前記第1電流センサと前記乗算器に結合されて、前
記第1の信号と前記正弦波基準信号とを比較し、前記正
弦波基準信号の電圧が前記第1の信号を超過する場合、
第1論理信号を出力するピーク比較器と、前記第2電流
センサと前記乗算器に結合されて、前記第2の信号と前
記正弦波基準信号とを比較し、前記第2の信号の電圧が
前記正弦波基準信号を超過する場合、第2論理信号を出
力する谷比較器と、前記ピークおよび谷比較器に結合さ
れて、前記第1および第2論理信号を組合わせて前記イ
ンダクタを第1の状態に転換する制御信号を発生するラ
ッチ回路手段とを備えることができる。
クタと前記スイッチングデバイスとの間に結合されて、
インダクタから放電する電流を検出する変圧器と、前記
第2センサの出力端で結合される抵抗と、前記抵抗と前
記トランスとの間に結合されるダイオードとを備えるよ
うにすると良い。
れる力率補正回路は、パワーラインから流入する入力電
流を自動的に制御して、その平均入力電流がパワーライ
ン上の電圧の位相とは同一であって、その大きさが比例
することにする。かかる補正回路は、ラインおよび負荷
条件上の多様な変更下も高い力率を保持するように、イ
ンダクタ内の電流を交番的に充電および放電させるブー
スト技法を用いる。
細に説明すると、次の通りである。
DC変換器が図1に示される。AC−DC変換器は、ブ
リッジ整流器103,大容量の蓄電キャパシタ117,
高周波用のインダクタ111,整流ダイオード112,
およびスイッチング電界効果トランジスタ(FET)1
13を備える。
は、ブリッジ整流器103を通じて整流されて、インダ
クタ111に供給され、AC入力パワーの典型的な電圧
値は典型的に110Vまたは220Vである。スイッチ
ング電界効果トランジスタ(FET)113およびイン
ダクタ111は高周波ブースタ変換器を形成する。イン
ダクタ111に蓄積されたエネルギーは、整流ダイオー
ド112および蓄電キャパシタ117を通じてライン1
18、119上のDC出力に結合された負荷130へ放
電する。蓄電キャパシタ117は、DC出力を貯蔵し平
滑するために用いられる大容量の蓄電キャパシタにより
具現され得る。
は、さらに抵抗105および106からなる分圧器,フ
ィルター用キャパシタ104,抵抗115および116
からなる分圧器,電流センサ抵抗114,電流センサ回
路110および補正制御回路200を備える。
量の蓄電キャパシタ117に比べ比較的小さい容量を有
し、ブリッジ整流器103の出力両端に結合されて、整
流されたAC入力ラインに現われる高周波リプルなどを
バイパスさせる。
は、ブリッジ整流器103の出力両端、即ち、フィルタ
ー用のキャパシタ104とは別に並列に結合されて、整
流された入力電圧を分圧し、整流および分圧された信号
をライン124上に発生する。かかる整流及び分圧され
た信号は整流された入力電圧に直接比例する。
は、出力ライン118および119両端に結合され、ラ
イン118および119にかかるDC出力電圧を分圧し
て、分圧されたDC出力電圧をライン123上に発生す
る。電流センサ抵抗114は、スイッチングFET11
3のソースとライン119との間に結合されて、ライン
122上に第1インダクタ電流感知信号を発生する。第
1インダクタ電流感知信号は電流センサ抵抗114両端
にかかる電圧であり、これはスイッチングFETが“O
N”である場合、インダクタ111へ充電される電流の
波形と同様な波形を有する。
ダイオード108,キャパシタ120,抵抗109およ
び132と、ツェナーダイオード131とを備える。変
圧器107はフライバック変圧器として、第1次および
第2次巻線を有する。図示された如く、1次巻線の一端
子はインダクタ111と整流ダイオード112のアノー
ドとの間に結合され、1次巻線の他端子はスイッチング
FET113のドレインに結合される。一方、2次巻線
の一端子は接地され、2次巻線の他端子はダイオード1
08のアノードに結合される。ツェナーダイオード13
1と抵抗109の直列結合体,抵抗132,及びキャパ
シタ120の3電流路がダイオード108のカソードと
接地との間に結合される。抵抗109は電流センサ回路
の出力にてライン121に接続される。キャパシタ12
0は変圧器107により感知される電流に含まれる高周
波成分を吸収するに役立つ。
Tが“OFF”である場合、インダクタ111から放電
される電流を検出し、ライン121上に第2インダクタ
電流感知信号を発生する。すなわち、スイッチングFE
T113がオンした場合、入力電流はインダクタ11
1、変圧器107の1次巻線及びスイッチングFET1
13を通して電流が流れることになり、この電流は、エ
ネルギーの形態でインダクタ111及び変圧器107の
1次巻線に同様に蓄積される。そして、スイッチングF
ET113がオフされると、インダクタ111に蓄積さ
れたエネルギーがダイオード112を通して放電を始
め、同時に変圧器107の1次巻線に蓄積されたエネル
ギーもダイオード112を通して放電される。このた
め、変圧器107の2次巻線には巻線比に応じて放電エ
ネルギーに比例する電流が流れることになり、ライン1
21上に第2インダクタ電流感知信号を発生する。かか
る機能は変圧器107および正方向へバイアスされたダ
イオード108を通じて電流を受信する抵抗109の両
端にかかる電圧を感知することによって成される。この
時、抵抗109の両端電圧の波形はスイッチングFET
113が“OFF”状態である場合、インダクタ111
から放電される電流の波形と同様である。
れているが、かかる補正制御回路200はスイッチング
FET113を制御して、インダクタ111を通じて流
れる電流を調節する。
様なライン121、122、123および124を通じ
て帰還信号を受取る。ライン123は分圧器回路用の抵
抗115および116に結合されたDC電圧感知ライン
として、分圧されたDC電圧を受信するに役立つ。帰還
用のライン121は電流センサ回路110に結合された
第2電流感知ラインとして、電流センサ回路110から
の第2インダクタ電流感知信号を受信するに役立つ。ラ
イン122は抵抗114にかかる電圧を感知することに
よって、第1インダクタ電流感知信号を受信するに役立
つ。ライン124は抵抗105および106からなる分
圧器から出力電圧を感知することによって、ブリッジ整
流器103からの整流及び分圧された信号を感知するに
役立つ。
などが結合され、これらは集積回路および分離された回
路成分などにパワーを供給するDCバイアス供給ライン
として用いられる。
制御ラインとして、図1に示されたn形のMOSのスイ
ッチングFET113のゲートを駆動するに役立つ。ス
イッチングFET113のドレインは、変圧器107の
1次巻線を通じて整流ダイオード112のアノードとイ
ンダクタ111に結合される。スイッチングFET11
3のソースは、電流感知ライン122と電流センサ抵抗
114とに結合される。その結果、スイッチングFET
113はインダクタ111を交番的に接地させる、また
はリターン用のライン119(接地されることもある)
に結合させるまたはそれから遮断させることができる。
かかるスイッチングFET113の代わりにバイポーラ
トランジスタ、SCRまたはTriacなどの他の半導
体スイッチが用いられる場合もある。
る場合、インダクタ111はブリッジ整流器103の両
端に効果的に結合されて、電流が充電される。この場
合、スイッチングFET113は後述される如く、ゲー
トへのライン125上のFET制御信号により駆動され
る。スイッチングFET113が“OFF”である場
合、インダクタ111はライン119から効果的に分離
され、貯蔵されたエネルギーをダイオード112および
大容量の蓄電キャパシタ117を通じて負荷130へ放
電する。
よび電流センサ抵抗114は、第1および第2インダク
タ電流感知信号を分離して、検出するに役立ち、補正制
御回路200は図1に示された変換器の内で発生する多
様な電流および電圧の変化を効果化的に感知して、ライ
ン125上にFET駆動信号またはクロック信号を発生
することによって、スイッチングFET113を通じて
インダクタ111の結合切換を制御する。
いて述べる。この補正制御回路200は、エラー増幅器
211,乗算器201,ピーク比較器203,谷比較器
202およびラッチ回路210を備える。
23に結合され、その非反転入力は既設定の基準電圧源
Vref に結合される。既設定の基準電圧源Vref は所望
のDC出力電圧に比例して、システム設計者により決定
され得る。前述の如く、ライン123上の分圧されたD
C出力電圧は抵抗115,116からなる分圧器から受
信される。分圧されたDC出力電圧は、その次のエラー
増幅器211の反転入力へ提供される。
Cの基準電圧源Vref が提供される。かかる固定された
基準電圧源Vref はエラー増幅器211により分圧され
たDC出力電圧と比較される。その結果、エラー増幅器
211から出力される“出力電圧エラー信号”は基準電
圧源Vref から分圧出力を差引いた差電圧に比例する値
になる。エラー増幅器211の出力電圧エラー信号は次
の乗算器201に提供される。
結合され、第2入力端子はエラー増幅器211の出力
(即ち、出力電圧エラー信号)に結合される。乗算器2
01は出力電圧エラー信号をライン124上の整流及び
分圧された信号と乗じて、正弦波基準信号Vmoを発生す
る。
信号にしたがって変るので、エラー電圧信号がAC−D
C変換器からの出力電圧を調節することになり、既設定
の所望のDCレベル信号に近くするに役立つ。正弦波基
準信号Vmoの振幅は出力電圧エラー信号により、整流及
び分圧された信号に対して反比例的に変化されることが
できる。正弦波基準信号Vmoは谷比較器202の反転入
力およびピーク比較器203の非反転端子に同時に提供
される。谷比較器202の非反転端子にはライン121
が結合され、谷比較器202はライン121上の第2イ
ンダクタ電流感知信号と正弦波基準信号Vmoとを比較し
て、ライン121上の電圧が正弦波基準信号Vmoを超過
する場合、論理“H”レベル信号を発生する。即ち、谷
比較器202の論理信号は図1に示されたインダクタ1
11を通じて流れるリプル電流の谷レベルを決定するに
役立つ。
ン122に結合されて、ライン122上の第1インダク
タ電流感知信号と正弦波基準信号Vmoとを比較し、正弦
波基準信号Vmoが第1インダクタ電流感知信号を超過す
る場合、論理“H”レベル信号を発生する。その結果、
ピーク比較器203の論理信号はインダクタ111を通
じて流れるリプル電流のピークレベルを決定するに役立
つ。
ーク比較器203の非反転入力および谷比較器202の
反転入力に供給することによって、インダクタ111を
通じて流れるリプル電流のピークと谷との間のバンドギ
ャップがライン電圧の正弦波形状を近似に追跡し、効果
的に“デッドタイム”を除去するようにする(本明細書
において“デッドタイム”とはAC入力ライン電圧が増
加し、既設定の出力電圧を保持するために正弦波基準信
号Vmoが減少する場合、整流された入力電圧の谷レベル
近傍でインダクタ電流が“0”となるにかかる時間を意
味する)。その結果、本発明は1に近い高力率が得られ
る。
号は、ラッチ回路210に提供され、ラッチ回路210
は、これら論理信号を組合わせてスイッチングFET1
13を効果的に制御するためのFET制御信号をライン
125上に発生する。ラッチ回路210は、インバータ
205,NANDゲート206および207とNORゲ
ート208を有する。
値表で与えられ、ライン213および214上に表され
る信号同士の論理組合せで、スイッチングFET113
のゲートに結合される。ライン125上の信号は、イン
ダクタ111を通じて流れる電流のスイッチングを制御
するようにスイッチングFET113を駆動するに用い
られる。図2に示された如く、通常の動作条件下で、ラ
イン213上の信号はライン214上の論理信号と独立
的に提供され得る。
203の出力が論理“H”信号であり、谷比較器202
の出力が論理“L”信号である場合だけに論理“H”信
号になる。FET駆動信号はデューティサイクルと周波
数が変化する方形波として、スイッチングFET113
のゲートを駆動するに用いられる。正弦波基準信号Vmo
は前述の如く、FET駆動信号の周波数およびデューテ
ィサイクルを決定するに用いられる。ラッチ回路210
はライン125上に提供されるFET制御信号の周波数
およびデューティサイクルを変化させて、効果的にスイ
ッチングFET113のための駆動信号を発生する。
期間つまりスイッチングFET113が“ON”期間
と、論理“L”期間つまりスイッチングFET113が
“OFF”期間とは、谷およびピーク比較器202およ
び203からの出力を組合せることによって決定され、
ライン125上のFET制御信号は、また、負荷条件お
よび抵抗105および106からなる分圧器により感知
される整流及び分圧された入力信号の変化により変るこ
とがわかるだろう。
すものであるが、この図3においては、図1あるいは図
2に示されたブリッジ整流器103,キャパシタ104
および117,抵抗105,106,115および11
6,ダイオード112およびラッチ回路210は説明の
簡便性のため省略することにし、スイッチングFET1
13のゲートには方形波クロック発生器Vo が結合され
たことと仮定した。クロック発生器Vo は、図4のグラ
フBに示されたような固定周波数を有するクロック信号
を発生する。
Aは、方形波発生器Vo からの固定周波数クロック信号
がトランジスタ113のゲートに提供される場合、図3
のライン121、122および209に現れる電圧波形
を示す。前述の如く、ライン209上の正弦波基準信号
Vmoは大きさにおいて、入力ライン電圧に比例し、入力
ライン電圧の位相とは同相である。ライン122上の第
1インダクタ電流感知信号Vcs(実線)はスイッチング
FET113が“ON”である場合、インダクタ111
へ充電される電流を表し、これはピーク比較器203に
より正弦波基準信号Vmoと比較される。ライン121上
の第2インダクタ電流感知信号Vn は(破線)はスイッ
チングFET113がOFFである場合、インダクタ1
11から放電する電流を表し、これは谷比較器202に
より正弦波基準信号Vmoと比較される。
203の出力から得られた電圧を表し、グラフDは図3
に示されたライン213上の谷比較器202の出力から
得られた電圧を表す。前述の如く、ピークおよび谷比較
器203および202の出力は図2に示されたラッチ回
路210により組合される。グラフEはラッチ回路21
0のFET制御信号を表す。グラフEから分かるよう
に、FET制御信号はピーク比較器203の出力信号が
“H”であり、谷比較器202の出力論理信号が論理
“L”レベルである場合だけに、論理“H”レベルを有
する。
スイッチングFET113のゲートが図2に示されたラ
ッチ回路210からFET制御信号を受信する場合、イ
ンダクタ111から得られた電流波形ILとブリッジ整
流器103から得られた電圧波形Vinを表す。グラフG
は第1インダクタ電流感知信号Vcsと正弦波基準信号V
moとの関係を表し、グラフHは正弦波基準信号Vmoと第
2インダクタ電流感知信号Vn との関係を表す。
正弦波基準信号Vmoは基準信号からレベル移動されたい
ずれか他のレベルがなく、インダクタ111を通じて流
れるリップル電流のピーク−谷レベルを同時に決定する
に役立つ。グラフGおよびHに示された正弦波基準信号
Vmoは整流された電圧Vinとは大きさが比例し、位相が
同一である。したがって、グラフFに示された如く、制
御されたリップル電圧の正弦波形態を効果的に追跡し、
インダクタへの平均電流は整流された入力電圧の大きさ
に比例し、整流された入力電圧の位相と同一になる。
断信号のデューティサイクルは回路のラインおよび負荷
条件によって変化され、インダクタへ流れる電流に含ま
れたリップル成分のピークと谷との間のレベル間隔が同
一な正弦波基準信号により決定されるので、AC−DC
変換器内で発生する“デッドタイム”を効果的に除去
し、インダクタへ流れる電流の平均値が入力ラインの電
圧とは大きさに比例し位相が同一になるように制御でき
る。よって、本発明による力率補正回路により1に近い
高力率が得られるという優れた効果が得られる。
略を示す回路図である。
図である。
よび本発明による力率補正回路の動作を説明するための
簡略化された例を示す回路図である。
号に対して、時間の関数として変化する電圧振幅を示し
た波形図である。
−DC変換器のインダクタ電流波形を示した波形図であ
る。
Claims (4)
- 【請求項1】 AC入力を整流する整流器、スイッチン
グデバイスおよびそれらの間に結合されるインダクタを
備えるAC−DC変換器に用いられる力率補正回路であ
って、 整流及び分圧されたAC入力を受信するための入力端子
と、 前記AC−DC変換器の出力電圧と既設定の基準電圧と
の差に対応する出力電圧エラー信号を発生する電圧セン
サ手段と、 前記整流及び分圧されたAC入力と前記出力電圧エラー
信号とを組合わせて、正弦波基準信号を発生する正弦波
基準信号発生手段と、 前記スイッチングデバイスに接続され、前記インダクタ
へ充電される電流を表わす第1の信号を発生する第1電
流センサ手段と、 前記インダクタと前記スイッチングデバイスとの間に接
続され、前記インダクタから放電される電流を表わす第
2の信号を発生する第2電流センサ手段と、 前記スイッチングデバイスを制御して、前記インダクタ
を通じて流れる電流の波形が前記整流器からの整流され
たAC入力電圧の正弦波形の近似になるようにする電流
制御手段とから構成され、 前記電流制御手段が、 前記正弦波基準信号と前記第1の信号とを比較して、前
記インダクタを通じて流れる電流のリプル成分のピーク
レベルを決定するための第1論理信号を発生するピーク
比較器と、 前記正弦波基準信号と前記第2の信号とを比較して、前
記リプル成分の谷レベルを決定するための第2論理信号
を発生する谷比較器と、 前記第1および第2論理信号を組合わせて、前記スイッ
チングデバイスを制御するための制御信号を出力するラ
ッチ手段とを備えることを特徴とする力率補正回路。 - 【請求項2】 前記電圧センサ手段が、エラー増幅器を
備え、 前記正弦波基準信号発生手段が、前記出力電圧エラー信
号と整流及び分圧された信号とを乗ずる乗算器を備える
ことを特徴とする請求項1に記載の力率補正回路。 - 【請求項3】 AC入力を整流する整流器、スイッチン
グデバイスおよびそれらの間に結合されるインダクタを
有するAC−DC変換器であって、 前記整流器により整流された電流が入力され、整流及び
分圧された信号を発生する第1分圧器と、 前記スイッチングデバイスに接続されて、前記インダク
タへ充電される電流を表わす第1の信号を発生する第1
電流センサと、 前記インダクタと前記スイッチングデバイスとの間に接
続されて、前記インダクタから放電される電流を表わす
第2の信号を発生する第2電流センサと、 前記AC−DC変換器の出力に接続されて、分圧された
出力電圧を発生する第2分圧器と、 前記スイッチデバイスに接続されて、前記整流器からの
整流された入力電流が前記インダクタへ充電されるよう
にする第1の状態又は、該充電された入力電流が前記イ
ンダクタから放電される第2の状態のいずれか一方の状
態に前記インダクタを転換させる制御手段とから構成さ
れ、 前記制御手段が、 前記第2分圧器に接続されて、前記分圧された出力電圧
と既設定の基準電圧との差に対応する出力電圧エラー信
号を発生するエラー増幅器と、 前記整流及び分圧された信号と前記出力電圧エラー信号
とを乗じて、整流及び分圧された信号の波形と実質的に
同一な波形を有する正弦波基準信号を発生する乗算器
と、 前記第1の信号と前記正弦波基準信号とを比較し、前記
正弦波基準信号の電圧が前記第1の信号を超過する場
合、第1論理信号を出力するピーク比較器と、 前記第2の信号と前記正弦波基準信号とを比較し、前記
正弦波基準信号の電圧が前記第2の信号を超過する場
合、第2論理信号を出力する谷比較器と、 前記第1および第2論理信号に基づいて、前記インダク
タを前記第1の状態にするために、前記スイッチングデ
バイスを制御するための制御信号を発生するラッチ回路
手段とから構成されることを特徴とするAC−DC変換
器。 - 【請求項4】 前記第2電流センサは、 前記インダクタと前記スイッチングデバイスとの間に結
合されて、インダクタから放電される電流を検出する変
圧器と、 出力端に結合される抵抗と、 該抵抗と前記変圧器との間に結合されるダイオードとか
ら構成されることを特徴とする請求項3に記載のAC−
DC変換器。
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