JP2675509B2 - 力率補正回路 - Google Patents
力率補正回路Info
- Publication number
- JP2675509B2 JP2675509B2 JP5162617A JP16261793A JP2675509B2 JP 2675509 B2 JP2675509 B2 JP 2675509B2 JP 5162617 A JP5162617 A JP 5162617A JP 16261793 A JP16261793 A JP 16261793A JP 2675509 B2 JP2675509 B2 JP 2675509B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inductor
- current
- voltage
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R11/00—Electromechanical arrangements for measuring time integral of electric power or current, e.g. of consumption
- G01R11/02—Constructional details
- G01R11/17—Compensating for errors; Adjusting or regulating means therefor
- G01R11/21—Compensating for errors caused by damping effects of the current, e.g. adjustment in the overload range
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
- H02M1/4208—Arrangements for improving power factor of AC input
- H02M1/4225—Arrangements for improving power factor of AC input using a non-isolated boost converter
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Dc-Dc Converters (AREA)
- Rectifiers (AREA)
- Supply And Distribution Of Alternating Current (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＡＣ−ＤＣ変換器に用
いられる力率補正回路に関するもので、特に、ＡＣ−Ｄ
Ｃ変換器の入力変動に対しても効果的に１に近い高力率
を提供し得る力率補正回路に関するものである。
いられる力率補正回路に関するもので、特に、ＡＣ−Ｄ
Ｃ変換器の入力変動に対しても効果的に１に近い高力率
を提供し得る力率補正回路に関するものである。
【０００２】
【従来の技術】ＡＣ−ＤＣ変換器のような電力線と負荷
を給する装置には、力率補正回路が段々必須に要求され
ている。ＡＣ−ＤＣ変換器は、典型的に放電型ランプ用
電源またはスイッチングモードパワー供給装置に用いら
れるもので、通常、全波整流器とエネルギーを貯蔵し、
貯蔵されたエネルギーを負荷に提供するための大容量キ
ャパシタとを備える。
を給する装置には、力率補正回路が段々必須に要求され
ている。ＡＣ−ＤＣ変換器は、典型的に放電型ランプ用
電源またはスイッチングモードパワー供給装置に用いら
れるもので、通常、全波整流器とエネルギーを貯蔵し、
貯蔵されたエネルギーを負荷に提供するための大容量キ
ャパシタとを備える。
【０００３】本発明において“力率”とは、実際パワー
をｒｍｓ電圧計および電流計で測定した皮相電力（Ｖrm
s ｘ Ｉrms ）で割った比として定義される。通常的
に、入力電流は高いピーク値を有する幅の狭いパルス形
態としてＡＣ−ＤＣ変換器へ供給され、入力電流の波形
は正弦波の形を取っていない。
をｒｍｓ電圧計および電流計で測定した皮相電力（Ｖrm
s ｘ Ｉrms ）で割った比として定義される。通常的
に、入力電流は高いピーク値を有する幅の狭いパルス形
態としてＡＣ−ＤＣ変換器へ供給され、入力電流の波形
は正弦波の形を取っていない。
【０００４】したがって、かかる電流の波形は、ＡＣ−
ＤＣ変換器の力率を減らすのみならず、整流器およびキ
ャパシタに対する衝撃を増加させ、かつ入力ラインに高
調波成分を付加することになる。
ＤＣ変換器の力率を減らすのみならず、整流器およびキ
ャパシタに対する衝撃を増加させ、かつ入力ラインに高
調波成分を付加することになる。
【０００５】ＡＣ−ＤＣ変換器では高力率を実現し高調
波成分を除去するために、一般に、ライン電流を高周波
で裁断してブースタ回路に供給する。ブースタ回路は、
典型的に、高周波インダクタおよびスイッチングデバイ
スを備える。その結果、ブースタ回路には電流を調整し
て、入力ライン電圧の大きさに比例し、入力ライン電圧
の位相と同一な正弦波形を有するように効果的に制御す
る。
波成分を除去するために、一般に、ライン電流を高周波
で裁断してブースタ回路に供給する。ブースタ回路は、
典型的に、高周波インダクタおよびスイッチングデバイ
スを備える。その結果、ブースタ回路には電流を調整し
て、入力ライン電圧の大きさに比例し、入力ライン電圧
の位相と同一な正弦波形を有するように効果的に制御す
る。
【０００６】ブースタ形ＡＣ−ＤＣ変換器のための力率
補正装置は色々のものが提案されている。例えば、Ｊａ
ｍｅｓ Ｄ．Ｂｕｃｈｅｒの米国特許第４，６８３，５
２９号およびＲｉｃｈａｒｄ Ｃ．Ｃｏｕｎｔｓの米国
特許第５，００８，５９９号には、不連続伝導モードと
して動作し、スイッチングデバイスを制御するための補
正制御回路を有するブースタ形変換器を備える。かかる
補正制御回路は、スイッチング装置をターンオンおよび
ターンオフして、インダクタを通過する電流の谷値が
“０”電位になるように設定する一方、そのピーク値が
ＡＣライン電圧の波形に沿って正弦波的に追跡するよう
にする。たとえ、かかる類型の変換器が制御回路の製造
上費用および複雑性において、他の類型の変換器に比べ
簡単であるとしても、ハイパワー応用分野では高周波イ
ンダクタを通じて流れるリプル電流のスイング幅が増加
するため、力率が低くくなる。
補正装置は色々のものが提案されている。例えば、Ｊａ
ｍｅｓ Ｄ．Ｂｕｃｈｅｒの米国特許第４，６８３，５
２９号およびＲｉｃｈａｒｄ Ｃ．Ｃｏｕｎｔｓの米国
特許第５，００８，５９９号には、不連続伝導モードと
して動作し、スイッチングデバイスを制御するための補
正制御回路を有するブースタ形変換器を備える。かかる
補正制御回路は、スイッチング装置をターンオンおよび
ターンオフして、インダクタを通過する電流の谷値が
“０”電位になるように設定する一方、そのピーク値が
ＡＣライン電圧の波形に沿って正弦波的に追跡するよう
にする。たとえ、かかる類型の変換器が制御回路の製造
上費用および複雑性において、他の類型の変換器に比べ
簡単であるとしても、ハイパワー応用分野では高周波イ
ンダクタを通じて流れるリプル電流のスイング幅が増加
するため、力率が低くくなる。
【０００７】Ｒａｌｐｈ Ｐ．Ｃａｒｐｅｎｔｅｒの米
国特許第４，４３７，１４６号、Ｃｈｒｉｓｔｏｐｈｅ
ｒ Ｐ．Ｈｅｎｚｅの米国特許第４，７６１，７２５号
およびＨｅｒｍａｎ Ｎｅｕｆｉｅｌｄの米国特許第
５，００６，９７５号には、他の形態のブースタ変換器
が開示されているが、かかるブースタ変換器は連続モー
ドとして動作し、望ましくはハイパワー応用分野に用い
られる。これらの特許に用いられた補正制御回路はスイ
ッチングデバイスをターンオンおよびオフさせることに
よって、インダクタ電流に含まれたリプル電流のピーク
と谷との間のレベルが既設定の一定なレベルを保持し、
ライン電流の正弦波形を追跡することにする。かかる変
換器は不連続伝導モードで動作するブースタ変換器より
は一層高い力率を提供するが、種々の短所を有している
ことも事実である。例えば、インダクタ電流のピークの
値と谷の値が二つの基準信号により決定され、一つの基
準信号は他の基準信号からレベル移動されたもので、入
力電流が増加することになると、整流された入力ライン
電圧の谷レベルの近傍で“デッドタイム”が発生するこ
とになり、かかる現象は力率を減少させる要因となる。
さらに二つの基準信号を発生するための構成により補正
制御回路の複雑性と製造費用を上昇させるという問題点
があった。
国特許第４，４３７，１４６号、Ｃｈｒｉｓｔｏｐｈｅ
ｒ Ｐ．Ｈｅｎｚｅの米国特許第４，７６１，７２５号
およびＨｅｒｍａｎ Ｎｅｕｆｉｅｌｄの米国特許第
５，００６，９７５号には、他の形態のブースタ変換器
が開示されているが、かかるブースタ変換器は連続モー
ドとして動作し、望ましくはハイパワー応用分野に用い
られる。これらの特許に用いられた補正制御回路はスイ
ッチングデバイスをターンオンおよびオフさせることに
よって、インダクタ電流に含まれたリプル電流のピーク
と谷との間のレベルが既設定の一定なレベルを保持し、
ライン電流の正弦波形を追跡することにする。かかる変
換器は不連続伝導モードで動作するブースタ変換器より
は一層高い力率を提供するが、種々の短所を有している
ことも事実である。例えば、インダクタ電流のピークの
値と谷の値が二つの基準信号により決定され、一つの基
準信号は他の基準信号からレベル移動されたもので、入
力電流が増加することになると、整流された入力ライン
電圧の谷レベルの近傍で“デッドタイム”が発生するこ
とになり、かかる現象は力率を減少させる要因となる。
さらに二つの基準信号を発生するための構成により補正
制御回路の複雑性と製造費用を上昇させるという問題点
があった。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、整流された入力ライン電圧の谷レベル付近にお
いて発生する“デッドタイム”を効果的な方法で減らす
ことによって、広範囲の入力パワーに対して１に近い力
率を実現できる力率補正回路を提供するにある。
目的は、整流された入力ライン電圧の谷レベル付近にお
いて発生する“デッドタイム”を効果的な方法で減らす
ことによって、広範囲の入力パワーに対して１に近い力
率を実現できる力率補正回路を提供するにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、ＡＣ入力を整流するための整流
器、スイッチングデバイスおよびそれらの間に結合され
るインダクタを備えるＡＣ−ＤＣ変換器に用いられる力
率補正回路であって、整流及び分圧されたＡＣ入力を受
信するための入力端子と、前記ＡＣ−ＤＣ変換器の出力
電圧と既設定の基準電圧との偏差に対応する出力電圧エ
ラー信号を発生する電圧センサ手段と、前記整流及び分
圧されたＡＣ入力と前記出力電圧エラー信号を組合わせ
て、正弦波基準信号を発生する正弦波基準信号発生手段
と、前記インダクタへ充電する電流を表わす第１の信号
を発生する第１電流センサ手段と、前記インダクタから
放電する電流を表わす第２の信号を発生する第２電流セ
ンサ手段と、前記正弦波基準信号と前記第１および第２
の信号とを受信して、前記スイッチングデバイスを制御
することによって、前記インダクタを通じて流れる電流
の波形が前記整流器からの整流されたＡＣ入力電圧の正
弦波形に近似になるようにする電流制御手段とを備える
ことを特徴とする。
に本発明においては、ＡＣ入力を整流するための整流
器、スイッチングデバイスおよびそれらの間に結合され
るインダクタを備えるＡＣ−ＤＣ変換器に用いられる力
率補正回路であって、整流及び分圧されたＡＣ入力を受
信するための入力端子と、前記ＡＣ−ＤＣ変換器の出力
電圧と既設定の基準電圧との偏差に対応する出力電圧エ
ラー信号を発生する電圧センサ手段と、前記整流及び分
圧されたＡＣ入力と前記出力電圧エラー信号を組合わせ
て、正弦波基準信号を発生する正弦波基準信号発生手段
と、前記インダクタへ充電する電流を表わす第１の信号
を発生する第１電流センサ手段と、前記インダクタから
放電する電流を表わす第２の信号を発生する第２電流セ
ンサ手段と、前記正弦波基準信号と前記第１および第２
の信号とを受信して、前記スイッチングデバイスを制御
することによって、前記インダクタを通じて流れる電流
の波形が前記整流器からの整流されたＡＣ入力電圧の正
弦波形に近似になるようにする電流制御手段とを備える
ことを特徴とする。
【００１０】このような構成において、前記インダクタ
を通じて流れる前記電流は、リプル成分を有し、前記電
流制御手段が前記正弦波基準信号と前記第１の信号とを
比較して前記リプル成分のピークレベルの決定のための
第１論理信号を発生するピーク比較器と、前記正弦波基
準信号と前記第２の信号とを比較して、前記リプル成分
の谷レベルの決定のための第２論理信号を発生する谷比
較器と、前記第１および第２論理信号を組合わせて、前
記スイッチングデバイスを制御するための制御信号を出
力するラッチ手段とを備えるようにすることができる。
を通じて流れる前記電流は、リプル成分を有し、前記電
流制御手段が前記正弦波基準信号と前記第１の信号とを
比較して前記リプル成分のピークレベルの決定のための
第１論理信号を発生するピーク比較器と、前記正弦波基
準信号と前記第２の信号とを比較して、前記リプル成分
の谷レベルの決定のための第２論理信号を発生する谷比
較器と、前記第１および第２論理信号を組合わせて、前
記スイッチングデバイスを制御するための制御信号を出
力するラッチ手段とを備えるようにすることができる。
【００１１】また、前記電圧センサ手段がエラー増幅器
を備え、前記整流及び分圧された信号と前記出力電圧エ
ラー信号とを組合わせる手段が、前記電圧エラー信号と
整流及び分圧された信号とを乗ずる乗算器を備えるよう
にすることもできる。
を備え、前記整流及び分圧された信号と前記出力電圧エ
ラー信号とを組合わせる手段が、前記電圧エラー信号と
整流及び分圧された信号とを乗ずる乗算器を備えるよう
にすることもできる。
【００１２】また、別の本発明においては、ＡＣ入力を
整流する整流器、スイッチングデバイスおよびそれらの
間に結合されるインダクタを有する改善されたＡＣ−Ｄ
Ｃ変換器であって、前記整流器に結合されて、前記整流
器により整流された電流が入力され、整流及び分圧され
た信号を発生する第１分圧器と、前記インダクタと前記
スイッチングデバイスとに結合されて、前記インダクタ
へ充電される、整流された入力電流を表わす第１の信号
を発生する第１電流センサと、前記スイッチングデバイ
スに結合されて、前記インダクタから放電される、充電
された入力電流を表わす第２の信号を発生する第２電流
センサと、前記ＡＣ−ＤＣ変換器の出力に結合されて、
分圧された出力電圧を発生する第２分圧器と、前記スイ
ッチデバイスに結合されて、前記インダクタを前記整流
器からの整流された入力電流が前記インダクタへ充電さ
れるようにする第１の状態又は、前記整流され充電され
た入力電流が前記インダクタから放電される第２の状態
のいずれか一方の状態に転換させる制御手段とを備え、
前記制御手段が、前記第２分圧器に結合されて、前記分
圧された出力電圧と既設定の基準電圧との偏差を判定
し、前記偏差に対応する出力電圧エラー信号を発生する
エラー増幅器と、前記エラー増幅器と第１分圧器に結合
されて、整流及び分圧された信号と出力電圧エラー信号
とを乗じて、整流及び分圧された信号の波形と実質的に
同一な波形を有する正弦波基準信号を発生する乗算器
と、前記乗算器、第１および第２電流センサに結合され
て、前記スイッチングデバイスを制御するための制御信
号を発生する電流制御手段とを備えることを特徴として
いる。
整流する整流器、スイッチングデバイスおよびそれらの
間に結合されるインダクタを有する改善されたＡＣ−Ｄ
Ｃ変換器であって、前記整流器に結合されて、前記整流
器により整流された電流が入力され、整流及び分圧され
た信号を発生する第１分圧器と、前記インダクタと前記
スイッチングデバイスとに結合されて、前記インダクタ
へ充電される、整流された入力電流を表わす第１の信号
を発生する第１電流センサと、前記スイッチングデバイ
スに結合されて、前記インダクタから放電される、充電
された入力電流を表わす第２の信号を発生する第２電流
センサと、前記ＡＣ−ＤＣ変換器の出力に結合されて、
分圧された出力電圧を発生する第２分圧器と、前記スイ
ッチデバイスに結合されて、前記インダクタを前記整流
器からの整流された入力電流が前記インダクタへ充電さ
れるようにする第１の状態又は、前記整流され充電され
た入力電流が前記インダクタから放電される第２の状態
のいずれか一方の状態に転換させる制御手段とを備え、
前記制御手段が、前記第２分圧器に結合されて、前記分
圧された出力電圧と既設定の基準電圧との偏差を判定
し、前記偏差に対応する出力電圧エラー信号を発生する
エラー増幅器と、前記エラー増幅器と第１分圧器に結合
されて、整流及び分圧された信号と出力電圧エラー信号
とを乗じて、整流及び分圧された信号の波形と実質的に
同一な波形を有する正弦波基準信号を発生する乗算器
と、前記乗算器、第１および第２電流センサに結合され
て、前記スイッチングデバイスを制御するための制御信
号を発生する電流制御手段とを備えることを特徴として
いる。
【００１３】このような構成において、前記制御手段
は、前記第１電流センサと前記乗算器に結合されて、前
記第１の信号と前記正弦波基準信号とを比較し、前記正
弦波基準信号の電圧が前記第１の信号を超過する場合、
第１論理信号を出力するピーク比較器と、前記第２電流
センサと前記乗算器に結合されて、前記第２の信号と前
記正弦波基準信号とを比較し、前記第２の信号の電圧が
前記正弦波基準信号を超過する場合、第２論理信号を出
力する谷比較器と、前記ピークおよび谷比較器に結合さ
れて、前記第１および第２論理信号を組合わせて前記イ
ンダクタを第１の状態に転換する制御信号を発生するラ
ッチ回路手段とを備えることができる。
は、前記第１電流センサと前記乗算器に結合されて、前
記第１の信号と前記正弦波基準信号とを比較し、前記正
弦波基準信号の電圧が前記第１の信号を超過する場合、
第１論理信号を出力するピーク比較器と、前記第２電流
センサと前記乗算器に結合されて、前記第２の信号と前
記正弦波基準信号とを比較し、前記第２の信号の電圧が
前記正弦波基準信号を超過する場合、第２論理信号を出
力する谷比較器と、前記ピークおよび谷比較器に結合さ
れて、前記第１および第２論理信号を組合わせて前記イ
ンダクタを第１の状態に転換する制御信号を発生するラ
ッチ回路手段とを備えることができる。
【００１４】また、前記第２電流センサは、前記インダ
クタと前記スイッチングデバイスとの間に結合されて、
インダクタから放電する電流を検出する変圧器と、前記
第２センサの出力端で結合される抵抗と、前記抵抗と前
記トランスとの間に結合されるダイオードとを備えるよ
うにすると良い。
クタと前記スイッチングデバイスとの間に結合されて、
インダクタから放電する電流を検出する変圧器と、前記
第２センサの出力端で結合される抵抗と、前記抵抗と前
記トランスとの間に結合されるダイオードとを備えるよ
うにすると良い。
【００１５】
【実施例】本発明によると、ＡＣ−ＤＣ変換器に用いら
れる力率補正回路は、パワーラインから流入する入力電
流を自動的に制御して、その平均入力電流がパワーライ
ン上の電圧の位相とは同一であって、その大きさが比例
することにする。かかる補正回路は、ラインおよび負荷
条件上の多様な変更下も高い力率を保持するように、イ
ンダクタ内の電流を交番的に充電および放電させるブー
スト技法を用いる。
れる力率補正回路は、パワーラインから流入する入力電
流を自動的に制御して、その平均入力電流がパワーライ
ン上の電圧の位相とは同一であって、その大きさが比例
することにする。かかる補正回路は、ラインおよび負荷
条件上の多様な変更下も高い力率を保持するように、イ
ンダクタ内の電流を交番的に充電および放電させるブー
スト技法を用いる。
【００１６】以下、本発明を添付した図面を参照して詳
細に説明すると、次の通りである。
細に説明すると、次の通りである。
【００１７】本発明による力率補正回路を持ったＡＣ−
ＤＣ変換器が図１に示される。ＡＣ−ＤＣ変換器は、ブ
リッジ整流器１０３，大容量の蓄電キャパシタ１１７，
高周波用のインダクタ１１１，整流ダイオード１１２，
およびスイッチング電界効果トランジスタ（ＦＥＴ）１
１３を備える。
ＤＣ変換器が図１に示される。ＡＣ−ＤＣ変換器は、ブ
リッジ整流器１０３，大容量の蓄電キャパシタ１１７，
高周波用のインダクタ１１１，整流ダイオード１１２，
およびスイッチング電界効果トランジスタ（ＦＥＴ）１
１３を備える。
【００１８】ライン１０１，１０２上のＡＣ入力電流
は、ブリッジ整流器１０３を通じて整流されて、インダ
クタ１１１に供給され、ＡＣ入力パワーの典型的な電圧
値は典型的に１１０Ｖまたは２２０Ｖである。スイッチ
ング電界効果トランジスタ（ＦＥＴ）１１３およびイン
ダクタ１１１は高周波ブースタ変換器を形成する。イン
ダクタ１１１に蓄積されたエネルギーは、整流ダイオー
ド１１２および蓄電キャパシタ１１７を通じてライン１
１８、１１９上のＤＣ出力に結合された負荷１３０へ放
電する。蓄電キャパシタ１１７は、ＤＣ出力を貯蔵し平
滑するために用いられる大容量の蓄電キャパシタにより
具現され得る。
は、ブリッジ整流器１０３を通じて整流されて、インダ
クタ１１１に供給され、ＡＣ入力パワーの典型的な電圧
値は典型的に１１０Ｖまたは２２０Ｖである。スイッチ
ング電界効果トランジスタ（ＦＥＴ）１１３およびイン
ダクタ１１１は高周波ブースタ変換器を形成する。イン
ダクタ１１１に蓄積されたエネルギーは、整流ダイオー
ド１１２および蓄電キャパシタ１１７を通じてライン１
１８、１１９上のＤＣ出力に結合された負荷１３０へ放
電する。蓄電キャパシタ１１７は、ＤＣ出力を貯蔵し平
滑するために用いられる大容量の蓄電キャパシタにより
具現され得る。
【００１９】図１に示された如く、ＡＣ−ＤＣ変換器
は、さらに抵抗１０５および１０６からなる分圧器，フ
ィルター用キャパシタ１０４，抵抗１１５および１１６
からなる分圧器，電流センサ抵抗１１４，電流センサ回
路１１０および補正制御回路２００を備える。
は、さらに抵抗１０５および１０６からなる分圧器，フ
ィルター用キャパシタ１０４，抵抗１１５および１１６
からなる分圧器，電流センサ抵抗１１４，電流センサ回
路１１０および補正制御回路２００を備える。
【００２０】フィルター用のキャパシタ１０４は、大容
量の蓄電キャパシタ１１７に比べ比較的小さい容量を有
し、ブリッジ整流器１０３の出力両端に結合されて、整
流されたＡＣ入力ラインに現われる高周波リプルなどを
バイパスさせる。
量の蓄電キャパシタ１１７に比べ比較的小さい容量を有
し、ブリッジ整流器１０３の出力両端に結合されて、整
流されたＡＣ入力ラインに現われる高周波リプルなどを
バイパスさせる。
【００２１】抵抗１０５および１０６からなる分圧器
は、ブリッジ整流器１０３の出力両端、即ち、フィルタ
ー用のキャパシタ１０４とは別に並列に結合されて、整
流された入力電圧を分圧し、整流および分圧された信号
をライン１２４上に発生する。かかる整流及び分圧され
た信号は整流された入力電圧に直接比例する。
は、ブリッジ整流器１０３の出力両端、即ち、フィルタ
ー用のキャパシタ１０４とは別に並列に結合されて、整
流された入力電圧を分圧し、整流および分圧された信号
をライン１２４上に発生する。かかる整流及び分圧され
た信号は整流された入力電圧に直接比例する。
【００２２】抵抗１１５および１１６からなる分圧器
は、出力ライン１１８および１１９両端に結合され、ラ
イン１１８および１１９にかかるＤＣ出力電圧を分圧し
て、分圧されたＤＣ出力電圧をライン１２３上に発生す
る。電流センサ抵抗１１４は、スイッチングＦＥＴ１１
３のソースとライン１１９との間に結合されて、ライン
１２２上に第１インダクタ電流感知信号を発生する。第
１インダクタ電流感知信号は電流センサ抵抗１１４両端
にかかる電圧であり、これはスイッチングＦＥＴが“Ｏ
Ｎ”である場合、インダクタ１１１へ充電される電流の
波形と同様な波形を有する。
は、出力ライン１１８および１１９両端に結合され、ラ
イン１１８および１１９にかかるＤＣ出力電圧を分圧し
て、分圧されたＤＣ出力電圧をライン１２３上に発生す
る。電流センサ抵抗１１４は、スイッチングＦＥＴ１１
３のソースとライン１１９との間に結合されて、ライン
１２２上に第１インダクタ電流感知信号を発生する。第
１インダクタ電流感知信号は電流センサ抵抗１１４両端
にかかる電圧であり、これはスイッチングＦＥＴが“Ｏ
Ｎ”である場合、インダクタ１１１へ充電される電流の
波形と同様な波形を有する。
【００２３】電流センサ回路１１０は、変圧器１０７，
ダイオード１０８，キャパシタ１２０，抵抗１０９およ
び１３２と、ツェナーダイオード１３１とを備える。変
圧器１０７はフライバック変圧器として、第１次および
第２次巻線を有する。図示された如く、１次巻線の一端
子はインダクタ１１１と整流ダイオード１１２のアノー
ドとの間に結合され、１次巻線の他端子はスイッチング
ＦＥＴ１１３のドレインに結合される。一方、２次巻線
の一端子は接地され、２次巻線の他端子はダイオード１
０８のアノードに結合される。ツェナーダイオード１３
１と抵抗１０９の直列結合体，抵抗１３２，及びキャパ
シタ１２０の３電流路がダイオード１０８のカソードと
接地との間に結合される。抵抗１０９は電流センサ回路
の出力にてライン１２１に接続される。キャパシタ１２
０は変圧器１０７により感知される電流に含まれる高周
波成分を吸収するに役立つ。
ダイオード１０８，キャパシタ１２０，抵抗１０９およ
び１３２と、ツェナーダイオード１３１とを備える。変
圧器１０７はフライバック変圧器として、第１次および
第２次巻線を有する。図示された如く、１次巻線の一端
子はインダクタ１１１と整流ダイオード１１２のアノー
ドとの間に結合され、１次巻線の他端子はスイッチング
ＦＥＴ１１３のドレインに結合される。一方、２次巻線
の一端子は接地され、２次巻線の他端子はダイオード１
０８のアノードに結合される。ツェナーダイオード１３
１と抵抗１０９の直列結合体，抵抗１３２，及びキャパ
シタ１２０の３電流路がダイオード１０８のカソードと
接地との間に結合される。抵抗１０９は電流センサ回路
の出力にてライン１２１に接続される。キャパシタ１２
０は変圧器１０７により感知される電流に含まれる高周
波成分を吸収するに役立つ。
【００２４】電流センサ回路１１０はスイッチングＦＥ
Ｔが“ＯＦＦ”である場合、インダクタ１１１から放電
される電流を検出し、ライン１２１上に第２インダクタ
電流感知信号を発生する。すなわち、スイッチングＦＥ
Ｔ１１３がオンした場合、入力電流はインダクタ１１
１、変圧器１０７の１次巻線及びスイッチングＦＥＴ１
１３を通して電流が流れることになり、この電流は、エ
ネルギーの形態でインダクタ１１１及び変圧器１０７の
１次巻線に同様に蓄積される。そして、スイッチングＦ
ＥＴ１１３がオフされると、インダクタ１１１に蓄積さ
れたエネルギーがダイオード１１２を通して放電を始
め、同時に変圧器１０７の１次巻線に蓄積されたエネル
ギーもダイオード１１２を通して放電される。このた
め、変圧器１０７の２次巻線には巻線比に応じて放電エ
ネルギーに比例する電流が流れることになり、ライン１
２１上に第２インダクタ電流感知信号を発生する。かか
る機能は変圧器１０７および正方向へバイアスされたダ
イオード１０８を通じて電流を受信する抵抗１０９の両
端にかかる電圧を感知することによって成される。この
時、抵抗１０９の両端電圧の波形はスイッチングＦＥＴ
１１３が“ＯＦＦ”状態である場合、インダクタ１１１
から放電される電流の波形と同様である。
Ｔが“ＯＦＦ”である場合、インダクタ１１１から放電
される電流を検出し、ライン１２１上に第２インダクタ
電流感知信号を発生する。すなわち、スイッチングＦＥ
Ｔ１１３がオンした場合、入力電流はインダクタ１１
１、変圧器１０７の１次巻線及びスイッチングＦＥＴ１
１３を通して電流が流れることになり、この電流は、エ
ネルギーの形態でインダクタ１１１及び変圧器１０７の
１次巻線に同様に蓄積される。そして、スイッチングＦ
ＥＴ１１３がオフされると、インダクタ１１１に蓄積さ
れたエネルギーがダイオード１１２を通して放電を始
め、同時に変圧器１０７の１次巻線に蓄積されたエネル
ギーもダイオード１１２を通して放電される。このた
め、変圧器１０７の２次巻線には巻線比に応じて放電エ
ネルギーに比例する電流が流れることになり、ライン１
２１上に第２インダクタ電流感知信号を発生する。かか
る機能は変圧器１０７および正方向へバイアスされたダ
イオード１０８を通じて電流を受信する抵抗１０９の両
端にかかる電圧を感知することによって成される。この
時、抵抗１０９の両端電圧の波形はスイッチングＦＥＴ
１１３が“ＯＦＦ”状態である場合、インダクタ１１１
から放電される電流の波形と同様である。
【００２５】図１には、また補正制御回路２００が示さ
れているが、かかる補正制御回路２００はスイッチング
ＦＥＴ１１３を制御して、インダクタ１１１を通じて流
れる電流を調節する。
れているが、かかる補正制御回路２００はスイッチング
ＦＥＴ１１３を制御して、インダクタ１１１を通じて流
れる電流を調節する。
【００２６】補正制御回路２００は、図１に示された多
様なライン１２１、１２２、１２３および１２４を通じ
て帰還信号を受取る。ライン１２３は分圧器回路用の抵
抗１１５および１１６に結合されたＤＣ電圧感知ライン
として、分圧されたＤＣ電圧を受信するに役立つ。帰還
用のライン１２１は電流センサ回路１１０に結合された
第２電流感知ラインとして、電流センサ回路１１０から
の第２インダクタ電流感知信号を受信するに役立つ。ラ
イン１２２は抵抗１１４にかかる電圧を感知することに
よって、第１インダクタ電流感知信号を受信するに役立
つ。ライン１２４は抵抗１０５および１０６からなる分
圧器から出力電圧を感知することによって、ブリッジ整
流器１０３からの整流及び分圧された信号を感知するに
役立つ。
様なライン１２１、１２２、１２３および１２４を通じ
て帰還信号を受取る。ライン１２３は分圧器回路用の抵
抗１１５および１１６に結合されたＤＣ電圧感知ライン
として、分圧されたＤＣ電圧を受信するに役立つ。帰還
用のライン１２１は電流センサ回路１１０に結合された
第２電流感知ラインとして、電流センサ回路１１０から
の第２インダクタ電流感知信号を受信するに役立つ。ラ
イン１２２は抵抗１１４にかかる電圧を感知することに
よって、第１インダクタ電流感知信号を受信するに役立
つ。ライン１２４は抵抗１０５および１０６からなる分
圧器から出力電圧を感知することによって、ブリッジ整
流器１０３からの整流及び分圧された信号を感知するに
役立つ。
【００２７】補正制御回路２００には、付加的なライン
などが結合され、これらは集積回路および分離された回
路成分などにパワーを供給するＤＣバイアス供給ライン
として用いられる。
などが結合され、これらは集積回路および分離された回
路成分などにパワーを供給するＤＣバイアス供給ライン
として用いられる。
【００２８】ライン１２５はクロックまたはＦＥＴ駆動
制御ラインとして、図１に示されたｎ形のＭＯＳのスイ
ッチングＦＥＴ１１３のゲートを駆動するに役立つ。ス
イッチングＦＥＴ１１３のドレインは、変圧器１０７の
１次巻線を通じて整流ダイオード１１２のアノードとイ
ンダクタ１１１に結合される。スイッチングＦＥＴ１１
３のソースは、電流感知ライン１２２と電流センサ抵抗
１１４とに結合される。その結果、スイッチングＦＥＴ
１１３はインダクタ１１１を交番的に接地させる、また
はリターン用のライン１１９（接地されることもある）
に結合させるまたはそれから遮断させることができる。
かかるスイッチングＦＥＴ１１３の代わりにバイポーラ
トランジスタ、ＳＣＲまたはＴｒｉａｃなどの他の半導
体スイッチが用いられる場合もある。
制御ラインとして、図１に示されたｎ形のＭＯＳのスイ
ッチングＦＥＴ１１３のゲートを駆動するに役立つ。ス
イッチングＦＥＴ１１３のドレインは、変圧器１０７の
１次巻線を通じて整流ダイオード１１２のアノードとイ
ンダクタ１１１に結合される。スイッチングＦＥＴ１１
３のソースは、電流感知ライン１２２と電流センサ抵抗
１１４とに結合される。その結果、スイッチングＦＥＴ
１１３はインダクタ１１１を交番的に接地させる、また
はリターン用のライン１１９（接地されることもある）
に結合させるまたはそれから遮断させることができる。
かかるスイッチングＦＥＴ１１３の代わりにバイポーラ
トランジスタ、ＳＣＲまたはＴｒｉａｃなどの他の半導
体スイッチが用いられる場合もある。
【００２９】スイッチングＦＥＴ１１３が“ＯＮ”であ
る場合、インダクタ１１１はブリッジ整流器１０３の両
端に効果的に結合されて、電流が充電される。この場
合、スイッチングＦＥＴ１１３は後述される如く、ゲー
トへのライン１２５上のＦＥＴ制御信号により駆動され
る。スイッチングＦＥＴ１１３が“ＯＦＦ”である場
合、インダクタ１１１はライン１１９から効果的に分離
され、貯蔵されたエネルギーをダイオード１１２および
大容量の蓄電キャパシタ１１７を通じて負荷１３０へ放
電する。
る場合、インダクタ１１１はブリッジ整流器１０３の両
端に効果的に結合されて、電流が充電される。この場
合、スイッチングＦＥＴ１１３は後述される如く、ゲー
トへのライン１２５上のＦＥＴ制御信号により駆動され
る。スイッチングＦＥＴ１１３が“ＯＦＦ”である場
合、インダクタ１１１はライン１１９から効果的に分離
され、貯蔵されたエネルギーをダイオード１１２および
大容量の蓄電キャパシタ１１７を通じて負荷１３０へ放
電する。
【００３０】本発明によると、電流センサ回路１１０お
よび電流センサ抵抗１１４は、第１および第２インダク
タ電流感知信号を分離して、検出するに役立ち、補正制
御回路２００は図１に示された変換器の内で発生する多
様な電流および電圧の変化を効果化的に感知して、ライ
ン１２５上にＦＥＴ駆動信号またはクロック信号を発生
することによって、スイッチングＦＥＴ１１３を通じて
インダクタ１１１の結合切換を制御する。
よび電流センサ抵抗１１４は、第１および第２インダク
タ電流感知信号を分離して、検出するに役立ち、補正制
御回路２００は図１に示された変換器の内で発生する多
様な電流および電圧の変化を効果化的に感知して、ライ
ン１２５上にＦＥＴ駆動信号またはクロック信号を発生
することによって、スイッチングＦＥＴ１１３を通じて
インダクタ１１１の結合切換を制御する。
【００３１】次に、図２に示す補正制御回路２００につ
いて述べる。この補正制御回路２００は、エラー増幅器
２１１，乗算器２０１，ピーク比較器２０３，谷比較器
２０２およびラッチ回路２１０を備える。
いて述べる。この補正制御回路２００は、エラー増幅器
２１１，乗算器２０１，ピーク比較器２０３，谷比較器
２０２およびラッチ回路２１０を備える。
【００３２】エラー増幅器２１１の反転入力はライン１
２３に結合され、その非反転入力は既設定の基準電圧源
Ｖref に結合される。既設定の基準電圧源Ｖref は所望
のＤＣ出力電圧に比例して、システム設計者により決定
され得る。前述の如く、ライン１２３上の分圧されたＤ
Ｃ出力電圧は抵抗１１５，１１６からなる分圧器から受
信される。分圧されたＤＣ出力電圧は、その次のエラー
増幅器２１１の反転入力へ提供される。
２３に結合され、その非反転入力は既設定の基準電圧源
Ｖref に結合される。既設定の基準電圧源Ｖref は所望
のＤＣ出力電圧に比例して、システム設計者により決定
され得る。前述の如く、ライン１２３上の分圧されたＤ
Ｃ出力電圧は抵抗１１５，１１６からなる分圧器から受
信される。分圧されたＤＣ出力電圧は、その次のエラー
増幅器２１１の反転入力へ提供される。
【００３３】エラー増幅器２１１の非反転入力には、Ｄ
Ｃの基準電圧源Ｖref が提供される。かかる固定された
基準電圧源Ｖref はエラー増幅器２１１により分圧され
たＤＣ出力電圧と比較される。その結果、エラー増幅器
２１１から出力される“出力電圧エラー信号”は基準電
圧源Ｖref から分圧出力を差引いた差電圧に比例する値
になる。エラー増幅器２１１の出力電圧エラー信号は次
の乗算器２０１に提供される。
Ｃの基準電圧源Ｖref が提供される。かかる固定された
基準電圧源Ｖref はエラー増幅器２１１により分圧され
たＤＣ出力電圧と比較される。その結果、エラー増幅器
２１１から出力される“出力電圧エラー信号”は基準電
圧源Ｖref から分圧出力を差引いた差電圧に比例する値
になる。エラー増幅器２１１の出力電圧エラー信号は次
の乗算器２０１に提供される。
【００３４】乗算器２０１の第１入力はライン１２４に
結合され、第２入力端子はエラー増幅器２１１の出力
（即ち、出力電圧エラー信号）に結合される。乗算器２
０１は出力電圧エラー信号をライン１２４上の整流及び
分圧された信号と乗じて、正弦波基準信号Ｖmoを発生す
る。
結合され、第２入力端子はエラー増幅器２１１の出力
（即ち、出力電圧エラー信号）に結合される。乗算器２
０１は出力電圧エラー信号をライン１２４上の整流及び
分圧された信号と乗じて、正弦波基準信号Ｖmoを発生す
る。
【００３５】正弦波基準信号Ｖmoの振幅は、エラー電圧
信号にしたがって変るので、エラー電圧信号がＡＣ−Ｄ
Ｃ変換器からの出力電圧を調節することになり、既設定
の所望のＤＣレベル信号に近くするに役立つ。正弦波基
準信号Ｖmoの振幅は出力電圧エラー信号により、整流及
び分圧された信号に対して反比例的に変化されることが
できる。正弦波基準信号Ｖmoは谷比較器２０２の反転入
力およびピーク比較器２０３の非反転端子に同時に提供
される。谷比較器２０２の非反転端子にはライン１２１
が結合され、谷比較器２０２はライン１２１上の第２イ
ンダクタ電流感知信号と正弦波基準信号Ｖmoとを比較し
て、ライン１２１上の電圧が正弦波基準信号Ｖmoを超過
する場合、論理“Ｈ”レベル信号を発生する。即ち、谷
比較器２０２の論理信号は図１に示されたインダクタ１
１１を通じて流れるリプル電流の谷レベルを決定するに
役立つ。
信号にしたがって変るので、エラー電圧信号がＡＣ−Ｄ
Ｃ変換器からの出力電圧を調節することになり、既設定
の所望のＤＣレベル信号に近くするに役立つ。正弦波基
準信号Ｖmoの振幅は出力電圧エラー信号により、整流及
び分圧された信号に対して反比例的に変化されることが
できる。正弦波基準信号Ｖmoは谷比較器２０２の反転入
力およびピーク比較器２０３の非反転端子に同時に提供
される。谷比較器２０２の非反転端子にはライン１２１
が結合され、谷比較器２０２はライン１２１上の第２イ
ンダクタ電流感知信号と正弦波基準信号Ｖmoとを比較し
て、ライン１２１上の電圧が正弦波基準信号Ｖmoを超過
する場合、論理“Ｈ”レベル信号を発生する。即ち、谷
比較器２０２の論理信号は図１に示されたインダクタ１
１１を通じて流れるリプル電流の谷レベルを決定するに
役立つ。
【００３６】ピーク比較器２０３はその反転入力がライ
ン１２２に結合されて、ライン１２２上の第１インダク
タ電流感知信号と正弦波基準信号Ｖmoとを比較し、正弦
波基準信号Ｖmoが第１インダクタ電流感知信号を超過す
る場合、論理“Ｈ”レベル信号を発生する。その結果、
ピーク比較器２０３の論理信号はインダクタ１１１を通
じて流れるリプル電流のピークレベルを決定するに役立
つ。
ン１２２に結合されて、ライン１２２上の第１インダク
タ電流感知信号と正弦波基準信号Ｖmoとを比較し、正弦
波基準信号Ｖmoが第１インダクタ電流感知信号を超過す
る場合、論理“Ｈ”レベル信号を発生する。その結果、
ピーク比較器２０３の論理信号はインダクタ１１１を通
じて流れるリプル電流のピークレベルを決定するに役立
つ。
【００３７】ライン２０９上の正弦波基準信号Ｖmoをピ
ーク比較器２０３の非反転入力および谷比較器２０２の
反転入力に供給することによって、インダクタ１１１を
通じて流れるリプル電流のピークと谷との間のバンドギ
ャップがライン電圧の正弦波形状を近似に追跡し、効果
的に“デッドタイム”を除去するようにする（本明細書
において“デッドタイム”とはＡＣ入力ライン電圧が増
加し、既設定の出力電圧を保持するために正弦波基準信
号Ｖmoが減少する場合、整流された入力電圧の谷レベル
近傍でインダクタ電流が“０”となるにかかる時間を意
味する）。その結果、本発明は１に近い高力率が得られ
る。
ーク比較器２０３の非反転入力および谷比較器２０２の
反転入力に供給することによって、インダクタ１１１を
通じて流れるリプル電流のピークと谷との間のバンドギ
ャップがライン電圧の正弦波形状を近似に追跡し、効果
的に“デッドタイム”を除去するようにする（本明細書
において“デッドタイム”とはＡＣ入力ライン電圧が増
加し、既設定の出力電圧を保持するために正弦波基準信
号Ｖmoが減少する場合、整流された入力電圧の谷レベル
近傍でインダクタ電流が“０”となるにかかる時間を意
味する）。その結果、本発明は１に近い高力率が得られ
る。
【００３８】各比較器２０２および２０３からの論理信
号は、ラッチ回路２１０に提供され、ラッチ回路２１０
は、これら論理信号を組合わせてスイッチングＦＥＴ１
１３を効果的に制御するためのＦＥＴ制御信号をライン
１２５上に発生する。ラッチ回路２１０は、インバータ
２０５，ＮＡＮＤゲート２０６および２０７とＮＯＲゲ
ート２０８を有する。
号は、ラッチ回路２１０に提供され、ラッチ回路２１０
は、これら論理信号を組合わせてスイッチングＦＥＴ１
１３を効果的に制御するためのＦＥＴ制御信号をライン
１２５上に発生する。ラッチ回路２１０は、インバータ
２０５，ＮＡＮＤゲート２０６および２０７とＮＯＲゲ
ート２０８を有する。
【００３９】ラッチ回路２１０からの出力は表１の真理
値表で与えられ、ライン２１３および２１４上に表され
る信号同士の論理組合せで、スイッチングＦＥＴ１１３
のゲートに結合される。ライン１２５上の信号は、イン
ダクタ１１１を通じて流れる電流のスイッチングを制御
するようにスイッチングＦＥＴ１１３を駆動するに用い
られる。図２に示された如く、通常の動作条件下で、ラ
イン２１３上の信号はライン２１４上の論理信号と独立
的に提供され得る。
値表で与えられ、ライン２１３および２１４上に表され
る信号同士の論理組合せで、スイッチングＦＥＴ１１３
のゲートに結合される。ライン１２５上の信号は、イン
ダクタ１１１を通じて流れる電流のスイッチングを制御
するようにスイッチングＦＥＴ１１３を駆動するに用い
られる。図２に示された如く、通常の動作条件下で、ラ
イン２１３上の信号はライン２１４上の論理信号と独立
的に提供され得る。
【００４０】
【表１】 表１から分かるように、ＦＥＴ駆動信号はピーク比較器
２０３の出力が論理“Ｈ”信号であり、谷比較器２０２
の出力が論理“Ｌ”信号である場合だけに論理“Ｈ”信
号になる。ＦＥＴ駆動信号はデューティサイクルと周波
数が変化する方形波として、スイッチングＦＥＴ１１３
のゲートを駆動するに用いられる。正弦波基準信号Ｖmo
は前述の如く、ＦＥＴ駆動信号の周波数およびデューテ
ィサイクルを決定するに用いられる。ラッチ回路２１０
はライン１２５上に提供されるＦＥＴ制御信号の周波数
およびデューティサイクルを変化させて、効果的にスイ
ッチングＦＥＴ１１３のための駆動信号を発生する。
２０３の出力が論理“Ｈ”信号であり、谷比較器２０２
の出力が論理“Ｌ”信号である場合だけに論理“Ｈ”信
号になる。ＦＥＴ駆動信号はデューティサイクルと周波
数が変化する方形波として、スイッチングＦＥＴ１１３
のゲートを駆動するに用いられる。正弦波基準信号Ｖmo
は前述の如く、ＦＥＴ駆動信号の周波数およびデューテ
ィサイクルを決定するに用いられる。ラッチ回路２１０
はライン１２５上に提供されるＦＥＴ制御信号の周波数
およびデューティサイクルを変化させて、効果的にスイ
ッチングＦＥＴ１１３のための駆動信号を発生する。
【００４１】前述の如く、ＦＥＴ制御信号が論理“Ｈ”
期間つまりスイッチングＦＥＴ１１３が“ＯＮ”期間
と、論理“Ｌ”期間つまりスイッチングＦＥＴ１１３が
“ＯＦＦ”期間とは、谷およびピーク比較器２０２およ
び２０３からの出力を組合せることによって決定され、
ライン１２５上のＦＥＴ制御信号は、また、負荷条件お
よび抵抗１０５および１０６からなる分圧器により感知
される整流及び分圧された入力信号の変化により変るこ
とがわかるだろう。
期間つまりスイッチングＦＥＴ１１３が“ＯＮ”期間
と、論理“Ｌ”期間つまりスイッチングＦＥＴ１１３が
“ＯＦＦ”期間とは、谷およびピーク比較器２０２およ
び２０３からの出力を組合せることによって決定され、
ライン１２５上のＦＥＴ制御信号は、また、負荷条件お
よび抵抗１０５および１０６からなる分圧器により感知
される整流及び分圧された入力信号の変化により変るこ
とがわかるだろう。
【００４２】図３は単純化されたＡＣ−ＤＣ変換器を示
すものであるが、この図３においては、図１あるいは図
２に示されたブリッジ整流器１０３，キャパシタ１０４
および１１７，抵抗１０５，１０６，１１５および１１
６，ダイオード１１２およびラッチ回路２１０は説明の
簡便性のため省略することにし、スイッチングＦＥＴ１
１３のゲートには方形波クロック発生器Ｖo が結合され
たことと仮定した。クロック発生器Ｖo は、図４のグラ
フＢに示されたような固定周波数を有するクロック信号
を発生する。
すものであるが、この図３においては、図１あるいは図
２に示されたブリッジ整流器１０３，キャパシタ１０４
および１１７，抵抗１０５，１０６，１１５および１１
６，ダイオード１１２およびラッチ回路２１０は説明の
簡便性のため省略することにし、スイッチングＦＥＴ１
１３のゲートには方形波クロック発生器Ｖo が結合され
たことと仮定した。クロック発生器Ｖo は、図４のグラ
フＢに示されたような固定周波数を有するクロック信号
を発生する。
【００４３】図４を参照すれば、図４の最上部のグラフ
Ａは、方形波発生器Ｖo からの固定周波数クロック信号
がトランジスタ１１３のゲートに提供される場合、図３
のライン１２１、１２２および２０９に現れる電圧波形
を示す。前述の如く、ライン２０９上の正弦波基準信号
Ｖmoは大きさにおいて、入力ライン電圧に比例し、入力
ライン電圧の位相とは同相である。ライン１２２上の第
１インダクタ電流感知信号Ｖcs（実線）はスイッチング
ＦＥＴ１１３が“ＯＮ”である場合、インダクタ１１１
へ充電される電流を表し、これはピーク比較器２０３に
より正弦波基準信号Ｖmoと比較される。ライン１２１上
の第２インダクタ電流感知信号Ｖn は（破線）はスイッ
チングＦＥＴ１１３がＯＦＦである場合、インダクタ１
１１から放電する電流を表し、これは谷比較器２０２に
より正弦波基準信号Ｖmoと比較される。
Ａは、方形波発生器Ｖo からの固定周波数クロック信号
がトランジスタ１１３のゲートに提供される場合、図３
のライン１２１、１２２および２０９に現れる電圧波形
を示す。前述の如く、ライン２０９上の正弦波基準信号
Ｖmoは大きさにおいて、入力ライン電圧に比例し、入力
ライン電圧の位相とは同相である。ライン１２２上の第
１インダクタ電流感知信号Ｖcs（実線）はスイッチング
ＦＥＴ１１３が“ＯＮ”である場合、インダクタ１１１
へ充電される電流を表し、これはピーク比較器２０３に
より正弦波基準信号Ｖmoと比較される。ライン１２１上
の第２インダクタ電流感知信号Ｖn は（破線）はスイッ
チングＦＥＴ１１３がＯＦＦである場合、インダクタ１
１１から放電する電流を表し、これは谷比較器２０２に
より正弦波基準信号Ｖmoと比較される。
【００４４】グラフＣはライン２１４上のピーク比較器
２０３の出力から得られた電圧を表し、グラフＤは図３
に示されたライン２１３上の谷比較器２０２の出力から
得られた電圧を表す。前述の如く、ピークおよび谷比較
器２０３および２０２の出力は図２に示されたラッチ回
路２１０により組合される。グラフＥはラッチ回路２１
０のＦＥＴ制御信号を表す。グラフＥから分かるよう
に、ＦＥＴ制御信号はピーク比較器２０３の出力信号が
“Ｈ”であり、谷比較器２０２の出力論理信号が論理
“Ｌ”レベルである場合だけに、論理“Ｈ”レベルを有
する。
２０３の出力から得られた電圧を表し、グラフＤは図３
に示されたライン２１３上の谷比較器２０２の出力から
得られた電圧を表す。前述の如く、ピークおよび谷比較
器２０３および２０２の出力は図２に示されたラッチ回
路２１０により組合される。グラフＥはラッチ回路２１
０のＦＥＴ制御信号を表す。グラフＥから分かるよう
に、ＦＥＴ制御信号はピーク比較器２０３の出力信号が
“Ｈ”であり、谷比較器２０２の出力論理信号が論理
“Ｌ”レベルである場合だけに、論理“Ｈ”レベルを有
する。
【００４５】図５を参照すれば、最上部のグラフＦは、
スイッチングＦＥＴ１１３のゲートが図２に示されたラ
ッチ回路２１０からＦＥＴ制御信号を受信する場合、イ
ンダクタ１１１から得られた電流波形ＩＬとブリッジ整
流器１０３から得られた電圧波形Ｖinを表す。グラフＧ
は第１インダクタ電流感知信号Ｖcsと正弦波基準信号Ｖ
moとの関係を表し、グラフＨは正弦波基準信号Ｖmoと第
２インダクタ電流感知信号Ｖn との関係を表す。
スイッチングＦＥＴ１１３のゲートが図２に示されたラ
ッチ回路２１０からＦＥＴ制御信号を受信する場合、イ
ンダクタ１１１から得られた電流波形ＩＬとブリッジ整
流器１０３から得られた電圧波形Ｖinを表す。グラフＧ
は第１インダクタ電流感知信号Ｖcsと正弦波基準信号Ｖ
moとの関係を表し、グラフＨは正弦波基準信号Ｖmoと第
２インダクタ電流感知信号Ｖn との関係を表す。
【００４６】グラフＦ，ＧおよびＨから分かるように、
正弦波基準信号Ｖmoは基準信号からレベル移動されたい
ずれか他のレベルがなく、インダクタ１１１を通じて流
れるリップル電流のピーク−谷レベルを同時に決定する
に役立つ。グラフＧおよびＨに示された正弦波基準信号
Ｖmoは整流された電圧Ｖinとは大きさが比例し、位相が
同一である。したがって、グラフＦに示された如く、制
御されたリップル電圧の正弦波形態を効果的に追跡し、
インダクタへの平均電流は整流された入力電圧の大きさ
に比例し、整流された入力電圧の位相と同一になる。
正弦波基準信号Ｖmoは基準信号からレベル移動されたい
ずれか他のレベルがなく、インダクタ１１１を通じて流
れるリップル電流のピーク−谷レベルを同時に決定する
に役立つ。グラフＧおよびＨに示された正弦波基準信号
Ｖmoは整流された電圧Ｖinとは大きさが比例し、位相が
同一である。したがって、グラフＦに示された如く、制
御されたリップル電圧の正弦波形態を効果的に追跡し、
インダクタへの平均電流は整流された入力電圧の大きさ
に比例し、整流された入力電圧の位相と同一になる。
【００４７】
【発明の効果】前述の如く、ＦＥＴ制御信号、即ち、裁
断信号のデューティサイクルは回路のラインおよび負荷
条件によって変化され、インダクタへ流れる電流に含ま
れたリップル成分のピークと谷との間のレベル間隔が同
一な正弦波基準信号により決定されるので、ＡＣ−ＤＣ
変換器内で発生する“デッドタイム”を効果的に除去
し、インダクタへ流れる電流の平均値が入力ラインの電
圧とは大きさに比例し位相が同一になるように制御でき
る。よって、本発明による力率補正回路により１に近い
高力率が得られるという優れた効果が得られる。
断信号のデューティサイクルは回路のラインおよび負荷
条件によって変化され、インダクタへ流れる電流に含ま
れたリップル成分のピークと谷との間のレベル間隔が同
一な正弦波基準信号により決定されるので、ＡＣ−ＤＣ
変換器内で発生する“デッドタイム”を効果的に除去
し、インダクタへ流れる電流の平均値が入力ラインの電
圧とは大きさに比例し位相が同一になるように制御でき
る。よって、本発明による力率補正回路により１に近い
高力率が得られるという優れた効果が得られる。
【図１】本発明を用いた典型的なＡＣ−ＤＣ変換器の概
略を示す回路図である。
略を示す回路図である。
【図２】本発明の力率補正回路を示した概略を示す回路
図である。
図である。
【図３】第１および第２に示されたＡＣ−ＤＣ変換器お
よび本発明による力率補正回路の動作を説明するための
簡略化された例を示す回路図である。
よび本発明による力率補正回路の動作を説明するための
簡略化された例を示す回路図である。
【図４】図３に示されたＡＣ−ＤＣ変換器内の多様な信
号に対して、時間の関数として変化する電圧振幅を示し
た波形図である。
号に対して、時間の関数として変化する電圧振幅を示し
た波形図である。
【図５】ＡＣ入力電圧半周期の間、本発明を用いるＡＣ
−ＤＣ変換器のインダクタ電流波形を示した波形図であ
る。
−ＤＣ変換器のインダクタ電流波形を示した波形図であ
る。
１０３ ブリッジ整流器 １１０ 電流センサ回路 １１１ インダクタ １１３ スイッチングＦＥＴ １１４ 電流センサ抵抗 １１７ 蓄電キャパシタ ２００ 補正制御回路 ２０１ 乗算器 ２０２ 谷比較器 ２０３ ピーク比較器 ２１０ ラッチ回路
Claims (4)
- 【請求項１】 ＡＣ入力を整流する整流器、スイッチン
グデバイスおよびそれらの間に結合されるインダクタを
備えるＡＣ−ＤＣ変換器に用いられる力率補正回路であ
って、 整流及び分圧されたＡＣ入力を受信するための入力端子
と、 前記ＡＣ−ＤＣ変換器の出力電圧と既設定の基準電圧と
の差に対応する出力電圧エラー信号を発生する電圧セン
サ手段と、 前記整流及び分圧されたＡＣ入力と前記出力電圧エラー
信号とを組合わせて、正弦波基準信号を発生する正弦波
基準信号発生手段と、 前記スイッチングデバイスに接続され、前記インダクタ
へ充電される電流を表わす第１の信号を発生する第１電
流センサ手段と、 前記インダクタと前記スイッチングデバイスとの間に接
続され、前記インダクタから放電される電流を表わす第
２の信号を発生する第２電流センサ手段と、 前記スイッチングデバイスを制御して、前記インダクタ
を通じて流れる電流の波形が前記整流器からの整流され
たＡＣ入力電圧の正弦波形の近似になるようにする電流
制御手段とから構成され、 前記電流制御手段が、 前記正弦波基準信号と前記第１の信号とを比較して、前
記インダクタを通じて流れる電流のリプル成分のピーク
レベルを決定するための第１論理信号を発生するピーク
比較器と、 前記正弦波基準信号と前記第２の信号とを比較して、前
記リプル成分の谷レベルを決定するための第２論理信号
を発生する谷比較器と、 前記第１および第２論理信号を組合わせて、前記スイッ
チングデバイスを制御するための制御信号を出力するラ
ッチ手段とを備えることを特徴とする力率補正回路。 - 【請求項２】 前記電圧センサ手段が、エラー増幅器を
備え、 前記正弦波基準信号発生手段が、前記出力電圧エラー信
号と整流及び分圧された信号とを乗ずる乗算器を備える
ことを特徴とする請求項１に記載の力率補正回路。 - 【請求項３】 ＡＣ入力を整流する整流器、スイッチン
グデバイスおよびそれらの間に結合されるインダクタを
有するＡＣ−ＤＣ変換器であって、 前記整流器により整流された電流が入力され、整流及び
分圧された信号を発生する第１分圧器と、 前記スイッチングデバイスに接続されて、前記インダク
タへ充電される電流を表わす第１の信号を発生する第１
電流センサと、 前記インダクタと前記スイッチングデバイスとの間に接
続されて、前記インダクタから放電される電流を表わす
第２の信号を発生する第２電流センサと、 前記ＡＣ−ＤＣ変換器の出力に接続されて、分圧された
出力電圧を発生する第２分圧器と、 前記スイッチデバイスに接続されて、前記整流器からの
整流された入力電流が前記インダクタへ充電されるよう
にする第１の状態又は、該充電された入力電流が前記イ
ンダクタから放電される第２の状態のいずれか一方の状
態に前記インダクタを転換させる制御手段とから構成さ
れ、 前記制御手段が、 前記第２分圧器に接続されて、前記分圧された出力電圧
と既設定の基準電圧との差に対応する出力電圧エラー信
号を発生するエラー増幅器と、 前記整流及び分圧された信号と前記出力電圧エラー信号
とを乗じて、整流及び分圧された信号の波形と実質的に
同一な波形を有する正弦波基準信号を発生する乗算器
と、 前記第１の信号と前記正弦波基準信号とを比較し、前記
正弦波基準信号の電圧が前記第１の信号を超過する場
合、第１論理信号を出力するピーク比較器と、 前記第２の信号と前記正弦波基準信号とを比較し、前記
正弦波基準信号の電圧が前記第２の信号を超過する場
合、第２論理信号を出力する谷比較器と、 前記第１および第２論理信号に基づいて、前記インダク
タを前記第１の状態にするために、前記スイッチングデ
バイスを制御するための制御信号を発生するラッチ回路
手段とから構成されることを特徴とするＡＣ−ＤＣ変換
器。 - 【請求項４】 前記第２電流センサは、 前記インダクタと前記スイッチングデバイスとの間に結
合されて、インダクタから放電される電流を検出する変
圧器と、 出力端に結合される抵抗と、 該抵抗と前記変圧器との間に結合されるダイオードとか
ら構成されることを特徴とする請求項３に記載のＡＣ−
ＤＣ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-11866 | 1992-07-03 | ||
| KR1019920011866A KR940007716B1 (ko) | 1992-07-03 | 1992-07-03 | 연속전류 제어형 p.f.c 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0698536A JPH0698536A (ja) | 1994-04-08 |
| JP2675509B2 true JP2675509B2 (ja) | 1997-11-12 |
Family
ID=19335847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5162617A Expired - Lifetime JP2675509B2 (ja) | 1992-07-03 | 1993-06-30 | 力率補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5612609A (ja) |
| JP (1) | JP2675509B2 (ja) |
| KR (1) | KR940007716B1 (ja) |
| DE (1) | DE4321585C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1944856A1 (en) | 2007-01-15 | 2008-07-16 | O.Y.L. Research & Development Centre Sdn Bhd | A power factor correction circuit |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09140145A (ja) * | 1995-11-15 | 1997-05-27 | Samsung Electron Co Ltd | 力率補償回路を備えた昇圧型コンバータ |
| KR0154776B1 (ko) * | 1995-12-28 | 1998-12-15 | 김광호 | 역률 보상 회로 |
| FR2746981B1 (fr) * | 1996-03-29 | 1998-06-19 | Sgs Thomson Microelectronics | Commande d'un pont mixte au zero de tension |
| KR100206143B1 (ko) * | 1996-08-28 | 1999-07-01 | 윤종용 | 고역률 보상회로 |
| KR19980055022A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 고역률 보상회로 |
| JPH1167471A (ja) * | 1997-08-26 | 1999-03-09 | Tec Corp | 照明装置 |
| KR19990035769U (ko) | 1998-02-09 | 1999-09-15 | 윤종용 | 역률 보정 회로를 구비한 전원 공급 장치 |
| KR100532366B1 (ko) * | 1998-03-11 | 2006-02-09 | 페어차일드코리아반도체 주식회사 | 전력 계수 정정회로 |
| US5995393A (en) * | 1998-07-31 | 1999-11-30 | Philips Electronics N.A. Corporation | Latching shutdown and delayed restart of DC power supply in broadband network |
| US6023037A (en) | 1998-11-05 | 2000-02-08 | Lincoln Global, Inc. | Electric ARC welder and plasma cutter |
| US6111365A (en) * | 1999-09-13 | 2000-08-29 | Energy Savings, Inc. | Fast starting, surge limited, electronic ballast |
| US6341493B1 (en) * | 2000-07-19 | 2002-01-29 | American Standard International Inc. | HVAC control and method for interpreting broad range of input voltages |
| JP4889849B2 (ja) * | 2000-09-27 | 2012-03-07 | オンセミコンダクター・トレーディング・リミテッド | 正弦波発生回路 |
| EP1217720A1 (en) * | 2000-12-21 | 2002-06-26 | Semiconductor Components Industries, LLC | Apparatus and method for controlling the power output of a power supply using comparators |
| KR100588704B1 (ko) * | 2001-06-06 | 2006-06-12 | 주식회사 아도반테스토 | 전원회로 및 시험장치 |
| US6650092B1 (en) * | 2002-05-24 | 2003-11-18 | Motorola, Inc. | System and method for regulating a power system with feedback using current sensing |
| US6728121B2 (en) * | 2002-05-31 | 2004-04-27 | Green Power Technologies Ltd. | Method and apparatus for active power factor correction with minimum input current distortion |
| US7057440B2 (en) * | 2003-11-03 | 2006-06-06 | System General Corp. | Multiplier-divider circuit for a PFC controller |
| US8785816B2 (en) | 2004-07-13 | 2014-07-22 | Lincoln Global, Inc. | Three stage power source for electric arc welding |
| US8269141B2 (en) * | 2004-07-13 | 2012-09-18 | Lincoln Global, Inc. | Power source for electric arc welding |
| US8581147B2 (en) * | 2005-03-24 | 2013-11-12 | Lincoln Global, Inc. | Three stage power source for electric ARC welding |
| US9956639B2 (en) * | 2005-02-07 | 2018-05-01 | Lincoln Global, Inc | Modular power source for electric ARC welding and output chopper |
| KR101026248B1 (ko) * | 2004-09-21 | 2011-03-31 | 페어차일드코리아반도체 주식회사 | 역률 보상 회로 |
| TWI258071B (en) * | 2004-12-13 | 2006-07-11 | Via Tech Inc | Mainboard and power control device thereof |
| US7723964B2 (en) * | 2004-12-15 | 2010-05-25 | Fujitsu General Limited | Power supply device |
| US9855620B2 (en) | 2005-02-07 | 2018-01-02 | Lincoln Global, Inc. | Welding system and method of welding |
| US9647555B2 (en) * | 2005-04-08 | 2017-05-09 | Lincoln Global, Inc. | Chopper output stage for arc welder power source |
| JP4992225B2 (ja) * | 2005-11-04 | 2012-08-08 | 株式会社富士通ゼネラル | 電源装置 |
| ATE504032T1 (de) * | 2007-03-19 | 2011-04-15 | Vinko Kunc | Verfahren zum regeln einer versorgungsspannung |
| US7679537B2 (en) * | 2008-01-21 | 2010-03-16 | Honeywell International Inc. | Precision microcontroller-based pulse width modulation digital-to-analog conversion circuit and method |
| US8755203B2 (en) * | 2008-12-30 | 2014-06-17 | Dialog Semiconductor Inc. | Valley-mode switching schemes for switching power converters |
| US8164932B2 (en) | 2009-02-12 | 2012-04-24 | Apple Inc. | Power converter with automatic mode switching |
| US8169806B2 (en) * | 2009-02-12 | 2012-05-01 | Apple Inc. | Power converter system with pulsed power transfer |
| US8575917B2 (en) * | 2009-09-24 | 2013-11-05 | Apple Inc. | Multirange load detection circuitry |
| US9130400B2 (en) | 2009-09-24 | 2015-09-08 | Apple Inc. | Multiport power converter with load detection capabilities |
| TWI423732B (zh) * | 2009-11-03 | 2014-01-11 | Cal Comp Electronics & Comm Co | 照明裝置、發光二極體的驅動電路及其驅動方法 |
| US8830073B2 (en) * | 2009-12-01 | 2014-09-09 | Apple Inc. | Power converter with reduced power consumption when toggling between sleep and normal modes during device charging |
| TWI413352B (zh) * | 2010-02-12 | 2013-10-21 | Fsp Technology Inc | 直流轉直流轉換器 |
| US8395361B2 (en) * | 2010-03-04 | 2013-03-12 | Juniper Networks, Inc. | Active voice band filter |
| US8247986B2 (en) * | 2010-06-08 | 2012-08-21 | Immense Advance Technology Corp. | Power conversion controller having an adaptive peak current reference |
| CN102347688B (zh) * | 2010-07-29 | 2014-12-10 | 比亚迪股份有限公司 | 一种dcdc电源转换控制装置及开关电源 |
| JP5122622B2 (ja) | 2010-09-24 | 2013-01-16 | シャープ株式会社 | スイッチング電源装置 |
| JP2012217247A (ja) * | 2011-03-31 | 2012-11-08 | Semiconductor Components Industries Llc | 電源回路 |
| JP5811329B2 (ja) * | 2011-07-08 | 2015-11-11 | 東芝ライテック株式会社 | 電源装置 |
| US8737099B2 (en) * | 2011-07-15 | 2014-05-27 | O2Micro, Inc. | Controllers for power converters |
| US9397579B2 (en) | 2011-07-15 | 2016-07-19 | O2Micro Inc | Full-bridge switching DC/DC converters and controllers thereof |
| US8964422B2 (en) | 2011-11-16 | 2015-02-24 | Dialog Semiconductor Inc. | EMI frequency spreading method for switching power converter |
| EP2798915B1 (en) * | 2011-12-28 | 2018-09-26 | OSRAM GmbH | Converter device |
| CN102752940B (zh) * | 2012-07-19 | 2014-07-16 | 矽力杰半导体技术(杭州)有限公司 | 一种高效率的led驱动电路及其驱动方法 |
| JP6512507B2 (ja) * | 2014-07-24 | 2019-05-15 | パナソニックＩｐマネジメント株式会社 | 点灯装置、照明装置および照明器具 |
| US10566904B2 (en) | 2017-10-16 | 2020-02-18 | Texas Instruments Incorporated | Multimode PWM converter with smooth mode transition |
| CN115694161B (zh) * | 2022-12-30 | 2023-04-07 | 杭州得明电子有限公司 | 降低单相电表无感式电源电路视在功率的控制方法及电路 |
| CN116131596B (zh) * | 2023-04-03 | 2023-07-14 | 茂睿芯（深圳）科技有限公司 | 混合模式功率因数校正变换器及其控制方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4437146A (en) * | 1982-08-09 | 1984-03-13 | Pacific Electro Dynamics, Inc. | Boost power supply having power factor correction circuit |
| US4761725A (en) * | 1986-08-01 | 1988-08-02 | Unisys Corporation | Digitally controlled A.C. to D.C. power conditioner |
| US4683529A (en) * | 1986-11-12 | 1987-07-28 | Zytec Corporation | Switching power supply with automatic power factor correction |
| JPH0284069A (ja) * | 1988-09-19 | 1990-03-26 | Origin Electric Co Ltd | 直流電源装置 |
| JPH02168864A (ja) * | 1988-12-19 | 1990-06-28 | Origin Electric Co Ltd | 直流電源装置 |
| US5006975A (en) * | 1989-11-03 | 1991-04-09 | Cherry Semiconductor Corporation | Power factor correction circuit |
| US5003454A (en) * | 1990-01-09 | 1991-03-26 | North American Philips Corporation | Power supply with improved power factor correction |
| US5008599A (en) * | 1990-02-14 | 1991-04-16 | Usi Lighting, Inc. | Power factor correction circuit |
-
1992
- 1992-07-03 KR KR1019920011866A patent/KR940007716B1/ko not_active IP Right Cessation
-
1993
- 1993-06-29 US US08/083,233 patent/US5612609A/en not_active Expired - Lifetime
- 1993-06-29 DE DE4321585A patent/DE4321585C2/de not_active Expired - Lifetime
- 1993-06-30 JP JP5162617A patent/JP2675509B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1944856A1 (en) | 2007-01-15 | 2008-07-16 | O.Y.L. Research & Development Centre Sdn Bhd | A power factor correction circuit |
| US8164930B2 (en) | 2007-01-15 | 2012-04-24 | Oyl Research And Development Centre Sdn. Bhd. | Power factor correction circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940002615A (ko) | 1994-02-17 |
| KR940007716B1 (ko) | 1994-08-24 |
| DE4321585A1 (de) | 1994-01-13 |
| JPH0698536A (ja) | 1994-04-08 |
| DE4321585C2 (de) | 1999-11-11 |
| US5612609A (en) | 1997-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2675509B2 (ja) | 力率補正回路 | |
| JP3535902B2 (ja) | 力率補正回路 | |
| US4816982A (en) | AC to DC power converter with integrated line current control for improving power factor | |
| US5949229A (en) | Power factor correction circuit having an error signal multiplied by a current signal | |
| US8482948B2 (en) | Interleave control power supply device and control circuit | |
| JP3969390B2 (ja) | スイッチング電源装置 | |
| US8787039B2 (en) | Hybrid adaptive power factor correction schemes for switching power converters | |
| US20050219871A1 (en) | Piecewise on-time modulation apparatus and method for a power factor corrector | |
| US8619442B2 (en) | Boost-buck power factor correction | |
| EP0107313B1 (en) | Resonant current-driven power source | |
| US8897043B2 (en) | Power conversion apparatus and method | |
| JPH0993922A (ja) | 共振型ｄｃ−ｄｃコンバータ | |
| JPH11235022A (ja) | 同期整流回路 | |
| EP0726640B1 (en) | AC/DC converter power supply circuit | |
| JPH0345984B2 (ja) | ||
| US5745357A (en) | Regulator circuit and multi-output switching power unit using the regulator circuit | |
| US5434769A (en) | Multi-phase adaptable AC-DC converter | |
| JP2515403Y2 (ja) | スイッチング電源 | |
| JPS60162480A (ja) | 順変換装置 | |
| JP3227637B2 (ja) | 電源回路 | |
| JPH0522944A (ja) | 順変換装置 | |
| JP2858520B2 (ja) | 力率改善平滑回路 | |
| JP2637646B2 (ja) | 直流電源回路 | |
| JPH0442779A (ja) | 電源装置 | |
| KR100415186B1 (ko) | 역톱니파를이용한역률보상회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070718 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term |