JP2668929B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2668929B2 JP2668929B2 JP63093812A JP9381288A JP2668929B2 JP 2668929 B2 JP2668929 B2 JP 2668929B2 JP 63093812 A JP63093812 A JP 63093812A JP 9381288 A JP9381288 A JP 9381288A JP 2668929 B2 JP2668929 B2 JP 2668929B2
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- layer
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- drain regions
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Description
【発明の詳細な説明】 〔概要〕 半導体装置，特にLDD（Lightly Doped Drain Sourc
e）構造のMOS FETの製造方法に関し， 簡単な製造方法で薄いLDD層の形成を可能とし,MOS FE
Tの高速化をはかることを目的し， 半導体基板上に順にゲート絶縁膜と，ゲート及びすべ
てのゲートに導通する導電体パターンとを形成し，該ゲ
ートの両側において該基板とは反対導電型の不純物を該
基板内に導入してソース及びドレイン領域を形成し，該
導電体パターと基板間に電圧を印加した状態で該不純物
イオンの活性化熱処理を行い，その後該導電体パターン
を所望の回路構成に従ってパターニングする工程を有す
るように構成する。
e）構造のMOS FETの製造方法に関し， 簡単な製造方法で薄いLDD層の形成を可能とし,MOS FE
Tの高速化をはかることを目的し， 半導体基板上に順にゲート絶縁膜と，ゲート及びすべ
てのゲートに導通する導電体パターンとを形成し，該ゲ
ートの両側において該基板とは反対導電型の不純物を該
基板内に導入してソース及びドレイン領域を形成し，該
導電体パターと基板間に電圧を印加した状態で該不純物
イオンの活性化熱処理を行い，その後該導電体パターン
を所望の回路構成に従ってパターニングする工程を有す
るように構成する。
本発明は半導体装置，特にLDD（Lightly Doped Drain
Source）構造のMOS FETの製造方法に関する。
Source）構造のMOS FETの製造方法に関する。
従来のMOS FETは，高速化，高集積化のためにゲート
長を短くすると短チャネル効果を生じ，しきい値電圧が
減少するという問題がある。
長を短くすると短チャネル効果を生じ，しきい値電圧が
減少するという問題がある。
このような短チャネル効果を抑制するために，チャネ
ル近傍のソースドレイン領域を薄くしたLDD構造が用い
られる。
ル近傍のソースドレイン領域を薄くしたLDD構造が用い
られる。
第３図（１）〜（６）は従来例による製造方法を工程
順に説明するLDD構造のｎチャネルMOS FETの断面図であ
る。
順に説明するLDD構造のｎチャネルMOS FETの断面図であ
る。
第３図（１）において,p型珪素（ｐ−Si）基板１の素
子分離領域にフィールド酸化膜２を形成し，通常の方法
を用いて基板の素子形成領域上にゲート酸化膜3,ポリSi
からなるゲート４を形成する。
子分離領域にフィールド酸化膜２を形成し，通常の方法
を用いて基板の素子形成領域上にゲート酸化膜3,ポリSi
からなるゲート４を形成する。
第３図（２）において，ゲート４をマスクにして砒素
イオン（As+）又は燐イオン（P+）を注入して低濃度の
薄い注入層（LDD層）５を形成する。
イオン（As+）又は燐イオン（P+）を注入して低濃度の
薄い注入層（LDD層）５を形成する。
第３図（３）において，気相成長（CVD）法により基
板上全面にCVD酸化膜６を成長する。
板上全面にCVD酸化膜６を成長する。
第３図（４）において，垂直方向に優勢な異方性エッ
チングを用いてCVD酸化膜６をエッチングし,CVD酸化膜
の側壁７を形成する。
チングを用いてCVD酸化膜６をエッチングし,CVD酸化膜
の側壁７を形成する。
第３図（５）において，ゲート４及び側壁７をマスク
にしてAs又は燐Ｐのイオンを注入して高濃度の厚い注入
層８を形成する。
にしてAs又は燐Ｐのイオンを注入して高濃度の厚い注入
層８を形成する。
第３図（６）において，不純物イオンの活性化熱処理
を行いゲート寄りにn-型の薄いLDD層を持つn+型のソー
スドレイン領域９が形成される。
を行いゲート寄りにn-型の薄いLDD層を持つn+型のソー
スドレイン領域９が形成される。
従来方法では，ゲート長を更に短くするためには,n-
型の薄いLDD層を更に薄くする必要があり，現状では0.1
μｍ程度が限界である。
型の薄いLDD層を更に薄くする必要があり，現状では0.1
μｍ程度が限界である。
また，上記のようにLDD構造の形成には２度のイオン
注入工程や側壁形成工程を必要とし，製造工程が複雑で
ある。
注入工程や側壁形成工程を必要とし，製造工程が複雑で
ある。
本発明は簡単な製造方法で，薄いLDD層の形成を可能
とし,MOS FETの高速化をはかることを目的とする。
とし,MOS FETの高速化をはかることを目的とする。
上記課題の解決は，半導体基板上にゲート絶縁膜と，
ゲート及びすべてのゲートに導通する導電体パターンと
を順に形成する工程と，該ゲートの両側において該半導
体基板とは反対導電型の不純物を該半導体基板内に導入
する工程と，該導電体パターンと該基板間に電圧を印加
した状態で該不純物の活性化熱処理を行い，該不純物を
電気的に活性化してソース及びドレイン領域を形成する
とともに，電圧印加により該ゲート直下の該基板の表層
部に生じた導電型反転層からなるチャネル内に該不純物
を拡散して該ソースドレイン領域の各々に接続し，該ソ
ース及びドレイン領域よりも厚さが薄く且つ低不純物濃
度の拡散層を形成する工程と，該誘電体パターンを所望
の回路構成に従ってパターニングする工程とを含む半導
体装置の製造方法により達成される。
ゲート及びすべてのゲートに導通する導電体パターンと
を順に形成する工程と，該ゲートの両側において該半導
体基板とは反対導電型の不純物を該半導体基板内に導入
する工程と，該導電体パターンと該基板間に電圧を印加
した状態で該不純物の活性化熱処理を行い，該不純物を
電気的に活性化してソース及びドレイン領域を形成する
とともに，電圧印加により該ゲート直下の該基板の表層
部に生じた導電型反転層からなるチャネル内に該不純物
を拡散して該ソースドレイン領域の各々に接続し，該ソ
ース及びドレイン領域よりも厚さが薄く且つ低不純物濃
度の拡散層を形成する工程と，該誘電体パターンを所望
の回路構成に従ってパターニングする工程とを含む半導
体装置の製造方法により達成される。
第１図は本発明の原理図である。
図において，電源11により，ゲート４を基板１に対し
て正の電位に保つと，ゲート４下の基板表面には反転層
（ｎ型層，チャネル）10が形成される。
て正の電位に保つと，ゲート４下の基板表面には反転層
（ｎ型層，チャネル）10が形成される。
本発明は，この状態で不純物イオンの活性化熱処理を
行うと，注入層8Aから基板１内への不純物拡散速度は電
子濃度が高くなっている反転層内では大きいため（図
中，矢印で表示），薄い反転層（数10Å）に見合った非
常に薄いLDD層5Aが形成できることを利用したものであ
る。
行うと，注入層8Aから基板１内への不純物拡散速度は電
子濃度が高くなっている反転層内では大きいため（図
中，矢印で表示），薄い反転層（数10Å）に見合った非
常に薄いLDD層5Aが形成できることを利用したものであ
る。
次に，不純物の拡散速度と電子濃度の関係について説
明する。
明する。
一般に，熱工程においては，不純物が拡散する量は周
知の拡散方程式 Ｊ＝D dC/dx. で表される。ここで,Dは拡散定数,Cは不純物濃度dC/dx
は不純物濃度の勾配,Jは単位時間に単位面積を通過する
不純物の量，即ち不純物の流量である。
知の拡散方程式 Ｊ＝D dC/dx. で表される。ここで,Dは拡散定数,Cは不純物濃度dC/dx
は不純物濃度の勾配,Jは単位時間に単位面積を通過する
不純物の量，即ち不純物の流量である。
拡散定数Ｄは電子濃度に依存しており，例えばAsの場
合は Ｄ＝0.66×exp（−3.44/kT） ＋12×（n/ni）×exp（−4.05/kT）〔cm2s-1〕． で表される1)。ここで,nは電子濃度,niは真性キャリア
濃度,kはポルツマン定数,Tは絶対温度である。
合は Ｄ＝0.66×exp（−3.44/kT） ＋12×（n/ni）×exp（−4.05/kT）〔cm2s-1〕． で表される1)。ここで,nは電子濃度,niは真性キャリア
濃度,kはポルツマン定数,Tは絶対温度である。
１）IEEE Trans.on Electron Devices,Vol.ED−30,No.1
1,p1438〜1453,1983. この関係に見るように，電子濃度が高い程拡散定数は
大きくなる。
1,p1438〜1453,1983. この関係に見るように，電子濃度が高い程拡散定数は
大きくなる。
第２図（１）〜（３）は本発明の一実施例による製造
方法を工程順に説明するLDD構造のｎチャネルMOS FETの
断面図と斜視図である。
方法を工程順に説明するLDD構造のｎチャネルMOS FETの
断面図と斜視図である。
第２図（１）において，抵抗率１Ωcmのｐ−Si基板１
の素子分離領域にフィールド酸化膜２を形成し，通常の
方法を用いて基板の素子領域上にゲート酸化膜3,ポリSi
層からなるゲート４を形成する。
の素子分離領域にフィールド酸化膜２を形成し，通常の
方法を用いて基板の素子領域上にゲート酸化膜3,ポリSi
層からなるゲート４を形成する。
この際，基板１上のすべてのゲート４に導通するポリ
Si層は電圧印加用の正電極12に接続するようパターニン
グして形成される。
Si層は電圧印加用の正電極12に接続するようパターニン
グして形成される。
次に，ゲート４をマスクにしてAs+又はP+を注入して
高濃度の厚さ2000Åの注入層8Aを形成する。
高濃度の厚さ2000Åの注入層8Aを形成する。
As+の注入条件は，エネルギ40KeV,ドーズ量4E15cm-2
である。
である。
P+の注入条件は，エネルギ25KeV,ドーズ量4E15cm-2で
ある。
ある。
第２図（２）において，基板１の裏面に電圧印加用の
負電極13を形成し，これと正電極12との間に6Vを印加す
る。
負電極13を形成し，これと正電極12との間に6Vを印加す
る。
この際，各電極は高温熱処理に耐えられるように,Ta,
Mo,W等で形成する。
Mo,W等で形成する。
第２図（３）において，電圧を印加した状態で，窒素
中,950℃,30分の熱処理を行い，低濃度の厚さ50ÅのLDD
層5Aを形成する。
中,950℃,30分の熱処理を行い，低濃度の厚さ50ÅのLDD
層5Aを形成する。
次に，ゲート４に導通するポリSi層をパターニングし
て，ゲート４を個々に切り離す等，所望の回路パターン
を切る。
て，ゲート４を個々に切り離す等，所望の回路パターン
を切る。
以上のように，工程は簡単になる。
上記の950℃の熱工程では，ゲート酸化膜３内の電界
が３×106Vcm-1のとき反転層10の電子濃度は4.5×1019c
m-3となる。このとき，ゲート酸化膜３の厚さを200Åと
すると印加電圧は6Vとなる。
が３×106Vcm-1のとき反転層10の電子濃度は4.5×1019c
m-3となる。このとき，ゲート酸化膜３の厚さを200Åと
すると印加電圧は6Vとなる。
Asの拡散定数Ｄは， 反転層以外の基板内（ｎ＝niの領域）では Ｄ＝4.1×10-15cm2/S, 反転層（ｎ＝4.5×109cm-3）の領域では Ｄ＝5.7×10-15cm2/S. となり，反転層内の不純物拡散量は多くなる。
この結果，第２図（３）に示されるようなLDD層5Aを
形成することができる。
形成することができる。
実施例においてはｎチャネルについて説明したが,pチ
ャネルの場合は印加電圧の極性を反対にすることは当然
である。
ャネルの場合は印加電圧の極性を反対にすることは当然
である。
以上説明したように本発明によれば，簡単な製造方法
で数10Å程度の薄いLDD層の形成を可能とし,MOS FETの
高速化をはかることができる。
で数10Å程度の薄いLDD層の形成を可能とし,MOS FETの
高速化をはかることができる。
第１図は本発明の原理図， 第２図（１）〜（３）は本発明の一実施例による製造方
法を工程順に説明するLDD構造のｎチャネルMOS FETの断
面図と斜視図， 第３図（１）〜（６）は従来例による製造方法を工程順
に説明するLDD構造のｎチャネルMOS FETの断面図であ
る。 図において， １はｐ−Si基板， ２はフィールド酸化膜， ３はゲート酸化膜， ４はゲート， 5AはLDD層， 8Aは高濃度の注入層， 10は反転層， 11は電源， 12は正電極， 13は負電極 である。
法を工程順に説明するLDD構造のｎチャネルMOS FETの断
面図と斜視図， 第３図（１）〜（６）は従来例による製造方法を工程順
に説明するLDD構造のｎチャネルMOS FETの断面図であ
る。 図において， １はｐ−Si基板， ２はフィールド酸化膜， ３はゲート酸化膜， ４はゲート， 5AはLDD層， 8Aは高濃度の注入層， 10は反転層， 11は電源， 12は正電極， 13は負電極 である。
Claims (1)
- 【請求項１】半導体基板上にゲート絶縁膜と，ゲート及
びすべてのゲートに導通する導電体パターンとを順に形
成する工程と， 該ゲートの両側において該半導体基板とは反対導電型の
不純物を該半導体基板内に導入する工程と， 該導電体パターンと該基板間に電圧を印加した状態で該
不純物の活性化熱処理を行い，該不純物を電気的に活性
化してソース及びドレイン領域を形成するとともに，電
圧印加により該ゲート直下の該基板の表層部に生じた導
電型反転層からなるチャネル内に該不純物を拡散して該
ソースドレイン領域の各々に接続し，該ソース及びドレ
イン領域よりも厚さが薄く且つ低不純物濃度の拡散層を
形成する工程と， 該誘電体パターンを所望の回路構成に従ってパターニン
グする工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093812A JP2668929B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093812A JP2668929B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265566A JPH01265566A (ja) | 1989-10-23 |
| JP2668929B2 true JP2668929B2 (ja) | 1997-10-27 |
Family
ID=14092813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093812A Expired - Lifetime JP2668929B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668929B2 (ja) |
-
1988
- 1988-04-15 JP JP63093812A patent/JP2668929B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01265566A (ja) | 1989-10-23 |
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