JP2663925B2 - Interrupt control converter and data processing device - Google Patents
Interrupt control converter and data processing deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＰＵに対する割込み
制御を行う割込み制御変換器及びこれを搭載したデータ
処理装置に関し、特に複数のＣＰＵを並列に動作させる
マルチプロセッサシステムにおける割込み制御を行う割
込み制御変換器及びこれを搭載したデータ処理装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interrupt control converter for performing interrupt control on a CPU and a data processing device equipped with the interrupt control converter, and more particularly to an interrupt control for performing an interrupt control in a multiprocessor system in which a plurality of CPUs are operated in parallel. The present invention relates to a converter and a data processing device equipped with the converter.
【０００２】[0002]
【従来の技術】コンピュータ装置では、処理効率の向上
やシステムの運用上の必要から種々の処理を並行して行
う場合があり、この場合、ＣＰＵにより実行中の処理に
他の処理を割り込ませることが必要となる。ここで、デ
ータ処理装置の割込み制御方式として、割込み制御用の
割込み線を独立に設ける割込み線方式と、通常のデータ
転送と同様に束線上に割込み情報を乗せて送信する割込
みメッセージ方式とが存在する。2. Description of the Related Art In a computer device, various processes may be performed in parallel in order to improve the processing efficiency or to operate the system. In this case, the CPU may interrupt the process being executed by another process. Is required. Here, as the interrupt control method of the data processing device, there are an interrupt line method in which an interrupt line for interrupt control is independently provided and an interrupt message method in which interrupt information is put on a bundle and transmitted as in normal data transfer. I do.
【０００３】割込み線方式は、複数のＣＰＵを備えて並
列に動作させるマルチプロセッサシステムにおいては、
任意のＣＰＵで任意の割込み要求に対する割込み処埋を
行おうとする場合、割込み線を（割込み要求元の数）×
（割込み先プロセッサ数）の数分だけ用意することが必
要となる。このため、必要なハードウエアの物理量が膨
大になってしまう。このような事態を回避するため、今
日では、ＣＰＵの構成に関わらず一般の束線を割込み処
理用に兼用できる割込みメッセージ方式を使用するケー
スが増えてきている。[0003] The interrupt line method is used in a multiprocessor system having a plurality of CPUs and operating in parallel.
When an arbitrary CPU intends to execute interrupt processing for an arbitrary interrupt request, the interrupt line is set to (number of interrupt request sources) ×
It is necessary to prepare as many as (the number of interrupt destination processors). For this reason, the required physical quantity of hardware becomes enormous. In order to avoid such a situation, the use of an interrupt message system in which a general bundled wire can be used for interrupt processing regardless of the configuration of the CPU has been increasing.
【０００４】割込み制御方式として割込みメッセージ方
式を使用する場合、利用する割込み要求元である入出力
装置の多くは、割込み要求信号を独立の割込み線で送信
するため、割込み線上の信号を束線上の割込みメッセー
ジに変換し、かつ割込み先のＣＰＵを指定する機能を実
現する必要がある。そこで、従来からこのような機能を
備えた割込み制御変換器及びかかる割込み制御変換器を
搭載したデータ処理装置が提案されている。When an interrupt message system is used as an interrupt control system, most of the input / output devices which are the interrupt request sources to be used transmit an interrupt request signal via an independent interrupt line, and therefore, the signals on the interrupt line are transmitted on a bundled line. It is necessary to realize a function of converting the interrupt message into an interrupt message and designating an interrupt destination CPU. Therefore, conventionally, an interrupt control converter having such a function and a data processing device equipped with such an interrupt control converter have been proposed.
【０００５】従来の割込み制御変換器を有するデータ処
理装置においては、割込みメッセージを、デー夕転送パ
スまたは転送制御パス上に、１つの割込み要因に対応さ
せて送信していた。そして、受信側の複数のＣＰＵで
は、割込みメッセージとして１度に１つの割込み要因の
みを所定のＣＰＵで受け付けて当該割込み処理を実行し
ていた。In a data processing device having a conventional interrupt control converter, an interrupt message is transmitted on a data transfer path or a transfer control path in accordance with one interrupt factor. Then, in the plurality of CPUs on the receiving side, only one interrupt factor is received at a time as an interrupt message by the predetermined CPU, and the interrupt process is executed.
【０００６】また、入出力装置から複数の割込み要求信
号が同時に入力された場合、従来の割込み制御変換器
は、当該複数の割込み要求信号を１つの割込み要求ごと
に分割して対応する割込みメッセージに変換し、予め決
められた優先順位に基づいてＣＰＵに順次送信してい
た。そしてＣＰＵは、受信した割込みメッセージを逐次
的に処理していた。When a plurality of interrupt request signals are simultaneously input from the input / output device, the conventional interrupt control converter divides the plurality of interrupt request signals into one interrupt request and converts the divided interrupt request signals into corresponding interrupt messages. They are converted and sequentially transmitted to the CPU based on a predetermined priority. Then, the CPU sequentially processes the received interrupt message.
【０００７】図３は従来の割込み制御方式における割込
みメッセージのビットマップの例を示す図、図４は従来
の割込み制御変換器を備えたデータ処理装置の構成例を
示すブロック図である。FIG. 3 is a diagram showing an example of a bit map of an interrupt message in a conventional interrupt control system, and FIG. 4 is a block diagram showing a configuration example of a data processing device having a conventional interrupt control converter.
【０００８】図３に示すように、従来の割込みメッセー
ジは、割込み先のＣＰＵを特定する割込み先ＣＰＵビッ
ト（ＤＳＴ）、割込み要因を特定する要因コード（ＳＲ
Ｃ）、割込み処理レベルを特定する割込みレベル（ＬＶ
Ｌ）とを含んでいる。As shown in FIG. 3, a conventional interrupt message includes an interrupt destination CPU bit (DST) for specifying an interrupt destination CPU and a factor code (SR) for specifying an interrupt factor.
C), an interrupt level (LV
L).
【０００９】図４に示すように、従来のデータ処理装置
は、複数の入出力装置４０１〜４０ｎから割込み線を介
して割込み信号を受け付け、図３に示す形式のビットマ
ップに沿った割込みメッセージを作成してメッセージパ
ス３００上に割込みメッセージ制御線３０１のアサート
と共に送信する割込み制御変換器５０を備える。As shown in FIG. 4, the conventional data processing device receives an interrupt signal from a plurality of input / output devices 401 to 40n via an interrupt line and sends an interrupt message according to a bit map of the format shown in FIG. An interrupt control converter 50 is provided for creating and transmitting on the message path 300 along with the assertion of the interrupt message control line 301.
【００１０】割込み制御変換器５０は、割込み線に対応
する所定のフィールドを有する割込み情報レジスタ５１
と、割込み情報レジスタ５１の出力のうちから１つの出
力を選択して出力するセレクタ５２と、セレクタ５２の
出力を所定のタイミングでラッチし出力するメッセージ
整列バッファ５３と、入出力装置４０１〜４０ｎによる
割込み線のアサートを検出し、入力した割込み信号の中
から所定の優先順位にしたがって１つの割込み信号を抽
出し、セレクタ５２及びメッセージ整列バッファ５３を
制御し、メッセージ制御線３０１をアサートする割込み
制御部５４とを備え、メッセージ整列バッファ５３の出
力を入力して所定のタイミングで所定のＣＰＵに出力す
るドライバ２０に接続されている。An interrupt control converter 50 has an interrupt information register 51 having a predetermined field corresponding to an interrupt line.
And a selector 52 for selecting and outputting one of the outputs of the interrupt information register 51, a message sorting buffer 53 for latching and outputting the output of the selector 52 at a predetermined timing, and input / output devices 401 to 40n. An interrupt control unit that detects assertion of an interrupt line, extracts one interrupt signal from input interrupt signals according to a predetermined priority, controls a selector 52 and a message sorting buffer 53, and asserts a message control line 301. 54, and is connected to the driver 20 which receives the output of the message sorting buffer 53 and outputs it to a predetermined CPU at a predetermined timing.
【００１１】[0011]
【発明が解決しようとする課題】上述した従来の割込み
制御変換器及びデータ処理装置においては、同時に複数
の割込み要求がされた場合、１つの割込み要求ごとに対
応する割込みメッセージに変換して順次ＣＰＵへ送って
いたため、マルチプロセッサシステムのようにＣＰＵが
複数存在する場合でも割込みメッセージを１つずつ逐次
的に処理していた。このため、割込みメッセージを送信
するパスとしてデータ転送路またはデータ転送制御路を
兼用する割込みメッセージ方式の割込み制御において
は、同時に２つ以上の割込み要求がなされた場合、２つ
目以降の割込みメッセージを発行するまでの間にデータ
転送またはデータ転送制御の処理が入り込み、該２つ目
以降の割込みメッセージの送信が待たされて当該割込み
処理の開始が遅れ、割込み処理の並列度を低下させると
いう欠点があった。In the above-described conventional interrupt control converter and data processing apparatus, when a plurality of interrupt requests are made at the same time, each interrupt request is converted into a corresponding interrupt message for each interrupt request, and the CPU is sequentially turned on. Therefore, even when a plurality of CPUs exist as in a multiprocessor system, interrupt messages are sequentially processed one by one. For this reason, in the interrupt control of the interrupt message method in which the data transfer path or the data transfer control path is also used as the path for transmitting the interrupt message, if two or more interrupt requests are made at the same time, the second and subsequent interrupt messages are transmitted. The process of data transfer or data transfer control enters before issuing, and the transmission of the second and subsequent interrupt messages is waited for, so that the start of the interrupt process is delayed, and the parallelism of the interrupt process is reduced. there were.
【００１２】また、割込みメッセージの頻度が増加する
と、データ転送路またはデータ転送制御路の該割込みメ
ッセージに対するトラフィックが低下するという欠点が
あった。Further, when the frequency of the interrupt message increases, there is a disadvantage that the traffic for the interrupt message on the data transfer path or the data transfer control path is reduced.
【００１３】本発明は、上記従来の欠点を解消し、割込
み処理の高速化を図ると共に、割込みメッセージの伝送
パスとして兼用されるデータ転送路またはデータ転送制
御路の伝送効率の向上を図る割込み制御変換器及びデー
タ処理装置を提供することを目的とする。The present invention solves the above-mentioned drawbacks of the prior art, increases the speed of interrupt processing, and improves the transmission efficiency of a data transfer path or data transfer control path which is also used as a transmission path for interrupt messages. It is an object to provide a converter and a data processing device.
【００１４】[0014]
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数の入出力装置からの独立した割込み
信号を受信し、複数のＣＰＵに対して割込みメッセージ
を送信するデータ処理装置の割込み制御変換器におい
て、前記各入出力装置と割込み制御変換器とを接続する
割込み線に対応して割込みメッセージフィールドを格納
した割込み情報レジスタと、前記各入出力装置からの割
込み信号に応じて前記割込み情報レジスタから該当する
割込みメッセージフィールドを選択して出力する複数の
選択手段と、前記選択手段の出力を入力し割込み先とし
て同一のＣＰＵを指定する複数の割込みメッセージフィ
ールドを同時に入力した場合に１つの割込みメッセージ
フィールドのみを有効として他の割込みメッセージフィ
ールドを無効とする判定手段と、前記判定手段により無
効にされた割込みメッセージフィールドを次の割込み動
作において優先的に出力させる割込み制御手段と、前記
判定手段及び割込み制御手段からの指示にしたがって前
記選択手段から出力された割込みメッセージフィールド
を出力する出力手段とを備える構成としている。In order to achieve the above object, the present invention provides a data processing apparatus for receiving independent interrupt signals from a plurality of input / output devices and transmitting an interrupt message to a plurality of CPUs. An interrupt information register that stores an interrupt message field corresponding to an interrupt line connecting each of the input / output devices and the interrupt control converter, and an interrupt signal from each of the input / output devices. A plurality of selecting means for selecting and outputting a corresponding interrupt message field from the interrupt information register, and a plurality of selecting means for inputting the output of the selecting means and simultaneously inputting a plurality of interrupt message fields specifying the same CPU as an interrupt destination Enable only one interrupt message field and disable other interrupt message fields Setting means, interrupt control means for giving priority to the interrupt message field invalidated by the determination means in the next interrupt operation, and output from the selection means in accordance with instructions from the determination means and the interrupt control means. Output means for outputting an interrupt message field.
【００１５】また、他の態様では、前記選択手段が、複
数の割込み信号に対し予め定められた優先順位にしたが
って割込みメッセージフィールドを出力し、前記判定手
段が、前記割込み先の重複する割込みメッセージフィー
ルドのうち前記優先順位の低い方の割込みメッセージフ
ィールドを無効にし、前記割込み制御手段が、前記無効
にされた割込みメッセージフィールドを前記優先順位に
したがって出力させる構成としている。In another aspect, the selecting means outputs an interrupt message field in accordance with a predetermined priority for a plurality of interrupt signals, and the judging means outputs the overlapping interrupt message field of the interrupt destination. Out of the interrupt message field having the lower priority, and the interrupt control means outputs the disabled interrupt message field in accordance with the priority.
【００１６】また、他の態様では、前記選択手段が、前
記ＣＰＵの数と同じ数を上限として任意の数だけ設けら
れている構成としている。[0016] In another aspect, an arbitrary number of the selecting means are provided up to the same number as the number of CPUs.
【００１７】[0017]
【作 用】本発明によれば、複数の選択手段によって複
数の割込みメッセージを１度に発行するため、複数のＣ
ＰＵを用いて同時に複数の割込み処理を実行させること
ができる。また、割込み先が重複する割込みメッセージ
に対して、判定手段が１つの割込みメッセージ以外の割
込みメッセージを無効とし、割込み制御手段が無効にさ
れた割込みメッセージを、次の割込み動作において優先
的に出力させるため、実行順序を誤ることなく速やかに
割込み処理を実行させることができる。According to the present invention, since a plurality of interrupt messages are issued at once by a plurality of selection means, a plurality of C messages are issued.
A plurality of interrupt processes can be executed simultaneously using the PU. Further, for an interrupt message having a duplicated interrupt destination, the determining means invalidates the interrupt message other than one interrupt message, and the interrupt control means outputs the invalidated interrupt message in the next interrupt operation preferentially. Therefore, it is possible to promptly execute the interrupt processing without erroneous execution order.
【００１８】[0018]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の１実施例によるデータ処
理装置の構成を示すブロック図である。また、図２は本
実施例で用いられる割込みメッセージのビットマップの
構成例を示す図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a data processing device according to one embodiment of the present invention. FIG. 2 is a diagram showing a configuration example of a bit map of an interrupt message used in the present embodiment.
【００１９】図２に示すように、本実施例で用いられる
割込みメッセージのビットマップは、１回の割込みメッ
セージ送信で２つの割込み要求を送信可能である。第１
の割込みメッセージを送信する第１割込みメッセージフ
ィールドはビット０からビット１５までビットアサイン
し、第２の割込みメッセージを送信する第２割込みメッ
セージフィールドはビット１６からビット３１までビッ
トアサインする。As shown in FIG. 2, the bit map of the interrupt message used in the present embodiment can transmit two interrupt requests in one interrupt message transmission. First
The first interrupt message field for transmitting the second interrupt message is bit-assigned from bit 0 to bit 15, and the second interrupt message field for transmitting the second interrupt message is bit-assigned from bit 16 to bit 31.
【００２０】第１割込みメッセージフィールドは、当該
第１割込みメッセージフィールドが有効であることを示
すフラグ（ＶＬＤ）フィールドがビット０の１ビット幅
で、第１割込みメッセージの割込み先のＣＰＵをビット
単位に指定する割込み先ＣＰＵビット（ＤＳＴ）フィー
ルドがビット１からビット８までの８ビット幅で、第１
割込みメッセージの割込み要因、すなわち割込み元を示
す情報として２のべき乗でコード化された要因コード
（ＳＲＣ）フィールドがビット９からビット１３までの
５ビット幅で、第１割込みメッセージの割込み処理レベ
ルを２のべき乗でコード化された割込みレベル（ＬＶ
Ｌ）フィールドがビット１４、１５の２ビット幅でアサ
インされる。In the first interrupt message field, a flag (VLD) field indicating that the first interrupt message field is valid has a 1-bit width of bit 0, and the interrupt destination CPU of the first interrupt message is specified in bit units. The interrupt destination CPU bit (DST) field to be specified is 8-bit width from bit 1 to bit 8,
An interrupt factor of the interrupt message, that is, a factor code (SRC) field coded by a power of 2 as information indicating an interrupt source has a 5-bit width from bit 9 to bit 13, and the interrupt processing level of the first interrupt message is 2 Power level coded interrupt level (LV
L) The field is assigned with a bit width of 14 and 15 bits.
【００２１】また、第２割込みメッセージフィールド
は、当該第２割込みメッセージフィールドが有効である
ことを示すフラグ（ＶＬＤ）フィールドがビット１６の
１ビット幅で、第２割込みメッセージの割込み先のＣＰ
Ｕをビット単位に指定する割込み先ＣＰＵビット（ＤＳ
Ｔ）フィールドがビット１７からビット２４までの８ビ
ット幅で、第２割込みメッセージの割込み要因、すなわ
ち割込み元を示す情報として２のべき乗でコード化され
た要因コード（ＳＲＣ）フィールドがビット２５からビ
ット２９までの５ビット幅で、第２割込みメッセージの
割込み処理レベルを２のべき乗でコード化された割込み
レベル（ＬＶＬ）フィールドがビット３０、３１の２ビ
ット幅でアサインされる。In the second interrupt message field, the flag (VLD) field indicating that the second interrupt message field is valid has a 1-bit width of bit 16 and the CP of the interrupt destination of the second interrupt message is
Interrupt destination CPU bit (DS
T) The field has an 8-bit width from bit 17 to bit 24, and the interrupt factor of the second interrupt message, that is, a factor code (SRC) field coded as a power of 2 as information indicating the interrupt source is a bit from bit 25 to bit 25. An interrupt level (LVL) field coded as a power of 2 with the interrupt processing level of the second interrupt message in a 5-bit width up to 29 is assigned with a 2-bit width of bits 30 and 31.
【００２２】以上、第１割込みメッセージフィールドと
第２割込みメッセージフィールドとで合計３２ビットの
ビットマップとなる。なお、本実施例では、後述するよ
うにＣＰＵを８台設けているため、割込み先ＣＰＵビッ
トを８ビットとしている。また、割込み処理レベルは４
種類としたため２ビット（２２＝４）を、割込み要因を
３２種類としたため５ビット（２５＝３２）をそれぞれ
割り当てている。As described above, the first interrupt message field and the second interrupt message field form a bit map of a total of 32 bits. In this embodiment, since eight CPUs are provided as described later, the interrupt destination CPU bit is set to eight bits. The interrupt processing level is 4
Two bits (2 2 = 4) are assigned for each type, and 5 bits (2 5 = 32) are assigned for each of 32 interrupt factors.
【００２３】図１に示すように、本実施例のデータ処理
装置は、複数の入出力装置（ＩＯ）４０１〜４０ｎと、
入出力装置４０１〜４０ｎに割込み線４１〜４ｎを介し
て接続されている割込み制御変換器（ＣＮＴＬ）１０
と、割込み制御変換器１０で変換されて出力された割込
みメッセージを入力し所定のタイミングで出力するドラ
イバ２０と、並列処理を行う８台のＣＰＵ３１〜３８と
を備え、ドライバ２０とＣＰＵ３１〜３８とをメッセー
ジパス３００にて接続し、割込み制御変換器１０とＣＰ
Ｕ３１〜３８とをメッセージ制御線３０１にて接続して
ある。As shown in FIG. 1, the data processing apparatus of this embodiment includes a plurality of input / output devices (IO) 401 to 40n,
Interrupt control converter (CNTL) 10 connected to input / output devices 401 to 40n via interrupt lines 41 to 4n
A driver 20 for receiving an interrupt message converted and output by the interrupt control converter 10 and outputting the interrupt message at a predetermined timing; and eight CPUs 31 to 38 for performing parallel processing. Are connected by the message path 300, and the interrupt control converter 10 and the CP
U31 to U38 are connected by a message control line 301.
【００２４】割込み制御変換器１０は、割込み線に対応
する所定のフィールドを有する割込み情報レジスタ（Ｉ
ＩＲＧ）１１と、割込み情報レジスタ１１の出力のうち
から１つの出力を選択して出力する２組のセレクタ（Ｓ
ＥＬ）１２Ａ、１２Ｂと、セレクタ１２Ａ、１２Ｂの出
力を所定のタイミングでラッチし出力するメッセージ整
列バッファ１３と、入出力装置４０１〜４０ｎによる割
込み線のアサートを検出し、入力した割込み信号の中か
ら所定の優先順位にしたがって１つの割込み信号を抽出
し、セレクタ１２Ａ、１２Ｂ及びメッセージ整列バッフ
ァ１３を制御し、メッセージ制御線３０１をアサートす
る割込み制御部（ＩＮＴＣ）１４と、２つ以上の割込み
要求が同時にあった場合に割込みメッセージの優先順位
を調整するメッセージ有効判定部（ＩＮＴＭ）１５とを
備え、メッセージ整列バッファ１３の出力を入力して所
定のタイミングで所定のＣＰＵに出力するドライバ２０
に接続されている。The interrupt control converter 10 has an interrupt information register (I) having a predetermined field corresponding to an interrupt line.
IRG) 11 and two sets of selectors (S) for selecting and outputting one output from the outputs of the interrupt information register 11.
EL) 12A, 12B, a message alignment buffer 13 for latching and outputting the outputs of the selectors 12A, 12B at a predetermined timing, and detecting an assertion of an interrupt line by the input / output devices 401 to 40n. An interrupt controller (INTC) 14 that extracts one interrupt signal in accordance with a predetermined priority, controls the selectors 12A and 12B and the message alignment buffer 13, and asserts a message control line 301, and two or more interrupt requests. A message validity determining unit (INTM) 15 for adjusting the priority of an interrupt message when the interrupts occur at the same time, and a driver 20 for receiving the output of the message sorting buffer 13 and outputting it to a predetermined CPU at a predetermined timing
It is connected to the.
【００２５】割込み情報レジスタ１１は、前述した割込
みメッセージのビットマップに対応する、割込み先プロ
セッサフィールド（Ｄｅｓｔ）と、割込み要因コードフ
ィールド（Ｓｏｒｃ）と、割込み処理レベルフィールド
（Ｌｅｖｅｌ）とをまとめて１本の割込み情報レジスタ
とし、各割込み線４１〜４ｎに対応するように割込み線
４１〜４ｎの本数と同じ本数設けてある。なお、割込み
プロセッサフィールド（Ｄｅｓｔ）において、例えば、
ビット０がセットされている場合にはＣＰＵ３１に割込
み、ビット１がセットされている場合にはＣＰＵ３２に
割り込むというように、セットされるビットとＣＰＵと
を１対１で対応させてある。The interrupt information register 11 collectively stores an interrupt destination processor field (Dest), an interrupt cause code field (Sorc), and an interrupt processing level field (Level) corresponding to the bit map of the above-described interrupt message. The number of interrupt information registers is the same as the number of interrupt lines 41 to 4n so as to correspond to each of the interrupt lines 41 to 4n. In the interrupt processor field (Dest), for example,
The bits to be set correspond to the CPU in a one-to-one correspondence, such as interrupting the CPU 31 when the bit 0 is set and interrupting the CPU 32 when the bit 1 is set.
【００２６】セレクタ１２Ａ、１２Ｂは、割込みメッセ
ージのビットマップに対応して２組の割込みメッセージ
を同時に処理できるように２組設けてある。各セレクタ
１２Ａ、１２Ｂは、割込み情報レジスタ１１の出力の中
から、割込み制御部１４から出力される選択信号１４
１、１４２の指示にしたがって、それぞれ１つずつの出
力信号を選択して出力する。The selectors 12A and 12B are provided in two sets so that two sets of interrupt messages can be processed simultaneously corresponding to the bit map of the interrupt message. Each of the selectors 12A and 12B outputs a selection signal 14 output from the interrupt control unit 14 from among the outputs of the interrupt information register 11.
In accordance with the instructions 1, 142, one output signal is selected and output.
【００２７】メッセージ整列バッファ１３は、割込みメ
ッセージのビットマップに対応して、２組の割込みメッ
セージフィールドと、各割込みメッセージフィールドに
対応して当該割込みメッセージが有効か否かを示す２組
の有効フラグフィールドとを備える。これらの各フィー
ルドは、割込みメッセージのビットマップに合致するフ
ォーマットで保持する。第１割込みメッセージフィール
ドに対応する有効フラグフィールドは、後述する割込み
メッセージセット指示信号１４３の指示タイミングで、
後述する割込み線有効指示信号１４４を第１割込みメッ
セージフィールドとして入力し保持する。第２割込みメ
ッセージフィールドに対応する有効フラグフィールド
は、メッセージ有効判定部１５の出力信号を第２割込み
メッセージフィールドとして入力し保持する。The message alignment buffer 13 has two sets of interrupt message fields corresponding to the bit map of the interrupt message, and two sets of valid flags indicating whether the interrupt message is valid or not corresponding to each interrupt message field. And a field. Each of these fields is kept in a format that matches the bitmap of the interrupt message. A valid flag field corresponding to the first interrupt message field indicates the timing at which an interrupt message set instruction signal 143 described later indicates an instruction.
An interrupt line valid instruction signal 144 described later is input and held as a first interrupt message field. The valid flag field corresponding to the second interrupt message field inputs and holds the output signal of the message validity determination unit 15 as the second interrupt message field.
【００２８】割込み制御部１４は、入出力装置４０１〜
４０ｎによる割込み線４１〜４ｎのアサートを検出し、
アサートされている割込み線４１〜４ｎに対応したコー
ドを選択信号１４１、１４２として出力する。アサート
されている割込み線４１〜４ｎが２つ以上ある時は、そ
の中から２つの割込み要求を予め決められた優先順位に
したがって抽出し、抽出された割込み線に対応したコー
ドを選択信号１４１、１４２として出力する。また、選
択信号１４１が有効である（割込み線が１つ上アサート
されている）旨を示す割込み線有効指示信号１４４と、
選択信号１４２が有効である（割込み線が２つ上アサー
トされている）旨を示す割込み線有効指示信号１４５と
を出力する。さらに、メッセージ整列バッファ１３に、
ラッチ指示を行うメッセージセット指示信号１４３を出
力する。また、ドライバ２０に、割込みメッセージとし
てメッセージ整列バッファ１３の出力信号をメッセージ
パス３００上に出力させる指示を行うイネーブル１４６
を出力する。また、すべてのＣＰＵ３１〜３８と接続さ
れ、メッセージパス３００上の情報が有効である旨を通
知する制御線３０１のアサート出力を行う。The interrupt controller 14 includes input / output devices 401 to 401
Assertion of interrupt lines 41 to 4n by 40n is detected,
Codes corresponding to the asserted interrupt lines 41 to 4n are output as selection signals 141 and 142. When there are two or more interrupt lines 41 to 4n being asserted, two interrupt requests are extracted from them according to a predetermined priority, and a code corresponding to the extracted interrupt line is selected by a selection signal 141, 142 is output. An interrupt line validity indication signal 144 indicating that the selection signal 141 is valid (the interrupt line has been asserted by one level);
An interrupt line validity indication signal 145 indicating that the selection signal 142 is valid (the interrupt line is asserted two levels higher) is output. Further, in the message sorting buffer 13,
A message set instruction signal 143 for performing a latch instruction is output. An enable 146 for instructing the driver 20 to output an output signal of the message sorting buffer 13 to the message path 300 as an interrupt message.
Is output. Further, it is connected to all the CPUs 31 to 38 and outputs an assertion of a control line 301 for notifying that information on the message path 300 is valid.
【００２９】また、割込み制御部１４は、後述するメッ
セージ有効判定部１５の出力信号がネゲート状態であ
り、かつ割込み制御部１４の割込み線有効指示信号１４
５が有効状態であるとき、１回目の割込みメッセージと
してメッセージセット指示信号１４３とイネーブル１４
６とを出力し、制御線３０１をアサートした後、割込み
線有効指示信号１４５に対応した割込み線を割込み線有
効指示信号１４４及び選択信号１４１に対応付けるよう
に切り替える。そして、その際にまだ割込みメッセージ
を送信していない別の割込み線がアサート状態にあれ
ば、割込み線有効指示信号１４５及び選択信号１４２を
出力し、再度割込みメッセージを送信すべくメッセージ
セット指示信号１４３とイネーブル１４６とを出力し、
制御線３０１をアサートする。Further, the interrupt control unit 14 determines that the output signal of the message validity determination unit 15 described later is negated and that the interrupt line validity instruction signal 14
5 is in a valid state, the message set instruction signal 143 and the enable 14
6 and asserts the control line 301, and switches the interrupt line corresponding to the interrupt line valid instruction signal 145 so as to correspond to the interrupt line valid instruction signal 144 and the selection signal 141. At this time, if another interrupt line that has not yet transmitted the interrupt message is in the asserted state, it outputs an interrupt line validity instruction signal 145 and a selection signal 142, and a message set instruction signal 143 to transmit the interrupt message again. And enable 146, and
Assert the control line 301.
【００３０】メッセージ有効判定部１５は、割込み線有
効指示信号１４４、１４５とセレクタ１２Ａ、１２Ｂの
出力信号のうちの各割込み先ＣＰＵビット（Ｄｅｓｔ）
部とを入力し、判定信号をメッセージ整列バッファ１３
に出力する。判定信号としては、割込み線有効指示信号
１４４、１４５が共に有効状態であり、かつ各割込み先
ＣＰＵビット（Ｄｅｓｔ）部にビットセットされている
ＣＰＵ３１〜３８が重複していない場合に、第２の割込
みメッセージは有効とする旨を知らせるアサート出力を
行う。一方、割込み線有効指示信号１４４、１４５が共
に有効状態であり、かつ各割込み先ＣＰＵビット（Ｄｅ
ｓｔ）部にビットセットされているＣＰＵ３１〜３８が
重複している場合、または割込み線有効指示信号１４５
が無効状態の場合に、第２の割込みメッセージは無効と
する旨を知らせるネゲート出力を行う。The message validity judging section 15 is configured to output each interrupt destination CPU bit (Dest) of the interrupt line validity instructing signals 144 and 145 and the output signals of the selectors 12A and 12B.
And the judgment signal is sent to the message sorting buffer 13.
Output to If the interrupt line validity indication signals 144 and 145 are both valid and the CPUs 31 to 38 set in the interrupt destination CPU bit (Dest) portions do not overlap, the second determination signal is used. The interrupt message outputs an assert signal indicating that the message is valid. On the other hand, both the interrupt line validity indication signals 144 and 145 are in a valid state, and each interrupt destination CPU bit (De
If the CPUs 31 to 38 whose bits are set in the (st) section overlap, or if the interrupt line valid instruction signal 145
Is invalid, the second interrupt message performs a negation output notifying that it is invalid.
【００３１】ドライバ２０は、割込み制御変換器１０の
割込み制御部１４から出力されるイネーブル１４６を入
力し、これに応じて、メッセージ整列バッファ１３の出
力信号をメッセージパス３００に出力する。The driver 20 receives the enable 146 output from the interrupt control unit 14 of the interrupt control converter 10 and outputs an output signal of the message sorting buffer 13 to the message path 300 in response to the input.
【００３２】ＣＰＵ３１〜３８は、メッセージパス３０
０と制御線３０１とに接続している。そして、制御線３
０１がアサート時に、メッセージパス３００上の割込み
メッセージの有効フラグが有効に設定されいれば、割込
み先ＣＰＵビットによって特定されるＣＰＵ３１〜３８
が当該割込みメッセージを受信する。各ＣＰＵ３１〜３
８は、要因コードと割込みレベルとを解読し、対応する
処理を実施する。The CPUs 31 to 38 are connected to the message path 30
0 and the control line 301. And control line 3
If the valid flag of the interrupt message on the message path 300 is set to be valid when 01 is asserted, the CPUs 31 to 38 specified by the interrupt destination CPU bit are set.
Receives the interrupt message. Each CPU 31 to 3
8 decodes the cause code and the interrupt level and executes the corresponding processing.
【００３３】次に、本実施例の動作に付いて説明する。
まず、入出力装置４０１〜４０ｎによって割り込み線４
１〜４ｎの１つがアサートされた場合の動作について説
明する。割込み制御部１４は、セレクタ１２Ａに２進表
記「００」の選択信号１４１を送出すると共に、割込み
線有効指示信号１４４をアサート出力する。また、選択
信号１４２として任意の値を送出すると共に、割込み線
有効指示信号１４５をネゲート出力する。Next, the operation of this embodiment will be described.
First, the input / output devices 401 to 40n use the interrupt line 4
An operation when one of 1 to 4n is asserted will be described. The interrupt control unit 14 sends out the selection signal 141 of the binary notation “00” to the selector 12A and asserts and outputs the interrupt line enable instruction signal 144. In addition, an arbitrary value is transmitted as the selection signal 142, and the interrupt line validity instruction signal 145 is negated.
【００３４】セレクタ１２Ａは、選択信号１４１の指示
にしたがって、割込み情報レジスタ１１のうちアサート
された割込み線４１〜４ｎに対応した割込み情報レジス
タ１１を選択して出力する。メッセージ有効判定部１５
は、割込み線有効指示信号１４５がネゲート状態である
ことから、出力信号をネゲートしている。The selector 12A selects and outputs the interrupt information register 11 corresponding to the asserted interrupt lines 41 to 4n among the interrupt information registers 11 in accordance with the instruction of the selection signal 141. Message validity determination unit 15
Is negated since the interrupt line validity indication signal 145 is negated.
【００３５】また、割込み制御部１４は、メッセージ整
列バッファ１３に、セレクタ１２Ａの出力及び割込み線
有効指示信号１４５をラッチ可能なタイミングでラッチ
指示を行うため、メッセージセット指示信号１４３をア
サート出力する。そして、メッセージ整列バッファ１３
にてラッチされた情報を割込みメッセージとして送出で
きるタイミングでドライバ２０を開くイネーブル１４６
を出力し、パス３００上の割込みメッセージが有効であ
ることを示しＣＰＵ３１から３８に当該割込みメッセー
ジの受信を促すために制御線３０１をアサートする。Further, the interrupt control unit 14 asserts and outputs a message set instruction signal 143 to the message alignment buffer 13 in order to issue a latch instruction at a timing at which the output of the selector 12A and the interrupt line valid instruction signal 145 can be latched. Then, the message sorting buffer 13
Enable 146 to open the driver 20 at the timing when the information latched in the step can be transmitted as an interrupt message.
And asserts the control line 301 to indicate that the interrupt message on the path 300 is valid and to prompt the CPUs 31 to 38 to receive the interrupt message.
【００３６】メッセージ整列バッファ１３は、セレクタ
１２Ａの出力として割込み情報レジスタ１１の当該出力
のうち、割込み先ＣＰＵビット（Ｄｅｓｔ）を第１の割
込みメッセージフィールドの割込み先ＣＰＵビットフィ
ールド（ＤＳＴ）として、要因コード（Ｓｏｒｃ）を要
因コードフィールド（ＳＲＣ）として、割込みレベル
（Ｌｅｖｅｌ）を割込みレベルフィールド（ＬＶＬ）と
して、割込み線有効指示信号１４４のアサート状態を有
効フラグフィールド（ＶＬＤ）のセット状態として入力
し保持する。また、セレクタ１２Ｂの出力として任意の
状態を第２の割込みメッセージフィールドの割込み先Ｃ
ＰＵビットフィールド（ＤＳＴ）、要因コードフィール
ド（ＳＲＣ）、及び割込みレベルフィールド（ＬＶＬ）
として、割込み線有効指示信号１４５のネゲート状態を
有効フラグフィールド（ＶＬＤ）のリセット状態として
入力し保持する。これらの入力はメッセージセット指示
信号１４３がアサート出力された時点で行われる。The message alignment buffer 13 sets the interrupt destination CPU bit (Dest) of the interrupt information register 11 as the output of the selector 12A as the interrupt destination CPU bit field (DST) of the first interrupt message field. The code (Sorc) is input and retained as the cause code field (SRC), the interrupt level (Level) is input as the interrupt level field (LVL), and the asserted state of the interrupt line enable instruction signal 144 is input as the set state of the effective flag field (VLD). I do. Further, an arbitrary state is output as an output of the selector 12B by the interrupt destination C of the second interrupt message field.
PU bit field (DST), cause code field (SRC), and interrupt level field (LVL)
Then, the negated state of the interrupt line validity indication signal 145 is input and held as the reset state of the valid flag field (VLD). These inputs are performed when the message set instruction signal 143 is asserted and output.
【００３７】ＣＰＵ３１〜３８は、制御線３０１がアサ
ートされ、パス３０上の第１メッセージフィールドの有
効フラグフィールド（ＶＬＤ）がセット状態であり、第
２メッセージフィールドの有効フラグフィールド（ＶＬ
Ｄ）がリセット状態であるため、第１の割込みメッセー
ジのみを有効と認識する。そして、各ＣＰＵ３１〜３８
が割込み先ＣＰＵビットフィールド（ＤＳＴ）のセット
されているビットをデコードし、対応するＣＰＵが、割
込みレベルフィールド（ＬＶＬ）、要因コードフィール
ド（ＳＲＣ）の内容に応じた割込み処理を行う。In the CPUs 31 to 38, the control line 301 is asserted, the valid flag field (VLD) of the first message field on the path 30 is set, and the valid flag field (VL) of the second message field is set.
Since D) is in the reset state, only the first interrupt message is recognized as valid. Then, each of the CPUs 31 to 38
Decodes the bits set in the interrupt destination CPU bit field (DST), and the corresponding CPU performs an interrupt process according to the contents of the interrupt level field (LVL) and the cause code field (SRC).
【００３８】次に、入出力装置４０１〜４０ｎによって
割り込み線４１〜４ｎのすべてがアサートされた場合の
動作について説明する。なお、以下の動作例では、図１
において、割込み線４１に対応する割込みメッセージは
すでに送済みであり、残りの割込み線について優先順位
が割込み線４２、割込み線４４、割込み線４３の順であ
るものとする。また、割込み線４２、４４に対応する割
込みメッセージは、割込み先として同一のＣＰＵ３１〜
３８を指定しているものとする。Next, the operation when all of the interrupt lines 41 to 4n are asserted by the input / output devices 401 to 40n will be described. In the following operation example, FIG.
In this example, it is assumed that the interrupt message corresponding to the interrupt line 41 has already been sent, and the priority order of the remaining interrupt lines is the interrupt line 42, the interrupt line 44, and the interrupt line 43. Further, the interrupt messages corresponding to the interrupt lines 42 and 44 are transmitted to the same CPU 31 to
It is assumed that 38 has been designated.
【００３９】割込み制御部１４は、セレクタ１２Ａに２
進表記「００」の選択信号１４１を送出すると共に、割
込み線有効指示信号１４４をアサート出力する。また、
セレクタ１２Ｂに２進表記「１１」の選択信号１４２を
送出すると共に、割込み線有効指示信号１４５をアサー
ト出力する。The interrupt controller 14 controls the selector 12A to
In addition to transmitting the selection signal 141 of the hexadecimal notation “00”, the interrupt line validity indication signal 144 is asserted and output. Also,
A selection signal 142 in binary notation "11" is sent to the selector 12B, and an interrupt line valid instruction signal 145 is asserted and output.
【００４０】セレクタ１２Ａは、選択信号１４１の指示
にしたがって、割込み情報レジスタ１１のうちアサート
された割込み線４２に対応した割込み情報レジスタ１１
を選択して出力する。セレクタ１２Ｂは、選択信号１４
２の指示にしたがって、割込み情報レジスタ１１のうち
アサートされた割込み線４４に対応した割込み情報レジ
スタ１１を選択して出力する。According to the instruction of the selection signal 141, the selector 12A outputs the interrupt information register 11 corresponding to the asserted interrupt line 42 of the interrupt information register 11.
Select and output. The selector 12B outputs the selection signal 14
According to the instruction of 2, the interrupt information register 11 corresponding to the asserted interrupt line 44 among the interrupt information registers 11 is selected and output.
【００４１】ここで、割込み情報レジスタ１１の割込み
先ＣＰＵビット（Ｄｅｓｔ）を調べ、割込み線４２に対
応した割込み情報レジスタ１１の割込み先ＣＰＵと割込
み線４４に対応した割込み情報レジスタ１１の割込み先
ＣＰＵとが同一であるため、割込み線有効指示信号１４
４及び１４５の両方がアサート状態であることから、メ
ッセージ有効判定部１５は、出力信号をネゲートしてい
る。The interrupt destination CPU bit (Dest) of the interrupt information register 11 is checked, and the interrupt destination CPU of the interrupt information register 11 corresponding to the interrupt line 42 and the interrupt destination CPU of the interrupt information register 11 corresponding to the interrupt line 44 are checked. Are the same, the interrupt line validity indication signal 14
Since both 4 and 145 are in the asserted state, the message validity judging unit 15 negates the output signal.
【００４２】また、割込み制御部１４は、メッセージ整
列バッファ１３に、セレクタ１２Ａの出力及び割込み線
有効指示信号１４５をラッチ可能なタイミングでラッチ
指示を行うため、メッセージセット指示信号１４３をア
サート出力する。そして、メッセージ整列バッファ１３
にてラッチされた情報を割込みメッセージとして送出で
きるタイミングでドライバ２０を開くイネーブル１４６
を出力し、パス３００上の割込みメッセージが有効であ
ることを示しＣＰＵ３１から３８に当該割込みメッセー
ジの受信を促すために制御線３０１をアサートする。The interrupt controller 14 asserts and outputs a message set instruction signal 143 to the message alignment buffer 13 in order to issue a latch instruction at a timing at which the output of the selector 12A and the interrupt line valid instruction signal 145 can be latched. Then, the message sorting buffer 13
Enable 146 to open the driver 20 at the timing when the information latched in the step can be transmitted as an interrupt message.
And asserts the control line 301 to indicate that the interrupt message on the path 300 is valid and to prompt the CPUs 31 to 38 to receive the interrupt message.
【００４３】メッセージ整列バッファ１３は、セレクタ
１２Ａの出力として割込み情報レジスタ１１の当該出力
のうち、割込み先ＣＰＵビット（Ｄｅｓｔ）を第１の割
込みメッセージフィールドの割込み先ＣＰＵビットフィ
ールド（ＤＳＴ）として、要因コード（Ｓｏｒｃ）を要
因コードフィールド（ＳＲＣ）として、割込みレベル
（Ｌｅｖｅｌ）を割込みレベルフィールド（ＬＶＬ）と
して、割込み線有効指示信号１４４のアサート状態を有
効フラグフィールド（ＶＬＤ）のセット状態として入力
し保持する。また、セレクタ１２Ｂの出力として任意の
状態を第２の割込みメッセージフィールドの割込み先Ｃ
ＰＵビットフィールド（ＤＳＴ）、要因コードフィール
ド（ＳＲＣ）、及び割込みレベルフィールド（ＬＶＬ）
として、割込み線有効指示信号１４５のネゲート状態を
有効フラグフィールド（ＶＬＤ）のリセット状態として
入力し保持する。これらの入力はメッセージセット指示
信号１４３がアサート出力された時点で行われる。The message alignment buffer 13 sets the interrupt destination CPU bit (Dest) of the interrupt information register 11 as the output of the selector 12A as the interrupt destination CPU bit field (DST) of the first interrupt message field. The code (Sorc) is input and retained as the cause code field (SRC), the interrupt level (Level) is input as the interrupt level field (LVL), and the asserted state of the interrupt line enable instruction signal 144 is input as the set state of the effective flag field (VLD). I do. Further, an arbitrary state is output as an output of the selector 12B by the interrupt destination C of the second interrupt message field.
PU bit field (DST), cause code field (SRC), and interrupt level field (LVL)
Then, the negated state of the interrupt line validity indication signal 145 is input and held as the reset state of the valid flag field (VLD). These inputs are performed when the message set instruction signal 143 is asserted and output.
【００４４】ＣＰＵ３１〜３８は、制御線３０１がアサ
ートされ、パス３０上の第１メッセージフィールドの有
効フラグフィールド（ＶＬＤ）がセット状態であり、第
２メッセージフィールドの有効フラグフィールド（ＶＬ
Ｄ）がリセット状態であるため、第１の割込みメッセー
ジのみを有効と認識する。そして、各ＣＰＵ３１〜３８
が割込み先ＣＰＵビットフィールド（ＤＳＴ）のセット
されているビットをデコードし、対応するＣＰＵが、割
込みレベルフィールド（ＬＶＬ）、要因コードフィール
ド（ＳＲＣ）の内容に応じた割込み処理を行う。In the CPUs 31 to 38, the control line 301 is asserted, the valid flag field (VLD) of the first message field on the path 30 is set, and the valid flag field (VL) of the second message field is set.
Since D) is in the reset state, only the first interrupt message is recognized as valid. Then, each of the CPUs 31 to 38
Decodes the bits set in the interrupt destination CPU bit field (DST), and the corresponding CPU performs an interrupt process according to the contents of the interrupt level field (LVL) and the cause code field (SRC).
【００４５】以上の動作において、メッセージ有効判定
部１５の出力がネゲート状態であったため、割込み線４
４に対応した割込みメッセージは発行していない。そこ
で、以下の動作を行う。In the above operation, since the output of the message validity judging section 15 is negated, the interrupt line 4
No interrupt message corresponding to No. 4 has been issued. Therefore, the following operation is performed.
【００４６】まず、割込み制御部１４は、セレクタ１２
Ａに割込み線４４に対応するように２進表記「１１」の
選択信号１４１を送出する。そして、割込み線有効指示
信号１４４をアサート出力する。また、セレクタ１２Ｂ
に割込み線４３に対応するように２進表記「１０」の選
択信号１４２を送出する。そして、割込み線有効指示信
号１４５をアサート出力する。First, the interrupt control unit 14 selects the selector 12
A selection signal 141 of binary notation “11” is transmitted to A so as to correspond to the interrupt line 44. Then, an interrupt line valid instruction signal 144 is asserted and output. Also, the selector 12B
The selection signal 142 of the binary notation "10" is transmitted so as to correspond to the interrupt line 43. Then, it asserts and outputs an interrupt line validity instruction signal 145.
【００４７】セレクタ１２Ａは、選択信号１４１の指示
にしたがって、割込み情報レジスタ１１のうちアサート
された割込み線４２に対応した割込み情報レジスタ１１
を選択して出力する。セレクタ１２Ｂは、選択信号１４
２の指示にしたがって、割込み情報レジスタ１１のうち
アサートされた割込み線４４に対応した割込み情報レジ
スタ１１を選択して出力する。According to the instruction of the selection signal 141, the selector 12A outputs the interrupt information register 11 corresponding to the asserted interrupt line 42 of the interrupt information register 11.
Select and output. The selector 12B outputs the selection signal 14
According to the instruction of 2, the interrupt information register 11 corresponding to the asserted interrupt line 44 among the interrupt information registers 11 is selected and output.
【００４８】ここで、割込み情報レジスタ１１の割込み
先ＣＰＵビット（Ｄｅｓｔ）を調べ、割込み線４２に対
応した割込み情報レジスタ１１の割込み先ＣＰＵと割込
み線４４に対応した割込み情報レジスタ１１の割込み先
ＣＰＵとが異なるため、割込み線有効指示信号１４４及
び１４５の両方がアサート状態を保持する。The interrupt destination CPU bit (Dest) of the interrupt information register 11 is examined, and the interrupt destination CPU of the interrupt information register 11 corresponding to the interrupt line 42 and the interrupt destination CPU of the interrupt information register 11 corresponding to the interrupt line 44 are checked. Therefore, both the interrupt line validity indication signals 144 and 145 maintain the asserted state.
【００４９】また、割込み制御部１４は、メッセージ整
列バッファ１３に、セレクタ１２Ａの出力及び割込み線
有効指示信号１４５をラッチ可能なタイミングでラッチ
指示を行うため、メッセージセット指示信号１４３をア
サート出力する。そして、メッセージ整列バッファ１３
にてラッチされた情報を割込みメッセージとして送出で
きるタイミングでドライバ２０を開くイネーブル１４６
を出力し、パス３００上の割込みメッセージが有効であ
ることを示しＣＰＵ３１から３８に当該割込みメッセー
ジの受信を促すために制御線３０１をアサートする。The interrupt control unit 14 asserts and outputs a message set instruction signal 143 to the message alignment buffer 13 in order to instruct the message alignment buffer 13 to latch the output of the selector 12A and the interrupt line valid instruction signal 145 at a latchable timing. Then, the message sorting buffer 13
Enable 146 to open the driver 20 at the timing when the information latched in the step can be transmitted as an interrupt message.
And asserts the control line 301 to indicate that the interrupt message on the path 300 is valid and to prompt the CPUs 31 to 38 to receive the interrupt message.
【００５０】メッセージ整列バッファ１３は、セレクタ
１２Ａの出力として割込み情報レジスタ１１の当該出力
のうち、割込み先ＣＰＵビット（Ｄｅｓｔ）を第１の割
込みメッセージフィールドの割込み先ＣＰＵビットフィ
ールド（ＤＳＴ）として、要因コード（Ｓｏｒｃ）を要
因コードフィールド（ＳＲＣ）として、割込みレベル
（Ｌｅｖｅｌ）を割込みレベルフィールド（ＬＶＬ）と
して、割込み線有効指示信号１４４のアサート状態を有
効フラグフィールド（ＶＬＤ）のセット状態として入力
し保持する。割込み先ＣＰＵビット（Ｄｅｓｔ）を第１
の割込みメッセージフィールドの割込み先ＣＰＵビット
フィールド（ＤＳＴ）として、要因コード（Ｓｏｒｃ）
を要因コードフィールド（ＳＲＣ）として、割込みレベ
ル（Ｌｅｖｅｌ）を割込みレベルフィールド（ＬＶＬ）
として、割込み線有効指示信号１４４のアサート状態を
有効フラグフィールド（ＶＬＤ）のセット状態として入
力し保持する。これらの入力はメッセージセット指示信
号１４３がアサート出力された時点で行われる。The message alignment buffer 13 sets the interrupt destination CPU bit (Dest) of the output of the interrupt information register 11 as the output of the selector 12A as the interrupt destination CPU bit field (DST) of the first interrupt message field. The code (Sorc) is input and retained as the cause code field (SRC), the interrupt level (Level) is input as the interrupt level field (LVL), and the asserted state of the interrupt line enable instruction signal 144 is input as the set state of the effective flag field (VLD). I do. Set the interrupt destination CPU bit (Dest) to the first
Cause code (Sorc) as the interrupt destination CPU bit field (DST) in the interrupt message field of
Is the cause code field (SRC), and the interrupt level (Level) is the interrupt level field (LVL).
The asserted state of the interrupt line valid instruction signal 144 is input and held as a set state of a valid flag field (VLD). These inputs are performed when the message set instruction signal 143 is asserted and output.
【００５１】ＣＰＵ３１〜３８は、制御線３０１がアサ
ートされ、パス３０上の第１メッセージフィールドの有
効フラグフィールド（ＶＬＤ）がセット状態であるた
め、第１の割込みメッセージを有効と認識する。そし
て、各ＣＰＵ３１〜３８が割込み先ＣＰＵビットフィー
ルド（ＤＳＴ）のセットされているビットをデコード
し、対応するＣＰＵが、割込みレベルフィールド（ＬＶ
Ｌ）、要因コードフィールド（ＳＲＣ）の内容に応じた
割込み処理を行う。同様に、第２メッセージフィールド
の有効フラグフィールド（ＶＬＤ）もセット状態である
ため、第１の割込みメッセージを有効と認識する。そし
て、各ＣＰＵ３１〜３８が割込み先ＣＰＵビットフィー
ルド（ＤＳＴ）のセットされているビットをデコード
し、対応するＣＰＵが、割込みレベルフィールド（ＬＶ
Ｌ）、要因コードフィールド（ＳＲＣ）の内容に応じた
割込み処理を行う。The CPUs 31 to 38 recognize that the first interrupt message is valid because the control line 301 is asserted and the valid flag field (VLD) of the first message field on the path 30 is set. Then, each of the CPUs 31 to 38 decodes the set bit of the interrupt destination CPU bit field (DST), and the corresponding CPU issues the interrupt level field (LV).
L), an interrupt process is performed according to the contents of the cause code field (SRC). Similarly, since the valid flag field (VLD) of the second message field is also set, it recognizes that the first interrupt message is valid. Then, each of the CPUs 31 to 38 decodes the set bit of the interrupt destination CPU bit field (DST), and the corresponding CPU issues the interrupt level field (LV).
L), an interrupt process is performed according to the contents of the cause code field (SRC).
【００５２】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。例えば、ビットマップの割り当ては、本実施
例で示したビット数に限るものではなく、マルチプロセ
ッサシステムにおけるＣＰＵの数等に応じて任意に定め
得るものである。Although the present invention has been described with reference to the preferred embodiments, the present invention is not necessarily limited to the above embodiments. For example, the assignment of the bitmap is not limited to the number of bits shown in the present embodiment, but can be arbitrarily determined according to the number of CPUs in a multiprocessor system.
【００５３】[0053]
【発明の効果】以上説明したように、本発明によれば、
複数の割込みメッセージを１度に発行し、複数のＣＰＵ
を用いて同時に複数の割込み処理を実行させることがで
きるため、１つ目の割込み処理を実行した後２つ目以降
の割込みメッセージを発行するまでの間に、データ転送
またはデータ転送制御の処理が入り込み、該２つ目以降
の割込みメッセージの送信が待たされて当該割込み処理
の開始が遅れることを回避し、割込み処理の並列度を向
上させることができる。As described above, according to the present invention,
Issue multiple interrupt messages at once, and
Can be used to execute a plurality of interrupt processes at the same time, so that the data transfer or the data transfer control process is performed between the execution of the first interrupt process and the issuance of the second and subsequent interrupt messages. Therefore, it is possible to avoid delaying the start of the interrupt processing due to waiting for the transmission of the second and subsequent interrupt messages, thereby improving the parallelism of the interrupt processing.
【００５４】また、複数の割込み処理を１度に実行でき
ることから、割込みメッセージの頻度を抑え、データ転
送路またはデータ転送制御路の使用効率を向上させるこ
とができる。Further, since a plurality of interrupt processes can be executed at once, the frequency of interrupt messages can be suppressed, and the use efficiency of the data transfer path or the data transfer control path can be improved.
【００５５】また、割込み先が重複する割込みメッセー
ジに対して、１つの割込みメッセージ以外の割込みメッ
セージを無効とし、次の割込み動作において、無効にさ
れた割込みメッセージを優先的に出力させるため、実行
順序を誤ったり、不必要な待ち時間の発生を回避するこ
とができ、システムの処理性能の向上を図ることができ
る。Further, in order to invalidate an interrupt message other than one interrupt message for an interrupt message having an overlapped interrupt destination and to output the invalidated interrupt message preferentially in the next interrupt operation, the execution order is changed. Error or unnecessary waiting time can be avoided, and the processing performance of the system can be improved.
【図１】 本発明の１実施例にかかるデータ処理装置の
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a data processing device according to one embodiment of the present invention.
【図２】 本実施例で用いる割込みメッセージのビット
マップを示す図である。FIG. 2 is a diagram showing a bit map of an interrupt message used in the embodiment.
【図３】 従来の割込み処理における割込みメッセージ
のビットマップの例を示す図である。FIG. 3 is a diagram showing an example of a bit map of an interrupt message in conventional interrupt processing.
【図４】 従来の割込み処理を実行するデータ処理装置
の構成を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration of a data processing device that executes a conventional interrupt process.
１０ 割込み制御変換器 １１ 割込み情報レジスタ １２ セレクタ １３ メッセージ整列バッファ １４ 割込み制御部 １５ メッセージ有効判定部 ２０ ドライバ ３１〜３８ ＣＰＵ ４１〜４ｎ 割込み線 ３００ メッセージパス ３０１ 制御線 ４０１〜４０ｎ 入出力装置 DESCRIPTION OF SYMBOLS 10 Interrupt control converter 11 Interrupt information register 12 Selector 13 Message alignment buffer 14 Interrupt control unit 15 Message validity judgment unit 20 Driver 31-38 CPU 41-4n Interrupt line 300 Message path 301 Control line 401-40n Input / output device
Claims (6)
信号を受信し、複数のＣＰＵに対して割込みメッセージ
を送信するデータ処理装置の割込み制御変換器におい
て、 前記各入出力装置と割込み制御変換器とを接続する割込
み線に対応して割込みメッセージフィールドを格納した
割込み情報レジスタと、 前記各入出力装置からの割込み信号に応じて前記割込み
情報レジスタから該当する割込みメッセージフィールド
を選択して出力する複数の選択手段と、 前記選択手段の出力を入力し割込み先として同一のＣＰ
Ｕを指定する複数の割込みメッセージフィールドを同時
に入力した場合に１つの割込みメッセージフィールドの
みを有効として他の割込みメッセージフィールドを無効
とする判定手段と、 前記判定手段により無効にされた割込みメッセージフィ
ールドを次の割込み動作において優先的に出力させる割
込み制御手段と、 前記判定手段及び割込み制御手段からの指示にしたがっ
て前記選択手段から出力された割込みメッセージフィー
ルドを出力する出力手段とを備えることを特徴とする割
込み制御変換器。An interrupt control converter of a data processing device for receiving an independent interrupt signal from a plurality of input / output devices and transmitting an interrupt message to a plurality of CPUs, wherein each of the input / output devices and the interrupt control conversion An interrupt information register storing an interrupt message field corresponding to an interrupt line connecting the device, and selecting and outputting a corresponding interrupt message field from the interrupt information register according to an interrupt signal from each of the input / output devices. A plurality of selecting means, and the same CP as an interrupt destination to which the output of the selecting means is inputted
A determination means for validating only one interrupt message field and invalidating the other interrupt message fields when a plurality of interrupt message fields designating U are input simultaneously. The interrupt message field invalidated by the determination means is as follows. Interrupt control means for giving priority to the output of the interrupt operation of the above, and output means for outputting an interrupt message field output from the selection means in accordance with an instruction from the determination means and the interrupt control means. Control converter.
し予め定められた優先順位にしたがって割込みメッセー
ジフィールドを出力し、 前記判定手段が、前記割込み先の重複する割込みメッセ
ージフィールドのうち前記優先順位の低い方の割込みメ
ッセージフィールドを無効にし、 前記割込み制御手段が、前記無効にされた割込みメッセ
ージフィールドを前記優先順位にしたがって出力させる
ことを特徴とする請求項１に記載の割込み制御変換器。2. The method according to claim 1, wherein the selecting unit outputs an interrupt message field in accordance with a predetermined priority order for a plurality of interrupt signals, and the determining unit determines the priority order among the overlapping interrupt message fields of the interrupt destination. 2. The interrupt control converter according to claim 1, wherein the lower interrupt message field is invalidated, and the interrupt control means outputs the invalidated interrupt message field according to the priority.
数を上限として任意の数だけ設けられていることを特徴
とする請求項１または請求項２に記載の割込み制御変換
器。3. The interrupt control converter according to claim 1, wherein an arbitrary number of said selection means are provided with an upper limit equal to the number of said CPUs.
信号を受信し、複数のＣＰＵに対して割込みメッセージ
を送信する割込み変換器を備え、前記複数のＣＰＵによ
る割込み処理を行うデータ処理装置において、 前記割込み制御変換器は、 前記各入出力装置と割込み制御変換器とを接続する割込
み線に対応して割込みメッセージフィールドを格納した
割込み情報レジスタと、 前記各入出力装置からの割込み信号に応じて前記割込み
情報レジスタから該当する割込みメッセージフィールド
を選択して出力する複数の選択手段と、 前記選択手段の出力を入力し割込み先として同一のＣＰ
Ｕを指定する複数の割込みメッセージフィールドを同時
に入力した場合に１つの割込みメッセージフィールドの
みを有効として他の割込みメッセージフィールドを無効
とする判定手段と、 前記判定手段により無効にされた割込みメッセージフィ
ールドを次の割込み動作において優先的に出力させる割
込み制御手段と、 前記判定手段及び割込み制御手段からの指示にしたがっ
て前記選択手段から出力された割込みメッセージフィー
ルドを出力する出力手段とを備えることを特徴とするデ
ータ処理装置。4. A data processing device comprising: an interrupt converter for receiving an independent interrupt signal from a plurality of input / output devices and transmitting an interrupt message to a plurality of CPUs; An interrupt information register storing an interrupt message field corresponding to an interrupt line connecting the input / output device to the interrupt control converter; and an interrupt information register corresponding to an interrupt signal from the input / output device. A plurality of selecting means for selecting and outputting a corresponding interrupt message field from the interrupt information register by using the same CP as an interrupt destination
A determination means for validating only one interrupt message field and invalidating the other interrupt message fields when a plurality of interrupt message fields designating U are input simultaneously. The interrupt message field invalidated by the determination means is as follows. An interrupt control means for giving priority to the output of the interrupt operation of the above, and an output means for outputting an interrupt message field output from the selection means in accordance with an instruction from the determination means and the interrupt control means. Processing equipment.
し予め定められた優先順位にしたがって割込みメッセー
ジフィールドを出力し、 前記判定手段が、前記割込み先の重複する割込みメッセ
ージフィールドのうち前記優先順位の低い方の割込みメ
ッセージフィールドを無効にし、 前記割込み制御手段が、前記無効にされた割込みメッセ
ージフィールドを前記優先順位にしたがって出力させる
ことを特徴とする請求項４に記載のデータ処理装置。5. The interrupt means outputs an interrupt message field in accordance with a predetermined priority order for a plurality of interrupt signals, and the determination means outputs the interrupt priority in the overlapping interrupt message fields of the interrupt destination. 5. The data processing apparatus according to claim 4, wherein an interrupt message field having a lower interrupt message field is invalidated, and said interrupt control means outputs said invalidated interrupt message field in accordance with said priority.
数を上限として任意の数だけ設けられていることを特徴
とする請求項４または請求項５に記載のデータ処理装
置。6. The data processing apparatus according to claim 4, wherein an arbitrary number of said selecting means are provided up to a number equal to the number of said CPUs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19816995A JP2663925B2 (en) | 1995-07-11 | 1995-07-11 | Interrupt control converter and data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19816995A JP2663925B2 (en) | 1995-07-11 | 1995-07-11 | Interrupt control converter and data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0926886A JPH0926886A (en) | 1997-01-28 |
| JP2663925B2 true JP2663925B2 (en) | 1997-10-15 |
Family
ID=16386623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19816995A Expired - Fee Related JP2663925B2 (en) | 1995-07-11 | 1995-07-11 | Interrupt control converter and data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663925B2 (en) |
-
1995
- 1995-07-11 JP JP19816995A patent/JP2663925B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0926886A (en) | 1997-01-28 |
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