JPH05151151A - Bus converting device - Google Patents
Bus converting deviceInfo
- Publication number
- JPH05151151A JPH05151151A JP31488591A JP31488591A JPH05151151A JP H05151151 A JPH05151151 A JP H05151151A JP 31488591 A JP31488591 A JP 31488591A JP 31488591 A JP31488591 A JP 31488591A JP H05151151 A JPH05151151 A JP H05151151A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- bus
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、システムバスと入出力
バスとのバス変換に利用する。本発明は、システムバス
のデータ幅と比較して入出力バスおよび入出力制御装置
の対応ビット幅が小さい場合でも、システムバスを有効
に使用することができるバス変換装置に関する。The present invention is used for bus conversion between a system bus and an input / output bus. The present invention relates to a bus conversion device that can effectively use a system bus even when the corresponding bit width of the input / output bus and the input / output control device is smaller than the data width of the system bus.
【０００２】[0002]
【従来の技術】従来のバス変換ではマスタのデータ幅が
そのままスレーブ側に転送され、入出力制御装置の対応
ビット幅がシステムバスのデータ幅に比べて小さいと
き、または入出力バスのデータ幅がシステムバスのデー
タ幅に比べて小さいときの、データ転送は、システムバ
ス側で入出力制御装置のビット幅に合わせて複数回に分
けて転送を行っていた。2. Description of the Related Art In conventional bus conversion, when the data width of a master is transferred to the slave side as it is and the corresponding bit width of the input / output control device is smaller than the data width of the system bus, or when the data width of the input / output bus is small. When the data transfer is smaller than the data width of the system bus, the data transfer is divided into plural times according to the bit width of the input / output control device on the system bus side.
【０００３】図２は従来例の構成を示すブロック図であ
るが、システムバスのバス幅は３２ビット、入出力バス
４のバス幅は１６ビット、入出力制御装置５の対応ビッ
ト幅は８ビットであり、バス変換装置３′は転送の際マ
スタ側のデータ幅をスレーブ側のデータ幅に合わせてバ
ス変換を行っていた。FIG. 2 is a block diagram showing the configuration of a conventional example. The bus width of the system bus is 32 bits, the bus width of the input / output bus 4 is 16 bits, and the corresponding bit width of the input / output control device 5 is 8 bits. Therefore, the bus converter 3'conducts the bus conversion by matching the data width on the master side with the data width on the slave side at the time of transfer.
【０００４】すなわち、演算処理装置１から入出力制御
装置５への３２ビットのデータ転送の場合、演算処理装
置１は入出力制御装置５の対応ビット幅が８ビットであ
るため、システムバス２上には８ビットのデータを４回
送り、バス変換装置３′はこれを受け取る度にバス変換
を行い入出力制御装置５に対し８ビット転送を行ってい
た。That is, in the case of 32-bit data transfer from the arithmetic processing unit 1 to the input / output control unit 5, since the corresponding bit width of the input / output control unit 5 of the arithmetic processing unit 1 is 8 bits, the arithmetic processing unit 1 is connected to the system bus 2. The 8-bit data was sent four times to the input / output control unit 5, and the bus conversion unit 3'performed the bus conversion each time it received the data, and the 8-bit data was transferred to the input / output control unit 5.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来のバス変
換の場合には入出力制御装置の対応ビット幅と入出力バ
スのバス幅に転送のデータ幅が左右され、システムバス
幅がそれらの幅より大きくても転送を複数回に分割して
行うためシステムバスを有効に利用することができず、
一つの転送に対して不必要にシステムバスの占有時間を
取る欠点があった。In the case of the above-mentioned conventional bus conversion, the transfer data width depends on the corresponding bit width of the input / output control device and the bus width of the input / output bus, and the system bus width is those widths. Even if it is larger, the system bus cannot be used effectively because the transfer is divided into multiple times.
There is a drawback in that the system bus takes up unnecessary time for one transfer.
【０００６】本発明はこのような問題を解決するもの
で、演算処理装置からのデータはバス幅の許す限り大き
くバスを使用し、バス変換装置で入出力バスや入出力制
御装置へのデータ幅を調節することにより、システムバ
ス上の転送回数をできるだけ少なくし、システムバスの
性能を向上させることができる装置を提供することを目
的とする。The present invention solves such a problem. Data from an arithmetic processing unit uses a bus as large as the bus width allows, and a bus converter converts the data width to an input / output bus or an input / output control unit. It is an object of the present invention to provide a device capable of improving the performance of the system bus by controlling the number of transfers on the system bus as much as possible.
【０００７】[0007]
【課題を解決するための手段】本発明は、演算処理装置
が接続されたシステムバスと、そのデータ幅と同等ある
いはそれ以下のデータ幅を有する入出力制御装置とが接
続された入出力バスとの間でデータ変換を行うバス変換
装置において、前記演算処理装置から前記入出力制御装
置へのデータ転送時に、前記演算処理装置から前記シス
テムバス上に出力されたアドレスをデコードするアドレ
スデコード回路と、このアドレスデコード回路の出力に
接続され、前記システムバス上のデータを前記入出力制
御装置のデータ幅に合わせて前記入出力バス上にデータ
を転送する制御を行う制御部と、前記システムバス上の
アドレスを保持するとともに、前記制御部からの指示に
従い送出するデータのアドレスを作成して前記入出力バ
スに出力するアドレス変換回路と、前記演算処理装置か
ら前記システムバス上に出力されたデータを保持するデ
ータ保持回路と、このデータ保持回路に保持されている
データを前記制御部からの指示に従い選択し、前記入出
力バスに送出するデータ選択回路とを備えたことを特徴
とする。The present invention provides an input / output bus to which a system bus to which an arithmetic processing unit is connected and an input / output control unit having a data width equal to or less than the data width thereof are connected. In a bus conversion device that performs data conversion between data processing devices, an address decoding circuit that decodes an address output from the processing device to the system bus during data transfer from the processing device to the input / output control device, A control unit connected to the output of the address decoding circuit, which controls data transfer on the system bus according to the data width of the input / output control device, and a control unit on the system bus. An address that holds an address, creates an address of data to be transmitted according to an instruction from the control unit, and outputs the address to the input / output bus Data conversion circuit, a data holding circuit that holds the data output from the arithmetic processing unit onto the system bus, and the data held in the data holding circuit according to an instruction from the control unit, and And a data selection circuit for sending to the output bus.
【０００８】前記制御部は、指定されたアドレスがデー
タのビット幅変換を必要としない転送を示すアドレスの
ときには、前記アドレス変換回路に保持されていたアド
レスをそのまま前記入出力バスに送出する手段を含み、
前記システムバスのデータ幅は３２ビットであり、前記
入出力バスのデータ幅は１６ビットであり、前記入出力
制御装置のビット幅は８ビットであることが望ましい。When the designated address is an address indicating a transfer that does not require the bit width conversion of data, the control unit outputs the address held in the address conversion circuit to the input / output bus as it is. Including,
Preferably, the data width of the system bus is 32 bits, the data width of the input / output bus is 16 bits, and the bit width of the input / output control device is 8 bits.
【０００９】[0009]
【作用】演算処理装置からシステムバスを介してデータ
が出力されると、データ保持回路がそのデータを保持す
るとともに、アドレス変換回路がシステムバス上のアド
レスを保持し、同時にアドレスデコード回路がそのアド
レスをデコードし制御部に送出する。制御部はシステム
バス上のデータを入出力制御装置のデータ幅に合わせて
入出力バス上にデータを転送する制御を行い、アドレス
変換回路がその指示にしたがって送出するデータのアド
レスを作成し、入出力バスに送出する。一方、データ保
持回路に保持されたデータは、制御部の指示にしたがっ
てデータ選択回路で選択され、入出力バスに送出され
る。When data is output from the arithmetic processing unit through the system bus, the data holding circuit holds the data, the address conversion circuit holds the address on the system bus, and at the same time, the address decoding circuit holds the address. Is decoded and sent to the control unit. The control unit controls the data on the system bus to be transferred on the I / O bus according to the data width of the I / O controller, and the address conversion circuit creates the address of the data to be sent out according to the instruction and inputs it. Send to output bus. On the other hand, the data held in the data holding circuit is selected by the data selection circuit according to the instruction of the control unit and sent to the input / output bus.
【００１０】これにより、システムバスのデータ幅に比
べて入出力バスのデータ幅や入出力制御装置の対応ビッ
ト幅が小さくても、システムバスを有効に使用すること
ができ、システムバスの占有時間を短縮することができ
る。As a result, even if the data width of the input / output bus and the corresponding bit width of the input / output controller are smaller than the data width of the system bus, the system bus can be used effectively and the occupied time of the system bus Can be shortened.
【００１１】[0011]
【実施例】次に本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the embodiment of the present invention.
【００１２】本発明実施例は、演算処理装置１が接続さ
れたシステムバス２と、そのデータ幅と同等あるいはそ
れ以下のデータ幅を有する複数の入出力制御装置５との
間に接続され、演算処理装置１から入出力制御装置５へ
のデータ転送時に、演算処理装置１からシステムバス２
上に出力されたアドレスをデコードするアドレスデコー
ド回路７と、このアドレスデコード回路７の出力に接続
され、システムバス２上のデータを入出力制御装置５の
データ幅に合わせて入出力バス４上にデータを転送する
制御を行う制御部１０と、システムバス２上のアドレス
を保持するとともに、制御部１０からの指示に従い送出
するデータのアドレスを作成して入出力バス４に出力す
るアドレス変換回路６と、演算処理装置１からシステム
バス２上に出力されたデータを保持するデータ保持回路
８と、このデータ保持回路８に保持されているデータを
制御部１０からの指示に従い選択し、入出力バス４に送
出するデータ選択回路とを備え、制御部１０には、指定
されたアドレスがデータのビット幅変換を必要としない
転送を示すアドレスのときには、アドレス変換回路６に
保持されていたアドレスをそのまま入出力バス４に送出
する手段を含む。The embodiment of the present invention is connected between the system bus 2 to which the arithmetic processing unit 1 is connected and a plurality of input / output control units 5 having a data width equal to or less than the data width of the system bus 2 for arithmetic operation. When data is transferred from the processing device 1 to the input / output control device 5, the arithmetic processing device 1 transfers to the system bus 2
An address decoding circuit 7 for decoding the address output above and an output of this address decoding circuit 7 are connected to the input / output bus 4 in accordance with the data width of the input / output control device 5 so that the data on the system bus 2 is matched. An address conversion circuit 6 that holds the address on the system bus 2 and a control unit 10 that controls data transfer and that creates an address of the data to be sent according to an instruction from the control unit 10 and outputs it to the input / output bus 4. And a data holding circuit 8 for holding the data output from the arithmetic processing unit 1 onto the system bus 2 and the data held in the data holding circuit 8 according to an instruction from the control unit 10, 4 and a data selection circuit for sending data to the control unit 4, and the control unit 10 has an address indicating a transfer in which the specified address does not require the bit width conversion of the data. When includes means for sending an address held in the address conversion circuit 6 as the output bus 4.
【００１３】システムバス２上には、演算処理装置１
と、その出力を入出力バス４に変換するために、アドレ
スを解読し制御部１０に伝えるアドレスデコード回路７
と、制御部１０からの指示に従いアドレスを作成し入出
力バス４に出力するアドレス変換回路６とが接続され
る。On the system bus 2, the arithmetic processing unit 1
And an address decoding circuit 7 for decoding the address and transmitting it to the control unit 10 in order to convert the output to the input / output bus 4.
And an address conversion circuit 6 that creates an address according to an instruction from the control unit 10 and outputs the address to the input / output bus 4.
【００１４】また、システムバス２にはデータの転送経
路としてデータ選択回路９に接続されたデータ保持回路
８が接続される。データ選択回路９は制御部１０からの
指示に従いデータを送出する入出力バス４に接続され、
この入出力バス４にはこれらのデータを受け取る装置と
して入出力制御装置５が接続される。A data holding circuit 8 connected to a data selection circuit 9 is connected to the system bus 2 as a data transfer path. The data selection circuit 9 is connected to the input / output bus 4 for transmitting data according to an instruction from the control unit 10,
An input / output control device 5 is connected to the input / output bus 4 as a device for receiving these data.
【００１５】次に、このように構成された本発明実施例
の動作について説明する。ここでは、システムバス２は
３２ビットのデータ幅、入出力バス４は１６ビットのデ
ータ幅、入出力制御装置５の対応ビット幅は８ビットと
し、演算処理装置１から入出力制御装置５に対して３２
ビットのデータを転送するものとして説明する。Next, the operation of the embodiment of the present invention thus constructed will be described. Here, the system bus 2 has a data width of 32 bits, the input / output bus 4 has a data width of 16 bits, and the corresponding bit width of the input / output control device 5 is 8 bits. 32
Description will be made assuming that bit data is transferred.
【００１６】演算処理装置１により３２ビットのデータ
が１度にシステムバス２上に出力されると、バス変換装
置３のアドレス変換回路６がそのアドレスを信号線１１
を介して受け取るとともに、アドレスデコード回路７が
信号線１２を介してそのアドレスを受け取る。アドレス
デコード回路７ではアドレスが解読され信号線１４を介
して制御部１０に伝えられる。When the arithmetic processing unit 1 outputs 32-bit data onto the system bus 2 at once, the address conversion circuit 6 of the bus conversion unit 3 outputs the address to the signal line 11.
And the address decoding circuit 7 receives the address via the signal line 12. The address decoding circuit 7 decodes the address and transmits it to the control unit 10 via the signal line 14.
【００１７】あらかじめアドレス範囲によりデータのビ
ット幅を決めておき、指定されたアドレスがデータのビ
ット幅変換を必要としない転送を示すアドレスであれ
ば、信号線１５経由の制御部１０の指示によりアドレス
変換回路６に保持されていたアドレスは信号線１７を介
してそのまま入出力バス４に送出される。一方、データ
は信号線１３を介してデータ保持回路８に入り、信号線
１６からの制御部１０の指示にしたがってそのままデー
タ選択回路９を経由して信号線１８から入出力バス４に
送出される。The bit width of the data is determined in advance according to the address range, and if the designated address is an address indicating the transfer which does not require the bit width conversion of the data, the address is instructed by the control unit 10 via the signal line 15. The address held in the conversion circuit 6 is directly sent to the input / output bus 4 via the signal line 17. On the other hand, the data enters the data holding circuit 8 via the signal line 13, and is sent from the signal line 18 to the input / output bus 4 as it is via the data selection circuit 9 according to the instruction of the control unit 10 from the signal line 16. ..
【００１８】この例のように３２ビットの転送であれ
ば、指定されたアドレスは特定のアドレス領域を示し、
システムバスから送られてきたデータを複数個に分ける
データビット幅変換の転送を行うことになる。この場合
は３２ビットのデータを入出力バス４上に８ビット×４
回の形で転送を行わなければならないために、アドレス
はアドレスデコード回路７でデコードされ、その旨が信
号線１４を介して制御部１０に伝えられる。In the case of 32-bit transfer as in this example, the designated address indicates a specific address area,
The data transmitted from the system bus is divided into a plurality of pieces of data and bit-width conversion is performed. In this case, 32 bits of data are put on the input / output bus 4 by 8 bits x 4
Since the transfer must be performed in the form of a turn, the address is decoded by the address decoding circuit 7 and the fact is transmitted to the control unit 10 via the signal line 14.
【００１９】また、データはデータ保持回路８に入り、
信号線１６経由の制御部１０の指示によりデータ選択回
路９で８ビットずつセレクトされる。Further, the data enters the data holding circuit 8,
In accordance with an instruction from the control unit 10 via the signal line 16, the data selection circuit 9 selects 8 bits at a time.
【００２０】アドレス変換回路６は８ビット×４回に分
けられたデータに、その位置に応じて受け取ったバイト
アドレス下位２ビットを作成し、データ選択回路９から
信号線１８で送出されるそれぞれのデータと対応して信
号線１７で入出力バス４に出力され転送が行われる。The address conversion circuit 6 creates the lower 2 bits of the byte address received in accordance with the position of the data divided into 8 bits × 4 times, and the data selection circuit 9 sends out each of them by the signal line 18. Corresponding to the data, it is output to the input / output bus 4 via the signal line 17 and transferred.
【００２１】[0021]
【発明の効果】以上説明したように本発明によれば、自
動アドレスサイジング機能を備えることにより、システ
ムバスのデータ幅に比べて入出力バスのデータ幅や入出
力制御装置の対応ビット幅が小さいときでも演算処理装
置からのデータ転送時にシステムバスを有効に使用する
ことができ、システムバスの占有時間を短縮することが
できる効果がある。As described above, according to the present invention, by providing the automatic address sizing function, the data width of the input / output bus and the corresponding bit width of the input / output control device are smaller than the data width of the system bus. At any time, the system bus can be effectively used when data is transferred from the arithmetic processing unit, and there is an effect that the occupied time of the system bus can be shortened.
【図１】本発明実施例の構成を示すブロック図。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図２】従来例の構成を示すブロック図。FIG. 2 is a block diagram showing a configuration of a conventional example.
１ 演算処理装置 ２ システムバス ３、３′ バス変換装置 ４ 入出力バス ５ 入出力制御装置 ６ アドレス変換回路 ７ アドレスデコード回路 ８ データ保持回路 ９ データ選択回路 １０ 制御部 １１〜１８ 信号線 1 arithmetic processing device 2 system bus 3, 3'bus conversion device 4 input / output bus 5 input / output control device 6 address conversion circuit 7 address decoding circuit 8 data holding circuit 9 data selection circuit 10 control unit 11-18 signal line
Claims (3)
と、そのデータ幅と同等あるいはそれ以下のデータ幅を
有する入出力制御装置とが接続された入出力バスとの間
でデータ変換を行うバス変換装置において、 前記演算処理装置から前記入出力制御装置へのデータ転
送時に、前記演算処理装置から前記システムバス上に出
力されたアドレスをデコードするアドレスデコード回路
と、 このアドレスデコード回路の出力に接続され、前記シス
テムバス上のデータを前記入出力制御装置のデータ幅に
合わせて前記入出力バス上にデータを転送する制御を行
う制御部と、 前記システムバス上のアドレスを保持するとともに、前
記制御部からの指示に従い送出するデータのアドレスを
作成して前記入出力バスに出力するアドレス変換回路
と、 前記演算処理装置から前記システムバス上に出力された
データを保持するデータ保持回路と、 このデータ保持回路に保持されているデータを前記制御
部からの指示に従い選択し、前記入出力バスに送出する
データ選択回路とを備えたことを特徴とするバス変換装
置。1. A bus for performing data conversion between a system bus to which an arithmetic processing unit is connected and an input / output bus to which an input / output control device having a data width equal to or smaller than the data width is connected. In the conversion device, an address decode circuit that decodes an address output from the arithmetic processing device onto the system bus when data is transferred from the arithmetic processing device to the input / output control device, and is connected to an output of the address decoding circuit. A control unit for controlling the transfer of the data on the input / output bus in accordance with the data width of the input / output control device, and holding the address on the system bus and controlling An address conversion circuit for creating an address of data to be transmitted according to an instruction from the section and outputting it to the input / output bus; A data holding circuit that holds the data output from the processing device onto the system bus, and a data selection circuit that selects the data held in the data holding circuit according to an instruction from the control unit and sends the data to the input / output bus. A bus conversion device comprising: a circuit.
ータのビット幅変換を必要としない転送を示すアドレス
のときには、前記アドレス変換回路に保持されていたア
ドレスをそのまま前記入出力バスに送出する手段を含む
請求項１記載のバス変換装置。2. The control unit, when the designated address is an address indicating a transfer that does not require bit width conversion of data, sends the address held in the address conversion circuit to the input / output bus as it is. 2. A bus converter according to claim 1, including means.
トであり、前記入出力バスのデータ幅は１６ビットであ
り、前記入出力制御装置のビット幅は８ビットである請
求項１記載のバス変換装置。3. The bus conversion according to claim 1, wherein the data width of the system bus is 32 bits, the data width of the input / output bus is 16 bits, and the bit width of the input / output control device is 8 bits. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31488591A JPH05151151A (en) | 1991-11-28 | 1991-11-28 | Bus converting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31488591A JPH05151151A (en) | 1991-11-28 | 1991-11-28 | Bus converting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151151A true JPH05151151A (en) | 1993-06-18 |
Family
ID=18058800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31488591A Pending JPH05151151A (en) | 1991-11-28 | 1991-11-28 | Bus converting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151151A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005242718A (en) * | 2004-02-26 | 2005-09-08 | Fujitsu Ltd | Data transfer apparatus and transfer control program |
| JP2011138187A (en) * | 2009-12-25 | 2011-07-14 | Takku Research:Kk | Data processing system of 8 bit base |
-
1991
- 1991-11-28 JP JP31488591A patent/JPH05151151A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005242718A (en) * | 2004-02-26 | 2005-09-08 | Fujitsu Ltd | Data transfer apparatus and transfer control program |
| JP2011138187A (en) * | 2009-12-25 | 2011-07-14 | Takku Research:Kk | Data processing system of 8 bit base |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0094728A1 (en) | Computer system comprising a data, address and control signal bus which comprises a left bus and a right bus | |
| KR890015142A (en) | Direct Memory Access Control | |
| JPS609292B2 (en) | Time interval length control method between data blocks | |
| JPH05151151A (en) | Bus converting device | |
| JP3762005B2 (en) | Communication system capable of selectively using a plurality of wireless communication transmission systems | |
| US4831572A (en) | Polynomial vector arithmetic operation control system | |
| JPH02226419A (en) | Data array conversion control system | |
| JPS55140926A (en) | Address controller of data processor | |
| JP2890660B2 (en) | Bit select output port and output device | |
| KR100496479B1 (en) | Address signal decoding circuit | |
| JP2763407B2 (en) | Multiplexer | |
| JPS6288031A (en) | Register filing system | |
| JPS6230361Y2 (en) | ||
| JPS63142434A (en) | Interrupt control system | |
| JPS61148562A (en) | Data transfer system of information processor | |
| JPS63245095A (en) | Remote controller | |
| JPS6146962A (en) | Controller of electronic copying machine | |
| JPS6150336B2 (en) | ||
| JPS5572229A (en) | Information processing system | |
| JPS63292299A (en) | Output circuit for alarm test signal | |
| JPS586644A (en) | Circuit control system of information processor | |
| JPS6269304A (en) | Remote control equipment | |
| JP2002014806A (en) | Digital signal processor and computer readable recording medium stored with digital data to be used for the same | |
| JPH0282342A (en) | Data communication equipment | |
| JPS58169243A (en) | Instruction processor |