JP2663671B2 - プレーナ型半導体装置 - Google Patents
プレーナ型半導体装置Info
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- JP2663671B2 JP2663671B2 JP2073681A JP7368190A JP2663671B2 JP 2663671 B2 JP2663671 B2 JP 2663671B2 JP 2073681 A JP2073681 A JP 2073681A JP 7368190 A JP7368190 A JP 7368190A JP 2663671 B2 JP2663671 B2 JP 2663671B2
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- Japan
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- semiconductor device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プレーナ構造を備えた半導体装置に関し、
特に、この半導体装置に形成されたpn接合の降伏耐圧を
向上させる技術に関するものである。
特に、この半導体装置に形成されたpn接合の降伏耐圧を
向上させる技術に関するものである。
パワーMOSFET、バイポーラトランジスタ等のプレーナ
型半導体装置において、高耐圧特性を得るためには、接
合外周部分の電界強度を弱めることが必要であり、種々
の対策が採用されている。
型半導体装置において、高耐圧特性を得るためには、接
合外周部分の電界強度を弱めることが必要であり、種々
の対策が採用されている。
ここで先ず、第３図を参照して、プレーナ型バイポー
ラトランジスタ素子の外周部分における断面構造を説明
する。n-型の半導体層２の表面側に、ｐ型のベース領域
３が形成されており、また、素子の外周縁に沿って、ｐ
型の外縁領域４が形成されている。半導体層２の表面は
酸化絶縁膜７で被覆され、ベース領域３及び外縁領域４
上には、それぞれベース電極12及び外縁電極14が形成さ
れている。一方、半導体層２の裏面にはn+型のコレクタ
層17が形成されて、コレクタ電極18に導電接続されてい
る。この構造において、ベース電極12を基準にして外縁
電極14及びコレクタ電極18に正電位Vapが印加される
と、ベース領域12と半導体層２の境界で構成されるpn接
合面にはVapの逆バイアスが加わり、そのpn接合面の近
傍のキャリアが移動して空間電荷５が残留し、空乏層６
が形成される。この空乏層６は、より低いキャリア濃度
の半導体層２内に大きく伸びる。
ラトランジスタ素子の外周部分における断面構造を説明
する。n-型の半導体層２の表面側に、ｐ型のベース領域
３が形成されており、また、素子の外周縁に沿って、ｐ
型の外縁領域４が形成されている。半導体層２の表面は
酸化絶縁膜７で被覆され、ベース領域３及び外縁領域４
上には、それぞれベース電極12及び外縁電極14が形成さ
れている。一方、半導体層２の裏面にはn+型のコレクタ
層17が形成されて、コレクタ電極18に導電接続されてい
る。この構造において、ベース電極12を基準にして外縁
電極14及びコレクタ電極18に正電位Vapが印加される
と、ベース領域12と半導体層２の境界で構成されるpn接
合面にはVapの逆バイアスが加わり、そのpn接合面の近
傍のキャリアが移動して空間電荷５が残留し、空乏層６
が形成される。この空乏層６は、より低いキャリア濃度
の半導体層２内に大きく伸びる。
ところで、高耐圧用の素子としては、例えば、1000V
用では80Ωcm、1500V用では120Ωcmなど、半導体層２の
キャリア濃度を充分に低くして高抵抗とする必要がある
が、このように半導体層２を高抵抗にした場合であって
も、ベース領域３の島形状に基づくpn接合面の湾曲部に
おいて電界が集中し、この部分でなだれ降伏が発生する
場合がある。また、酸化絶縁膜７中における不純物イオ
ン等の混入、或いは半導体層２と酸化絶縁膜７との界面
準位に基づく正電荷により、半導体層２の表面部分のキ
ャリア濃度が高くなるため、表面部分８において空乏層
６が薄くなり、高電界が加わることにより、なだれ降伏
が発生する場合がある。これらを原因とする素子の耐圧
低下を抑制するためには、第４図（ａ）に示すように、
ガードリング10,11を形成して半導体層２の表面側にお
ける空乏層15を拡張する方法や、第４図（ｂ）に示すよ
うに、ベース電極12と外縁電極14の間に抵抗性膜13を設
け、これをフィールドプレートとして用いることによ
り、抵抗性膜13中の均一な電界が酸化絶縁膜７を介して
半導体層２の表面方向の電界を緩和させることを利用し
て、半導体層２の表面側における空乏層16を拡張する方
法が知られている。
用では80Ωcm、1500V用では120Ωcmなど、半導体層２の
キャリア濃度を充分に低くして高抵抗とする必要がある
が、このように半導体層２を高抵抗にした場合であって
も、ベース領域３の島形状に基づくpn接合面の湾曲部に
おいて電界が集中し、この部分でなだれ降伏が発生する
場合がある。また、酸化絶縁膜７中における不純物イオ
ン等の混入、或いは半導体層２と酸化絶縁膜７との界面
準位に基づく正電荷により、半導体層２の表面部分のキ
ャリア濃度が高くなるため、表面部分８において空乏層
６が薄くなり、高電界が加わることにより、なだれ降伏
が発生する場合がある。これらを原因とする素子の耐圧
低下を抑制するためには、第４図（ａ）に示すように、
ガードリング10,11を形成して半導体層２の表面側にお
ける空乏層15を拡張する方法や、第４図（ｂ）に示すよ
うに、ベース電極12と外縁電極14の間に抵抗性膜13を設
け、これをフィールドプレートとして用いることによ
り、抵抗性膜13中の均一な電界が酸化絶縁膜７を介して
半導体層２の表面方向の電界を緩和させることを利用し
て、半導体層２の表面側における空乏層16を拡張する方
法が知られている。
上記の外周部における構造は、パワーMOSFET、IGBT、
パワーバイポーラトランジスタ等の高耐圧を要する素子
に用いられるが、ガードリングの形成は素子の占有面積
を大きくし、特に高耐圧用の素子としては複数のガード
リングが必要となるため、その所要面積は大幅に増加す
る。
パワーバイポーラトランジスタ等の高耐圧を要する素子
に用いられるが、ガードリングの形成は素子の占有面積
を大きくし、特に高耐圧用の素子としては複数のガード
リングが必要となるため、その所要面積は大幅に増加す
る。
また、フィールドプレート方式の場合には、一般に抵
抗性膜13を数Ωcm程度の比抵抗とすることが必要とされ
るが、このような高抵抗をプレーナ技術によって安定に
形成することは非常に困難である。更に、その抵抗性膜
13は酸化絶縁膜７を介して間接的に作用するものである
ため、pn接合の湾曲部分や表面部分の降伏現象を完全に
抑制するには必ずしも充分とは言えない。特に、IGBT等
の製造時に、素子のスイッチング速度を高速化するた
め、活性層内にキャリアのライフタイムエラーを形成す
る手段として高エネルギーで加速した荷電粒子を打ち込
む場合があるが、この場合には、表面の酸化絶縁膜７中
にも欠陥やキャリアの対生成に基づく電荷が残留するの
で、上記方法では、この残留電荷による素子の耐圧劣化
を防止することは困難であった。
抗性膜13を数Ωcm程度の比抵抗とすることが必要とされ
るが、このような高抵抗をプレーナ技術によって安定に
形成することは非常に困難である。更に、その抵抗性膜
13は酸化絶縁膜７を介して間接的に作用するものである
ため、pn接合の湾曲部分や表面部分の降伏現象を完全に
抑制するには必ずしも充分とは言えない。特に、IGBT等
の製造時に、素子のスイッチング速度を高速化するた
め、活性層内にキャリアのライフタイムエラーを形成す
る手段として高エネルギーで加速した荷電粒子を打ち込
む場合があるが、この場合には、表面の酸化絶縁膜７中
にも欠陥やキャリアの対生成に基づく電荷が残留するの
で、上記方法では、この残留電荷による素子の耐圧劣化
を防止することは困難であった。
そこで、本発明は上記問題点を解決するものであり、
その課題は、直接、半導体層内に逆導電型の高抵抗層を
設けることによって、この高抵抗層の電位勾配と、高抵
抗層と半導体層の境界に形成されるpn接合面とがもらた
す作用により、半導体層内における電界の集中を抑制
し、高耐圧のプレーナ型半導体装置を提供することにあ
る。
その課題は、直接、半導体層内に逆導電型の高抵抗層を
設けることによって、この高抵抗層の電位勾配と、高抵
抗層と半導体層の境界に形成されるpn接合面とがもらた
す作用により、半導体層内における電界の集中を抑制
し、高耐圧のプレーナ型半導体装置を提供することにあ
る。
上記の問題点を解決するために、第１導電型の半導体
層の表面側に第２導電型の島状領域が形成されたプレー
ナ構造を有する半導体装置において、本発明が講じた手
段は、 プレーナ構造の外周部における半導体層の表面部に、
第２導電型の外縁領域を形成し、島状領域と外縁領域と
の間の半導体層の表面部に、キャリア濃度の少ない第２
導電型の高抵抗層状領域を形成して、島状領域と外縁領
域とをその高抵抗層状領域により接続する構造とするも
のである。
層の表面側に第２導電型の島状領域が形成されたプレー
ナ構造を有する半導体装置において、本発明が講じた手
段は、 プレーナ構造の外周部における半導体層の表面部に、
第２導電型の外縁領域を形成し、島状領域と外縁領域と
の間の半導体層の表面部に、キャリア濃度の少ない第２
導電型の高抵抗層状領域を形成して、島状領域と外縁領
域とをその高抵抗層状領域により接続する構造とするも
のである。
また、高抵抗層状領域のキャリア面密度は、１×1011
〜１×1013cm-2の範囲内とすることが望ましい。
〜１×1013cm-2の範囲内とすることが望ましい。
かかる手段によれば、島状領域に接続された半導体層
の表面部に高抵抗層状領域が形成されているので、pn接
合面が半導体層の内部に包摂される構造となる。その結
果、pn接合面は、高抵抗層状領域を介することとなるの
で表面上の酸化絶縁膜や表面準位等の影響を受けにくく
なり、電界集中が生じ難くなる。更に、島状領域と外縁
領域間に印加された電圧が高抵抗層状領域に加わるの
で、高抵抗層状領域内に水平方向の電圧降下が発生し、
これにより、直接に、接触面下の半導体層内の電位勾配
が緩和され、空乏層が引き延ばされる。その上、高抵抗
層状領域と半導体層とのpn接合面の形成によって、pn接
合面の形状が実質的に平面接合に近似したものとなるの
で、島状領域の湾曲部形状による電界集中をも緩和する
ことができる。
の表面部に高抵抗層状領域が形成されているので、pn接
合面が半導体層の内部に包摂される構造となる。その結
果、pn接合面は、高抵抗層状領域を介することとなるの
で表面上の酸化絶縁膜や表面準位等の影響を受けにくく
なり、電界集中が生じ難くなる。更に、島状領域と外縁
領域間に印加された電圧が高抵抗層状領域に加わるの
で、高抵抗層状領域内に水平方向の電圧降下が発生し、
これにより、直接に、接触面下の半導体層内の電位勾配
が緩和され、空乏層が引き延ばされる。その上、高抵抗
層状領域と半導体層とのpn接合面の形成によって、pn接
合面の形状が実質的に平面接合に近似したものとなるの
で、島状領域の湾曲部形状による電界集中をも緩和する
ことができる。
したがって、表面状の電荷等の影響とpn接合面の湾曲
部の影響との双方による電界集中を同時に防止すること
ができ、しかも、直接に半導体層と接触する高抵抗層状
領域がフィールドプレートとして作用するので、半導層
の電界がより確実に緩和され、平面接合に近い高耐圧特
性を備えた半導体装置を製造することができる。
部の影響との双方による電界集中を同時に防止すること
ができ、しかも、直接に半導体層と接触する高抵抗層状
領域がフィールドプレートとして作用するので、半導層
の電界がより確実に緩和され、平面接合に近い高耐圧特
性を備えた半導体装置を製造することができる。
次に、第１図を参照して、本発明に係るプレーナ型半
導体装置の実施例を説明する。
導体装置の実施例を説明する。
第１図は、バイポーラトランジスタの外周部分の構造
を示すものであって、n-型の半導体層２の表面側に、ｐ
型のベース領域３とｐ型の外縁領域４が形成されてお
り、半導体層２の表面上は酸化絶縁膜７で被覆され、ベ
ース領域３上にはベース電極12が、また、外縁領域４上
には外縁電極14が、それぞれ形成されている。半導体層
２の裏面側には、n+型のコレクタ層17、及びコレクタ電
極18が形成されており、外縁電極14と共にこのコレクタ
電極18には、ベース電極12に対してVapの正電位が与え
られている。このVapを増加していくと、ベース領域３
と半導体層２との境界面からなるpn接合面31には逆バイ
アスが印加され、主に低キャリア濃度の半導体層２内に
おいて、空乏層６はコレクタ層17側及び外縁領域４側に
向かって伸びる。
を示すものであって、n-型の半導体層２の表面側に、ｐ
型のベース領域３とｐ型の外縁領域４が形成されてお
り、半導体層２の表面上は酸化絶縁膜７で被覆され、ベ
ース領域３上にはベース電極12が、また、外縁領域４上
には外縁電極14が、それぞれ形成されている。半導体層
２の裏面側には、n+型のコレクタ層17、及びコレクタ電
極18が形成されており、外縁電極14と共にこのコレクタ
電極18には、ベース電極12に対してVapの正電位が与え
られている。このVapを増加していくと、ベース領域３
と半導体層２との境界面からなるpn接合面31には逆バイ
アスが印加され、主に低キャリア濃度の半導体層２内に
おいて、空乏層６はコレクタ層17側及び外縁領域４側に
向かって伸びる。
ここで、ベース領域３と外縁領域４との間には、p-型
の高抵抗層状領域20が、半導体層２の表面側でベース領
域３と外縁領域４とを接続するように形成されている。
この高抵抗層状領域20は、半導体層２の表面にアクセプ
タ不純物を導入することにより、１×1011〜１×1013cm
-2のキャリア面密度となるように形成され、電位差Vap
が印加されることにより、その内部に外縁領域４からベ
ース領域３に到達するまでの距離に応じた一定の電圧降
下が形成されている。この電圧降下は、高抵抗層状領域
20の下面に形成されるpn接合面21に対し、ベース領域３
に近い部分で逆バイアスを生ぜしめるため、第１図に示
すように、半導体層２内の空乏層６が外縁領域４側に伸
ばされるとともに、高抵抗層状領域20内にも空乏層22が
形成される。
の高抵抗層状領域20が、半導体層２の表面側でベース領
域３と外縁領域４とを接続するように形成されている。
この高抵抗層状領域20は、半導体層２の表面にアクセプ
タ不純物を導入することにより、１×1011〜１×1013cm
-2のキャリア面密度となるように形成され、電位差Vap
が印加されることにより、その内部に外縁領域４からベ
ース領域３に到達するまでの距離に応じた一定の電圧降
下が形成されている。この電圧降下は、高抵抗層状領域
20の下面に形成されるpn接合面21に対し、ベース領域３
に近い部分で逆バイアスを生ぜしめるため、第１図に示
すように、半導体層２内の空乏層６が外縁領域４側に伸
ばされるとともに、高抵抗層状領域20内にも空乏層22が
形成される。
半導体層２の表面準位及び酸化絶縁膜７中の陽イオン
に起因する正電荷の面密度は通常1010〜1011cm-2程度で
あるから、高抵抗層状領域20のキャリア面密度に較べて
小さく、pn接合面21の下の空乏層６にはほとんど影響を
与えず、しかも、従来のフィールドプレート方式のよう
に、電荷を包含した酸化絶縁膜を介して作用するのでは
なく、直接半導体層に接触してその電位勾配に作用する
ので、確実にpn接合面21下の水平方向の電界が緩和さ
れ、この部分のなだれ降伏を防止することができる。ま
た、高抵抗層状領域20がベース領域３と接続しており、
pn接合面21が形成されているため、pn接合面31の湾曲部
による電界集中が生じにくくなり、空乏層６の形状は平
面接合の場合と類似したものとなる。一方、高抵抗層状
領域20の比抵抗は充分に高く、しかも、ベース領域３の
近傍は空乏化するため、漏れ電流は充分に低く抑えるこ
とができる。したがって、平面接合の半導体装置に近い
耐圧を備えた高耐圧のプレーナ型半導体装置を製造する
ことができる。本発明は、バイポーラトランジスタ以外
であっても、pn接合を備えたプレーナ構造を有する素子
であれば、その高耐圧化を達成することができる。
に起因する正電荷の面密度は通常1010〜1011cm-2程度で
あるから、高抵抗層状領域20のキャリア面密度に較べて
小さく、pn接合面21の下の空乏層６にはほとんど影響を
与えず、しかも、従来のフィールドプレート方式のよう
に、電荷を包含した酸化絶縁膜を介して作用するのでは
なく、直接半導体層に接触してその電位勾配に作用する
ので、確実にpn接合面21下の水平方向の電界が緩和さ
れ、この部分のなだれ降伏を防止することができる。ま
た、高抵抗層状領域20がベース領域３と接続しており、
pn接合面21が形成されているため、pn接合面31の湾曲部
による電界集中が生じにくくなり、空乏層６の形状は平
面接合の場合と類似したものとなる。一方、高抵抗層状
領域20の比抵抗は充分に高く、しかも、ベース領域３の
近傍は空乏化するため、漏れ電流は充分に低く抑えるこ
とができる。したがって、平面接合の半導体装置に近い
耐圧を備えた高耐圧のプレーナ型半導体装置を製造する
ことができる。本発明は、バイポーラトランジスタ以外
であっても、pn接合を備えたプレーナ構造を有する素子
であれば、その高耐圧化を達成することができる。
第２図は、本発明の効果を確認するために、1800V用
のMOSFETの活性層内に、ライフタイムキラーを形成する
ため、電子線を照射した場合の耐圧の変化を示したもの
である。図中に示す従来例のデータは、耐圧確保のため
に外周部分にガードリング２本を形成するとともに、フ
ィールドプレート構造をも併設したMOSFETに対するもの
である。この従来例では、50Mradの電子線照射により10
0V程度の耐圧の低下が生じている。これに対し、本実施
例に示す外周構造を形成したMOSFET（図中の＋で示
す。）では、ほとんど耐圧劣化を生じていないことがわ
かる。
のMOSFETの活性層内に、ライフタイムキラーを形成する
ため、電子線を照射した場合の耐圧の変化を示したもの
である。図中に示す従来例のデータは、耐圧確保のため
に外周部分にガードリング２本を形成するとともに、フ
ィールドプレート構造をも併設したMOSFETに対するもの
である。この従来例では、50Mradの電子線照射により10
0V程度の耐圧の低下が生じている。これに対し、本実施
例に示す外周構造を形成したMOSFET（図中の＋で示
す。）では、ほとんど耐圧劣化を生じていないことがわ
かる。
以上説明したように、本発明は、プレーナ構造の外周
部分に島状領域と同導電型の外縁領域を設け、島状領域
と外縁領域との間を、島状領域と同導電型の高抵抗層状
領域により接続することに特徴を有するので、表面上の
電荷から受けるpn接合への影響が減少し、高抵抗層状領
域の電圧降下によって半導体層との接触面の電位勾配を
直接緩和できるとともに、高抵抗層状領域と半導体層と
の間に形成されるpn接合面により、島状領域のpn接合面
の湾曲部における電界集中をも抑制することができる。
したがって、平面接合型の素子に近い高耐圧を得ること
が可能となる。
部分に島状領域と同導電型の外縁領域を設け、島状領域
と外縁領域との間を、島状領域と同導電型の高抵抗層状
領域により接続することに特徴を有するので、表面上の
電荷から受けるpn接合への影響が減少し、高抵抗層状領
域の電圧降下によって半導体層との接触面の電位勾配を
直接緩和できるとともに、高抵抗層状領域と半導体層と
の間に形成されるpn接合面により、島状領域のpn接合面
の湾曲部における電界集中をも抑制することができる。
したがって、平面接合型の素子に近い高耐圧を得ること
が可能となる。
第１図は本発明に係る実施例のバイポーラトランジスタ
素子の外周部分の構造を示す縦断面図である。 第２図は従来構造及び本実施例の外周構造を備えた耐圧
1800VのMOSFETに対し、電子線を照射した場合における
素子耐圧の劣化状態を示すグラフ図である。 第３図は従来のプレーナ型素子の外周構造を示す縦断面
図である。 第４図（ａ）はガードリングを形成した場合の空乏層の
拡がりを示す縦断面図であり、第４図（ｂ）はフィール
ドプレートとして用いる抵抗性膜を形成した場合の空乏
層の拡がりを示す縦断面図である。 〔符号の説明〕 ２……半導体層 ３……ベース領域 ４……外縁領域 ６……空乏層 ７……酸化絶縁膜 12……ベース電極 14……外縁電極 17……コレクタ層 18……コレクタ電極 20……高抵抗層状領域 21……pn接合面 22……空乏層 31……pn接合面。
素子の外周部分の構造を示す縦断面図である。 第２図は従来構造及び本実施例の外周構造を備えた耐圧
1800VのMOSFETに対し、電子線を照射した場合における
素子耐圧の劣化状態を示すグラフ図である。 第３図は従来のプレーナ型素子の外周構造を示す縦断面
図である。 第４図（ａ）はガードリングを形成した場合の空乏層の
拡がりを示す縦断面図であり、第４図（ｂ）はフィール
ドプレートとして用いる抵抗性膜を形成した場合の空乏
層の拡がりを示す縦断面図である。 〔符号の説明〕 ２……半導体層 ３……ベース領域 ４……外縁領域 ６……空乏層 ７……酸化絶縁膜 12……ベース電極 14……外縁電極 17……コレクタ層 18……コレクタ電極 20……高抵抗層状領域 21……pn接合面 22……空乏層 31……pn接合面。
Claims (2)
- 【請求項１】第１導電型の半導体層の表面側に第２導電
型の島状領域が形成されたプレーナ構造を有する半導体
装置において、 前記プレーナ構造の外周部における前記半導体層の表面
側に第２導電型の外縁領域が形成され、前記島状領域及
び前記外縁領域に導電接続された第２導電型の高抵抗層
状領域が、両者間の前記半導体層の表面部に形成されて
いることを特徴とするプレーナ型半導体装置。 - 【請求項２】前記高抵抗層状領域のキャリア面密度は、
１×1011〜１×1013cm-2の範囲内であることを特徴とす
る請求項第１項に記載のプレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073681A JP2663671B2 (ja) | 1990-03-23 | 1990-03-23 | プレーナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073681A JP2663671B2 (ja) | 1990-03-23 | 1990-03-23 | プレーナ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03273682A JPH03273682A (ja) | 1991-12-04 |
| JP2663671B2 true JP2663671B2 (ja) | 1997-10-15 |
Family
ID=13525205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073681A Expired - Lifetime JP2663671B2 (ja) | 1990-03-23 | 1990-03-23 | プレーナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663671B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192368A (ja) * | 1982-05-07 | 1983-11-09 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPS62230051A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | トランジスタ |
| JPS63174369A (ja) * | 1987-01-14 | 1988-07-18 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-03-23 JP JP2073681A patent/JP2663671B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03273682A (ja) | 1991-12-04 |
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