JP2659228B2 - Semiconductor memory - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第15、16図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明 （第１〜３図） 本発明の一実施例 （第４〜14図） 発明の効果 〔概要〕 シリアルアクセスが可能な半導体メモリに関し、チッ
プに占めるアクセス回路面積の削減と動作速度の向上を
図ることを目的とし、 ランダムアクセスメモリのメモリセルアレイの１ワー
ド分に相当する複数のビットセルを備えたシリアルデー
タレジスタと、アドレス信号をデコードし、そのデコー
ド結果に従って前記シリアルデータレジスタの各ビット
セルを順次シリアルにアクセスするデコーダとを有する
半導体メモリにおいて、ｎ個のレジスタをループ状に結
合して１つのシフトレジスタを形成し、該シフトレジス
タを前記アドレス信号の各桁に対応させて複数個備えた
レジスタ群と、クロック信号に従って最下位桁のシフト
レジスタの内容をシフトさせるシフト手段と、下位桁の
シフトレジスタの最上位ビットのレジスタの状態に基づ
いて生成されるキャリを次上位桁のシフトレジスタへと
伝達する伝達手段とを具備し、該レジスタ群の各シフト
レジスタの内容を前記アドレス信号とするように構成し
ている。Detailed Description of the Invention [Table of Contents] Overview Industrial application fields Conventional technology (FIGS. 15 and 16) Problems to be Solved by the Invention Means for Solving the Problems Action Example Explanation of Principles of the Present Invention 1 to 3) One embodiment of the present invention (FIGS. 4 to 14) [Effects of the Invention] [Overview] Regarding a semiconductor memory that can be serially accessed, an attempt is made to reduce an access circuit area occupying a chip and improve an operation speed. A serial data register having a plurality of bit cells corresponding to one word of a memory cell array of a random access memory and an address signal are decoded, and each bit cell of the serial data register is serially accessed in accordance with the decoding result. In a semiconductor memory having a decoder, n shift registers are connected in a loop to form one shift register. A register group including a plurality of shift registers corresponding to each digit of the address signal; a shift unit for shifting the contents of the lowest-order shift register according to a clock signal; Transmission means for transmitting the carry generated based on the state of the bit register to the next higher-order shift register, wherein the content of each shift register of the register group is used as the address signal. I have.

〔産業上の利用分野〕[Industrial applications]

本発明は、半導体メモリに関し、詳しくは、アクセス
回路の回路構成を工夫してチップに占めるアクセス回路
面積の削減および動作速度の向上を意図した半導体メモ
リに関する。The present invention relates to a semiconductor memory, and more particularly, to a semiconductor memory designed to reduce an access circuit area occupying a chip and improve an operation speed by devising a circuit configuration of an access circuit.

一般に、画像関係の分野で使用されるメモリシステム
には、CPU側からのランダムなデータのアクセスとCRT側
からのシリアルなデータのアクセスとの両立性が求めら
れるため、ランダムアクセスポートとシリアルアクセス
ポートとを備えたいわゆるデュアルポートメモリが使用
される。In general, a memory system used in the image-related field requires compatibility between random data access from the CPU side and serial data access from the CRT side. A so-called dual port memory having the following is used.

〔従来の技術〕[Conventional technology]

デュアルポートメモリは、ランダムアクセスメモリ
（RAM）と、シリアルアクセスメモリ（SAM）とを備えて
構成され、SAMには、RAMの１ワード分に相当するデータ
を保持するためのデータレジスタが備えられている。そ
して、このデータレジスタの各セルを順次アクセスする
ことにより、SAMを介してRAMを外部アクセスすることが
できるようになっている。The dual-port memory includes a random access memory (RAM) and a serial access memory (SAM), and the SAM includes a data register for holding data corresponding to one word of the RAM. I have. Then, by sequentially accessing each cell of the data register, the RAM can be externally accessed via the SAM.

ここで上記データレジスタをアクセスする方法として
次の２つのものがある。Here, there are the following two methods for accessing the data register.

ポインタ方式 第15図において、デコーダ１はアドレス信号をデコー
ドしてポインタ２の１つのレジスタに“1"をセットし、
ポインタ２はクロックジェネレータ３からのクロック信
号によってそのセットされた“1"を順次シフトさせてい
く。なお、ポインタ２の各レジスタとシリアルアクセス
メモリ４の各メモリセルとは対をなしており、したがっ
て、ポインタ２の“1"の位置に対応したメモリセルがア
クセスされ、アクセスされたメモリセル内のデータが取
り出され、あるいはこのメモリセルにデータが書き込ま
れる。Pointer method In FIG. 15, the decoder 1 decodes the address signal and sets "1" in one register of the pointer 2,
The pointer 2 sequentially shifts the set “1” by the clock signal from the clock generator 3. Note that each register of the pointer 2 and each memory cell of the serial access memory 4 form a pair. Therefore, the memory cell corresponding to the position “1” of the pointer 2 is accessed, and the memory cell in the accessed memory cell is accessed. Data is taken out or data is written to this memory cell.

デコーダ方式 第16図において、アドレスカウンタ５は２進数のアド
レス信号を発生し、プリデコーダ６はこのアドレス信号
を例えば８進数のアドレス信号に変換して内部アドレス
信号を生成する。デコーダ７は内部アドレスをデコード
してシリアルアクセスメモリ８の１つのメモリセルをア
クセスする。すなわち、アドレスカウンタ５のカウント
動作を繰り返すことにより、シリアルアクセスメモリ８
のメモリセルを順次シリアルにアクセスすることができ
る。Decoder system In FIG. 16, an address counter 5 generates a binary address signal, and a predecoder 6 converts this address signal into, for example, an octal address signal to generate an internal address signal. The decoder 7 accesses one memory cell of the serial access memory 8 by decoding the internal address. That is, by repeating the counting operation of the address counter 5, the serial access memory 8
Of memory cells can be sequentially and serially accessed.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、従来のポインタ方式にあっては、シリ
アルアクセスメモリ４のメモリセル数分のレジスタから
なるポインタ２を備える構成となっていたため、例え
ば、RAMが512×512構成であった場合にはシリアルアク
セスメモリ４のメモリセル数も512となるから、必然的
にポインタ２のレジスタ数も512個となり、チップ内に
占めるポインタ２の面積が増大するといった問題点があ
った。However, the conventional pointer method has a configuration in which the pointer 2 composed of registers corresponding to the number of memory cells of the serial access memory 4 is provided. For example, if the RAM has a 512 × 512 configuration, Since the number of memory cells of the memory 4 is also 512, the number of registers of the pointer 2 is necessarily 512 and there is a problem that the area of the pointer 2 occupying in the chip increases.

一方、デコーダ方式にあっては、ポインタを必要とし
ないので面積的な問題はないものの、シリアルアクセス
メモリ８をアクセスするまでに 外部クロックに従ってクロックジェネレータからの
クロック発生、 このクロックによってアドレスカウンタ５作動、 アドレスカウンタ５からの信号（２進数データ）を
プリデコーダ６でデータ変換、 プリデコーダ６からの内部アドレスをデコーダ７で
デコード、 といった〜までの回路動作を要し、動作速度の面で
問題がある。特に、プリデコーダ６の動作に要する時間
が比較的に大きく、全体の動作速度に与える影響が大で
ある。On the other hand, in the decoder system, although there is no area problem because a pointer is not required, a clock is generated from a clock generator in accordance with an external clock until the serial access memory 8 is accessed. A signal operation (a binary data) from the address counter 5 is converted by the pre-decoder 6 and an internal address from the pre-decoder 6 is decoded by the decoder 7. . In particular, the time required for the operation of the predecoder 6 is relatively long, and the influence on the overall operation speed is great.

本発明は、このような問題点に鑑みてなされたもの
で、アクセス回路の回路構成を工夫して、チップ内に占
めるアクセス回路面積の削減と動作速度の向上を図るこ
とを目的としている。The present invention has been made in view of such a problem, and has as its object to reduce the access circuit area occupied in a chip and improve the operation speed by devising a circuit configuration of an access circuit.

〔課題を解決するための手段〕[Means for solving the problem]

本発明では、上記目的を達成するために、ランダムア
クセスメモリのメモリセルアレイの１ワード分に相当す
る複数のビットセルを備えたシリアルデータレジスタ
と、アドレス信号をデコードし、そのデコード結果に従
って前記シリアルデータレジスタの各ビットセルを順次
シリアルにアクセスするデコーダとを有する半導体メモ
リにおいて、ｎ個のレジスタをループ状に結合して１つ
のシフトレジスタを形成し、該シフトレジスタを前記ア
ドレス信号の各桁に対応させて複数個備えたレジスタ群
と、クロック信号に従って最下位桁のシフトレジスタの
内容をシフトさせるシフト手段と、下位桁のシフトレジ
スタの最上位ビットのレジスタの状態に基づいて生成さ
れるキャリを次上位桁のシフトレジスタへと伝達する伝
達手段とを具備し、該レジスタ群の各シフトレジスタの
内容を前記アドレス信号とするように構成している。According to the present invention, in order to achieve the above object, a serial data register including a plurality of bit cells corresponding to one word of a memory cell array of a random access memory, an address signal are decoded, and the serial data register is decoded in accordance with a decoding result. In a semiconductor memory having a decoder for serially accessing each bit cell, n shift registers are connected in a loop to form one shift register, and the shift register corresponds to each digit of the address signal. A plurality of register groups; shift means for shifting the contents of the least significant shift register in accordance with the clock signal; and a carry generated based on the state of the most significant bit register of the low order shift register. Transmission means for transmitting the data to the shift register of The contents of each shift register of the register group are configured so as to the address signal.

〔作用〕[Action]

本発明では、２以外の数をｎとするｎ進数の各桁毎に
重みづけされたシフトレジスタが備えられ、また、この
シフトレジスタを構成するレジスタ数はｎ個となってい
る。したがって、例えばｎを８として512×512構成のRA
Mに対応させると、シフトレジスタを構成するレジスタ
数は８個となり、また、８進数で512を表現すると、
8²、8¹、8⁰の３桁で充分であるから、シフトレジスタは
３個でよい。その結果、レジスタ総数は８個×３個＝24
個となり、ポインタ方式の512個に比して大幅にレジス
タ数の削減が図られる。すなわち、チップに占める回路
面積が削減される。In the present invention, a shift register is provided which is weighted for each digit of an n-ary number where n is a number other than 2, and the number of registers constituting the shift register is n. Therefore, for example, if n is 8, RA of 512 × 512 configuration
When M is used, the number of registers constituting the shift register becomes eight, and when expressing 512 in octal,
8 ^2, 8 ^1, since 8 is sufficient ⁰ 3 digits, the shift register may be three. As a result, the total number of registers is 8 × 3 = 24
, And the number of registers can be greatly reduced as compared with 512 in the pointer method. That is, the circuit area occupied by the chip is reduced.

また、各シフトレジスタの内容がｎ進数のアドレス信
号として取り出されるので、プリデコーダが不要とな
り、少なくともプリデコーダに要した動作時間を短縮し
て全体の動作速度を向上させることができる。Further, since the content of each shift register is extracted as an n-ary address signal, a pre-decoder is not required, and at least the operation time required for the pre-decoder can be shortened and the overall operation speed can be improved.

〔実施例〕〔Example〕

以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be described with reference to the drawings.

原理説明 第１図において、10はランダムアクセスメモリ（RA
M）のメモリセルアレイ、11はメモリセルアレイ10の１
ワード分に相当する複数のビットセルを備えたシリアル
データレジスタ、12はデコーダであり、デコーダ12は２
以外の数をｎとするｎ進数（例えば８進数）のアドレス
信号（以下、内部アドレス）をデコードしてシリアルデ
ータレジスタ11の各ビットセルをアクセスする。Explanation of principle In FIG. 1, reference numeral 10 denotes a random access memory (RA).
M) of the memory cell array, 11 is one of the memory cell arrays 10
A serial data register having a plurality of bit cells corresponding to words, 12 is a decoder,
An n-ary (for example, octal) address signal (hereinafter referred to as an internal address) where n is a number other than n is decoded to access each bit cell of the serial data register 11.

13はレジスタ群であり、レジスタ群13はｎ個のレジス
タ（図示略）をループ状に結合して形成された複数のシ
フトレジスタn⁰、n¹……n^mを備えている。また、14は所
定のクロック信号CKに従って最下位桁のシフトレジスタ
n⁰の内容をシフトさせるシフト手段、15は下位桁のシフ
トレジスタからのキャリを次上位桁のシフトレジスタに
伝達する伝達手段である。13 is a register group, the register group 13 includes n registers a plurality of formed by combining (not shown) in a loop shift register ^{n 0, n 1 ...... n m} . 14 is a shift register of the least significant digit according to a predetermined clock signal CK.
Shift means 15 for shifting the contents of n ⁰ , and transmission means 15 for transmitting the carry from the lower-order shift register to the next higher-order shift register.

このような構成において、CKが入力される毎にシフト
手段14によってシフトレジスタn⁰の内容がシフトされて
いき（第２図参照）、シフトレジスタn⁰からキャリが発
生すると、シフトレジスタn¹の内容が１つシフトされる
（第３図参照）。そして、シフトレジスタn¹からもキャ
リが発生すると次上位桁のシフトレジスタの内容がシフ
トされ、これがさらに上位桁へと順次移って遂にはシフ
トレジスタn^mの内容がシフトされる。すなわち、n⁰が例
えば０から７までカウントして再び０に戻るとn¹がカウ
ント１となり、これを８回繰り返すとn¹からキャリが発
生することとなる。したがって、レジスタ群13からは、
３桁の８進数データが取り出され、このデータは内部ア
ドレス信号としてデコーダ12に加えられる。In such a configuration, (see FIG. 2) will contents are shifted in the shift register n ⁰ by shifting means 14 each time the CK is input, the shift register n ⁰ and a carry is generated, the shift register n ¹ The content is shifted by one (see FIG. 3). Even shifted contents of the next significant digit of the shift register and a carry is generated from the shift register n ^1, which is further sequentially shifted by shift the contents of the shift register n ^m finally to higher digit. That is, when n ⁰ counts from 0 to 7, for example, and returns to 0 again, n ¹ becomes count 1. When this is repeated eight times, carry occurs from n ¹ . Therefore, from the register group 13,
Three-digit octal data is extracted, and this data is applied to the decoder 12 as an internal address signal.

その結果、 ｉ）ｎ＝８、内部アドレスを３桁とした場合、レジスタ
群13を構成するレジスタ総数は８×３＝24個となる。し
たがって、例えば512×512構成のRAMを有するシリアル
アクセスメモリを考えた場合、従来のポインタ方式のレ
ジスタ数512に比して大幅にレジスタ数が削減され、チ
ップに占める回路面積を減少させることができる。As a result, i) when n = 8 and the internal address is 3 digits, the total number of registers constituting the register group 13 is 8 × 3 = 24. Therefore, for example, when a serial access memory having a RAM of 512 × 512 configuration is considered, the number of registers is significantly reduced as compared with the conventional number of registers 512 of the pointer method, and the circuit area occupied on the chip can be reduced. .

ii）また、従来のデコーダ方式と比べるとプリデコーダ
が不要となり、このプリデコーダに要していた動作時間
分が短縮され、動作速度を向上させることができる。ii) Compared with the conventional decoder system, a pre-decoder is not required, and the operation time required for the pre-decoder is reduced, and the operation speed can be improved.

一実施例 第４〜14図は本発明に係る半導体メモリの一実施例を
示す図であり、512×４ビット構成のデュアルポートメ
モリに適用した例である。One Embodiment FIGS. 4 to 14 are views showing one embodiment of a semiconductor memory according to the present invention, which is an example applied to a 512 × 4 bit dual port memory.

まず、構成を説明する。第４図において、20はデュア
ルポートメモリであり、デュアルポートメモリ20はラン
ダムアクセスメモリ（RAM）およびシリアルアクセスメ
モリ（SAM）を備え、RAMは、何れも４組の入・出力バッ
ファ21a〜21dと、コラムデコーダ22a〜22dと、センスア
ンプ・I/Oゲート23a〜23dと、メモリセルアレイ24a〜24
dとを含むとともに、コラムプリデコーダ25およびロウ
プリデコーダ26を含むアドレスバッファ27と、ロウデコ
ーダ28とを備えて構成されている。First, the configuration will be described. In FIG. 4, reference numeral 20 denotes a dual-port memory. The dual-port memory 20 includes a random access memory (RAM) and a serial access memory (SAM), each of which has four sets of input / output buffers 21a to 21d. , Column decoders 22a to 22d, sense amplifier / I / O gates 23a to 23d, and memory cell arrays 24a to 24
and an address buffer 27 including a column pre-decoder 25 and a row pre-decoder 26, and a row decoder 28.

SAMは、４組のデータレジスタ29a〜29d、シリアルア
クセス回路30a〜30d、およびシリアル入・出力バッファ
31a〜31dを含んで構成されている。なお、32はクロック
ジェネレータ、33はリフレッシュアドレスカウンタ、34
はライトクロックジェネレータ、35は転送コントロール
である。SAM has four sets of data registers 29a to 29d, serial access circuits 30a to 30d, and serial input / output buffers.
It comprises 31a-31d. 32 is a clock generator, 33 is a refresh address counter, 34
Is a write clock generator, and 35 is a transfer control.

また、▲▼はロウアドレスストローブ信号、▲
▼はコラムアドレスストローブ信号、▲▼／
▲▼はマスクモードイネーブル／ライトイネーブル
信号、▲▼／▲▼はトランスファイネーブル／
出力イネーブル信号、▲▼はシリアルポートイネー
ブル信号、SASはシリアルアクセスストローブ信号、MD₀
/DQ₀〜MD₀/DQ₃はマスクデータあるいはランダム入・出
力データ、SD₀〜SD₃はシリアル入・出力データ、A₀〜A₈
は外部アドレスである。▲ ▼ indicates the row address strobe signal, ▲
▼ is a column address strobe signal, ▲ ▼ /
▲ ▼ indicates mask mode enable / write enable signal, ▲ ▼ / ▲ ▼ indicates transfer enable /
Output enable signal, ▲ ▼ is serial port enable signal, SAS is serial access strobe signal, MD ₀
/ DQ _{0 to} MD ₀ / DQ ₃ is mask data or random input / output data, SD _{0 to} SD ₃ is serial input / output data, A _{0 to} A ₈
Is an external address.

本発明は、上記シリアルアクセス回路30a〜30dに関す
るものであり、第５図は代表としてシリアルアクセス回
路30aの要部を示す図である。なお、説明の便宜上以降
の説明ではｎを８として３桁の８進数を用い各桁を各々
n⁰、n¹、n²（但し、n⁰をＡ系、n¹をＢ系、n²をＣ系とい
う）で表すものとする。The present invention relates to the serial access circuits 30a to 30d, and FIG. 5 is a diagram showing a main part of the serial access circuit 30a as a representative. For the sake of convenience, in the following description, n is set to 8 and three digits are used to represent each digit.
n ⁰ , n ¹ , and n ² (where n ^{0 is referred} to as A system, n ^{1 is referred} to as B system, and n ^{2 is referred} to as C system).

SASは波形整形回路40で波形整形され、マスタクロッ
クCLKMとしてタイミング回路41に送られる。タイミング
回路41はシフト手段および伝達手段としての機能を有
し、７つのインバータゲート42〜48と、１つのナンドゲ
ート49とにより構成されている。タイミング回路41はCL
KMと同一周期のクロック信号CLKAおよびその反転信号▲
▼を生成するとともに、キャリ信号CRYが入力
されるとそのタイミングでクロック信号CLKBおよびその
反転信号▲▼を生成する。The SAS is waveform-shaped by the waveform shaping circuit 40 and sent to the timing circuit 41 as a master clock CLKM. The timing circuit 41 has a function as a shift unit and a transmission unit, and includes seven inverter gates 42 to 48 and one NAND gate 49. Timing circuit 41 is CL
Clock signal CLKA with the same cycle as KM and its inverted signal
When the carry signal CRY is input, the clock signal CLKB and its inverted signal ▼ are generated at that timing.

50はｎ進数の各桁に対応させて複数個備えられたうち
の１つのシフトレジスタであり、シフトレジスタ50はｎ
個（８個）のカウンタ50a〜50hを備えるとともに、キャ
リ発生回路50iを含み、図示のシフトレジスタ50はＡ系
のアドレスカウンタ（すなわち、桁の重みn⁰のアドレス
カウンタ）を構成する。Reference numeral 50 denotes one of a plurality of shift registers provided corresponding to each digit of the n-ary number.
Provided with a counter 50a~50h of pieces (8) includes a carry generating circuit 50i, the shift register 50 of the illustrated in the A-system address counter (i.e., the address counter weight n ⁰ digit).

第６図はＡ系のシフトレジスタ50のカウンタ50a〜50h
を具体的に示す図である。カウンタ50a〜50hは同一のも
のが用いられ、各々のカウント出力Coは次段のカウント
入力Ciに接続されている。そして、カウンタ50hのCoは
カウンタ50aのCiに接続されこれらによってカウンタ50a
〜50hはループ状に結合されている。なお、各カウンタ5
0a〜50hのCoから取り出されているQA0〜QA7は８進数の
アドレス信号（内部アドレス）のうちのn⁰桁（すなわち
8⁰桁）であり、他のＢ、Ｃ系（8¹桁、8²桁）とともに、
図示しないデコーダに送られてデータレジスタ29a〜29d
のアクセス指定に用いられる。また、各カウンタ50a〜5
0hのカウント入力Ci′に加えられているRA0〜RA7までの
データは、コラムプリデコーダ25からの８進数のアドレ
ス信号であり、このアドレス信号はカウンタ50a〜50hの
初期アドレスとして用いられる。ADSET、▲
▼は初期アドレスセット信号であり、ADSETが“H"で▲
▼が“L"のとき、RA0〜RA7がカウンタ50a〜5
0h内にセットされる。FIG. 6 shows the counters 50a to 50h of the A-system shift register 50.
FIG. The same counters 50a to 50h are used, and each count output Co is connected to the next-stage count input Ci. Then, the Co of the counter 50h is connected to the Ci of the counter 50a, whereby the counter 50a
5050h are connected in a loop. Each counter 5
QA0 to QA7 extracted from Co of 0a to 50h are n ⁰ digits (that is, of the octal address signal (internal address))
8 ⁰ digits), the other B, C system ⁽⁸¹ digits, with 8 ² digits),
Sent to a decoder (not shown) and sent to data registers 29a-29d
Used to specify access to Also, each counter 50a-5
The data RA0 to RA7 applied to the count input Ci 'of 0h are octal address signals from the column predecoder 25, and these address signals are used as initial addresses of the counters 50a to 50h. ADSET, ▲
▼ is the initial address set signal, ADSET is “H” and ▲
When ▼ is “L”, RA0 to RA7 are the counters 50a to 5
Set within 0h.

第７図は代表としてカウンタ50bの構成を示す図であ
る。FIG. 7 is a diagram showing the configuration of the counter 50b as a representative.

カウンタ50bは２つのＰチャネルトランジスタ60、61
と２つのＮチャネルトランジスタ62、63とをトーテムポ
ール接続した第１のゲート64と、２つのＰチャネルトラ
ンジスタ65、66と２つのＮチャネルトランジスタ67、68
とをトーテルポール接続した第２のゲート69と、４つの
Ｐチャネルトランジスタ70、71、72、73と４つのＮチャ
ネルトランジスタ74、75、76、77とにより構成されたス
レーブ側フリップフロップ78とを備え、第１のゲート64
は▲▼が“L"でADSETが“H"のときにRA1（コ
ラムアドレス信号）を取り込み、スレーブ側フリップフ
ロップ78は▲▼が“H"から“L"へ（CLKAが“L"
から“H"）と切り換わると、取り込まれたRA1をラッチ
する。さらに、カウンタ50bは２つのＰチャネルトラン
ジスタ79、80と２つのＮチャネルトランジスタ81、82と
をトーテムポール接続した第３のゲート83と、３つのＰ
チャネルトランジスタ84、85、86と３つのＮチャネルト
ランジスタ87、88、89とにより構成されたマスター側フ
リップフロップ90とを備え、第３のゲート83およびマス
ター側フリップフロップ90は、CLKAが“L"から“H"へ
（▲▼が“H"から“L"）と切り換わると、スレ
ーブ側フリップフロップ78からのRA1をラッチし、ラッ
チしたRA1をQA1として出力する。The counter 50b has two P-channel transistors 60 and 61
, A first gate 64 having a totem-pole connection of two N-channel transistors 62 and 63, two P-channel transistors 65 and 66, and two N-channel transistors 67 and 68
And a slave flip-flop 78 composed of four P-channel transistors 70, 71, 72 and 73 and four N-channel transistors 74, 75, 76 and 77. The first gate 64
When ▲ ▼ is “L” and ADSET is “H”, RA1 (column address signal) is fetched, and the slave flip-flop 78 changes ▲ ▼ from “H” to “L” (CLKA is “L”).
Is switched to “H”), the captured RA1 is latched. Further, the counter 50b includes a third gate 83 in which two P-channel transistors 79 and 80 and two N-channel transistors 81 and 82 are connected by totem pole connection, and three P-channel transistors
A master-side flip-flop 90 including channel transistors 84, 85, 86 and three N-channel transistors 87, 88, 89 is provided. The third gate 83 and the master-side flip-flop 90 have a CLKA of "L". Is switched from “H” to “H” (▲ ▼ is changed from “H” to “L”), RA1 from the slave flip-flop 78 is latched, and the latched RA1 is output as QA1.

第８図はキャリ発生回路50iの構成を醒す図であり、
キャリ発生回路50iはカウンタ50bに含まれているものと
同一構成の第３のゲート83およびマスター側フリップフ
ロップ90を備え、カウンタ50hからのQA7を１クロック分
遅らせてキャリ信号CRYとして出力する。FIG. 8 is a diagram for waking up the configuration of carry generation circuit 50i,
The carry generation circuit 50i includes a third gate 83 and a master flip-flop 90 having the same configuration as those included in the counter 50b, and outputs the carry signal CRY by delaying the QA7 from the counter 50h by one clock.

第９図は冗長アドレス切換回路の要部を示す図であ
り、第10図はそのタイミングチャートである。第９図に
おいて、カウンタ50a、50b（代表して２ビット分を示
す）からの出力QA0、QA1はアドレスアンプ91a、91bに入
力されるとともに、冗長アドレストランスファゲート92
a、92bにも入力されている。トランスファゲート92a、9
2bは冗長アドレスとして予めプログラムされたヒューズ
信号Fuse−ａ、Fuse−ｂ（代表して２ビット分を示す）
が“H"であればこの“H"に該当するQA0、QA1を通過させ
るもので、通過したQA0、QA1はトランスファゲート92
a、92bの出力側でワイヤードOR論理が取られる。したが
って、QA0、QA1の何れか（実際はQA0〜QA7の何れか）１
つが“H"であれば、出力側の信号RAD（Ａ系）が“H"に
なる。RAD（Ａ系）は冗長アドレス判定回路93で他の系
（Ｂ系、Ｃ系）のRBD、RCDとNAND論理が取られ、そのNA
ND論理出力（▲▼）はアドレスアンプ91a、91bに
加えられ、▲▼が“L"のときアドレスアンプ91
a、91bの信号（QA0、QA1）の通過が禁止される。そし
て、インバータゲートを介して出力される▲▼を
反転した信号ROMは図示しないシリアルメモリの冗長セ
ルを活性化させる信号として用いられる。このような構
成によれば、Ａ系、Ｂ系、Ｃ系の各々のQA0〜QA7は、そ
のうちの１つのビットだけが“1"であるから、各系のト
ランスファゲート92a、92bの出力をワイアードOR論理と
することができ、各系からの信号、RAD（Ａ系）、RBD
（Ｂ系）、RCD（Ｃ系）を３本の配線で冗長アドレス判
定回路93に伝えることができる。FIG. 9 is a diagram showing a main part of the redundant address switching circuit, and FIG. 10 is a timing chart thereof. In FIG. 9, outputs QA0 and QA1 from counters 50a and 50b (representing 2 bits representatively) are input to address amplifiers 91a and 91b and redundant address transfer gate 92.
a and 92b are also entered. Transfer gate 92a, 9
2b is a fuse signal Fuse-a, Fuse-b pre-programmed as a redundant address (representing 2 bits representatively)
Is "H", QA0 and QA1 corresponding to this "H" are passed through, and the passed QA0 and QA1 are transfer gates 92.
Wired OR logic is applied at the outputs of a and 92b. Therefore, one of QA0 and QA1 (actually any of QA0 to QA7) 1
If one is "H", the output side signal RAD (A system) becomes "H". For the RAD (A system), the RBD, RCD and NAND logic of the other system (B system, C system) are taken by the redundant address determination circuit 93, and the NA
The ND logic output (▲ ▼) is applied to the address amplifiers 91a and 91b.
The passage of the signals a, 91b (QA0, QA1) is prohibited. The signal ROM output from the inverter gate and inverted from the triangle is used as a signal for activating a redundant cell of a serial memory (not shown). According to such a configuration, the QA0 to QA7 of each of the A system, the B system, and the C system have only one bit of which is "1", so that the outputs of the transfer gates 92a and 92b of each system are wired. OR logic, signals from each system, RAD (A system), RBD
(B-system) and RCD (C-system) can be transmitted to the redundant address determination circuit 93 through three wires.

第11図はカウンタ50bの回路動作を説明するアドレス
セット時のタイミングチャートである。第11図におい
て、ADSETが“L"から“H"へと変化し、▲▼
が“H"から“L"へと変化する過程で、コラムプリデコー
ダ25からのRA1（この場合、例えば“H"）が第１のゲー
ト64を通過してノード（第７図参照）に現れる。この
RA1はスレーブ側のフリップフロップ78の出力側のノー
ドに伝えられ、そして、CLKA＝“H"、▲▼＝
“L"によって第３のゲート83が開かれると、RA1がノー
ドに現れ、マスター側フリップフロップ90にラッチさ
れる。このようなアドレスセット動作は、RA0、RA2〜RA
7についても同様に行われ、シフトレジスタ50のカウン
タ50a〜50hにシリアルアクセスの初期アドレスがセット
される。FIG. 11 is a timing chart at the time of address setting for explaining the circuit operation of the counter 50b. In FIG. 11, ADSET changes from “L” to “H”, and ▲ ▼
(In this case, for example, "H") from the column predecoder 25 passes through the first gate 64 and appears at the node (see FIG. 7) in the process of changing from "H" to "L". . this
RA1 is transmitted to the node on the output side of the flip-flop 78 on the slave side, and CLKA = “H”, ▲ ▼ =
When the third gate 83 is opened by "L", RA1 appears at the node and is latched by the master flip-flop 90. Such an address set operation is performed by RA0, RA2 to RA
7 is performed in the same manner, and the initial address of serial access is set in the counters 50a to 50h of the shift register 50.

第12図はセットされた初期アドレスをカウントアップ
する動作を示すタイミングチャートである。FIG. 12 is a timing chart showing the operation of counting up the set initial address.

ADSET＝“L"、▲▼＝“H"に固定されてい
ると、CLKAの“H"から“L"への変化および▲▼
の“L"から“H"への変化の過程で前段のカウンタ50aか
らのQA0がスレーブ側フリップフロップ78にラッチされ
る。このQA0はCLKA、▲▼の論理反転によりマ
スター側フリップフロップ90にラッチされQA1として出
力される。すなわち、CLKA、▲▼の周期毎に初
期アドレス（RA1）がカウントアップされていく。If ADSET = “L” and ▲ ▼ = “H”, CLKA changes from “H” to “L” and ▲ ▼
QA0 from the counter 50a at the preceding stage is latched by the slave flip-flop 78 in the process of changing from “L” to “H”. This QA0 is latched by the master-side flip-flop 90 by the logical inversion of CLKA and ▼, and is output as QA1. That is, the initial address (RA1) is counted up every cycle of CLKA, ▲ ▼.

第13図はキャリ発生のタイミングチャートである。キ
ャリ発生は、最終段のカウンタ50hの出力QA7が“H"とな
り、その次のCLKA、▲▼でキャリ発生回路50i
からCRYが出力され、このCRYがタイミング回路41に入力
されCLKA、▲▼に同期したCLKB、▲▼
が出力される。カウンタ50a〜50hの全ての出力QA0〜QA7
は、第14図に示すように、CLKA、▲▼のタイミ
ングで１つづつ順にシフトし、これをサイクリックに繰
り返す。但し、第14図の例は、RA0のみが“H"のときで
あり、この例によれば、ADSET＝Ｈ、▲▼＝
ＬのタイミングでQA0が“H"となって初期アドレスセッ
トされる。仮に、RA1のみが“H"であれば、QA1が初期ア
ドレスとしてセットされる。FIG. 13 is a timing chart of the occurrence of carry. The carry is generated by the output QA7 of the counter 50h at the last stage becoming “H”, and the next CLKA, ▲ ▼, the carry generation circuit 50i.
And CRY is output to the timing circuit 41, CLKA, CLKB synchronized with ▲ ▼, ▲ ▼
Is output. All outputs QA0 to QA7 of counters 50a to 50h
Are sequentially shifted one by one at the timings of CLKA and ▼, as shown in FIG. 14, and this is repeated cyclically. However, the example of FIG. 14 is when only RA0 is “H”, and according to this example, ADSET = H, ▲ ▼ =
At the timing of L, QA0 becomes "H" and the initial address is set. If only RA1 is "H", QA1 is set as the initial address.

このように、本実施例によれば、８個のカウンタ50a
〜50hをループ状に結合して１つのシフトレジスタ50を
形成し、このシフトレジスタ50を８進数の各桁（8⁰、
8¹、8²）に対応させて３個備えてレジスタ群としてい
る。また、所定のクロック信号に相当するSASに同期し
たCLKMに従って下位桁のシフトレジスタ50の内容をシフ
トさせるシフト手段としてのタイミング回路41を備える
とともに、このタイミング回路41は下位桁のシフトレジ
スタからのキャリ（CRY）を上位桁のシフトレジスタへ
と伝達する伝達手段の機能も有している。したがって、
３個のシフトレジスタ50（Ａ系）、（Ｂ系）、（Ｃ系）
から取り出される各々の出力QA0〜QA7（Ａ系）、QA0〜Q
A7（Ｂ系）、QA0〜QA7（Ｃ系）はそれぞれ８進数の各桁
に対応し、内部アドレス信号として、データレジスタ29
a〜29dをアクセスするデコーダ（図示略）に出力され
る。その結果、次の効果が得られる。Thus, according to the present embodiment, the eight counters 50a
To 50h are connected in a loop to form one shift register 50, and this shift register 50 is connected to each digit of an octal number (8 ⁰ ,
8 ¹ , 8 ² ), three registers are provided as a register group. Further, a timing circuit 41 is provided as a shift means for shifting the contents of the lower-order shift register 50 in accordance with CLKM synchronized with SAS corresponding to a predetermined clock signal, and the timing circuit 41 carries data from the lower-order shift register. It also has a function of transmitting means for transmitting (CRY) to the upper-order shift register. Therefore,
Three shift registers 50 (A system), (B system), (C system)
Outputs QA0 to QA7 (A system) and QA0 to Q
A7 (B system) and QA0 to QA7 (C system) correspond to each digit of the octal number, and are used as internal address signals in the data register 29.
Output to a decoder (not shown) that accesses a to 29d. As a result, the following effects can be obtained.

Ｉ）３個のシフトレジスタ50を構成する全てのカウンタ
50a〜50hの数は、３個×ｎ、すなわち、３×８となり24
個でよい。これは、従来のポインタ方式のレジスタ総数
（例えば、512×512のものであれば、512個）に比して
大幅な削減となり、チップに占めるシリアルアクセス回
路30a〜30dの回路面積を減少させることができる。因み
に、従来のポインタ方式と本実施例のものとを比較した
結果を次表１に示すと、 シリアルアクセス回路部分で見ればポインタ方式の55
％に、また、CHIP全体で見ても86％に面積が減少する。I) All counters constituting the three shift registers 50
The number of 50a to 50h is 3 × n, that is, 3 × 8.
Individuals are fine. This greatly reduces the total number of registers of the conventional pointer system (for example, 512 for 512 × 512), and reduces the circuit area of the serial access circuits 30a to 30d occupying the chip. Can be. Incidentally, Table 1 shows the result of comparison between the conventional pointer method and that of the present embodiment. If you look at the serial access circuit part, the pointer method 55
%, And 86% for the whole chip.

また、欠陥に敏感な面積をＳ、欠陥密度をＤとすれば
歩留りＹは次式で表され、 Ｙ＝e^-SD …… 僅かなCHIP面積の減少でも指数関数的に歩留りは向上
し、コストも下がる。次表２は歩留りとコストの比較結
果を示す表である。Assuming that the area sensitive to defects is S and the defect density is D, the yield Y is expressed by the following equation: Y = e- ^{SD The} yield increases exponentially even with a slight decrease in the chip area, and the cost increases. Goes down. Table 2 below is a table showing the results of comparing yield and cost.

II）また、３個のシフトレジスタ50から取り出されるア
ドレス信号は８進数データ信号なので、これはあたかも
プリデコーダを通過したものと同じである。したがっ
て、従来のデコード方式のようにアクセス回路専用のプ
リデコーダを要しないので、プリデコーダ動作時間を短
縮でき、全体の動作速度を向上させることができる。次
表３は従来のデコーダ方式との比較を示す表である。 II) Also, since the address signals taken out of the three shift registers 50 are octal data signals, this is the same as that passed through the predecoder. Therefore, a pre-decoder dedicated to the access circuit is not required unlike the conventional decoding method, so that the operation time of the pre-decoder can be shortened and the overall operation speed can be improved. Table 3 below shows a comparison with the conventional decoder system.

プリデコーダ動作がアクセスタイムに占める比率は20
％、したがって、本実施例でのアクセスタイムは従来の
デコーダ方式でのアクセスタイムの80％に短縮され、高
速動作が達成される。 The ratio of predecoder operation to access time is 20
%, That is, the access time in this embodiment is reduced to 80% of the access time in the conventional decoder system, and high-speed operation is achieved.

なお、上記実施例ではｎを８とし、３桁の８進数を例
としているが、ｎは２以外の数例えばｎ＝16であっても
よく、また、桁数も３桁に限定されない。また、RAMやS
AMも512構成以外であってもよいことは勿論である。In the above embodiment, n is 8 and a three-digit octal number is used as an example. However, n may be a number other than 2, for example, n = 16, and the number of digits is not limited to three. Also, RAM and S
It goes without saying that AM may have a configuration other than 512.

〔発明の効果〕〔The invention's effect〕

本発明によれば、上述したようにシリアルアクセス回
路の回路構成を工夫しているので、チップに占めるアク
セス回路面積を削減することができ、また、動作速度を
向上させることもできる。According to the present invention, since the circuit configuration of the serial access circuit is devised as described above, the access circuit area occupying the chip can be reduced, and the operation speed can be improved.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の原理説明図、 第２図は第１図のレジスタ群を示す図、 第３図は第２図の要部を示す図である。 第４〜14図は本発明の一実施例を示す図であり、 第４図はその全体構成図、 第５図はそのＡ系アドレスカウンタとＢ系アドレスカウ
ンタの接続図、 第６図はそのカウンタの構成図、 第７図はそのカウンタの回路図、 第８図はそのキャリ発生回路の回路図、 第９図はその冗長アドレスへの切換回路の構成図、 第10図はその冗長アドレスセレクト時のタイミングチャ
ート、 第11図はそのアドレスセット時のタイミングチャート、 第12図はそのカウントアップ時のタイミングチャート、 第13図はそのキャリ回路のタイミングチャート、 第14図はそのシフトレジスタのタイミングチャートであ
る。 第15、16図は従来例を示す図であり、 第15図はそのポインタ方式の概念構成図、 第16図はそのデコーダ方式の概念構成図である。 10……メモリセルアレイ、 11……シリアルデータレジスタ、 12……デコーダ、 13……レジスタ群、 14……シフト手段、 15……伝達手段、 24a〜24d……メモリセルアレイ、 29a〜29d……データレジスタ（シリアルデータレジス
タ）、 41……タイミング回路（シフト手段、伝達手段）、 50……シフトレジスタ（レジスタ群：但し、ｎ個のうち
の１つ）。FIG. 1 is a diagram for explaining the principle of the present invention, FIG. 2 is a diagram showing a register group of FIG. 1, and FIG. 3 is a diagram showing a main part of FIG. 4 to 14 are views showing an embodiment of the present invention. FIG. 4 is a diagram showing the overall configuration, FIG. 5 is a connection diagram of an A-system address counter and a B-system address counter, and FIG. FIG. 7 is a circuit diagram of the counter, FIG. 8 is a circuit diagram of the carry generation circuit, FIG. 9 is a diagram of a circuit for switching to the redundant address, and FIG. 10 is a redundant address select. 11 is a timing chart at the time of address setting, FIG. 12 is a timing chart at the time of counting up, FIG. 13 is a timing chart of the carry circuit, and FIG. 14 is a timing chart of the shift register. It is. FIGS. 15 and 16 are diagrams showing a conventional example, FIG. 15 is a conceptual configuration diagram of the pointer system, and FIG. 16 is a conceptual configuration diagram of the decoder system. 10: Memory cell array, 11: Serial data register, 12: Decoder, 13: Register group, 14: Shift means, 15: Transmission means, 24a to 24d: Memory cell array, 29a to 29d: Data Registers (serial data registers) 41 timing circuits (shift means, transmission means) 50 shift registers (register group: one of n).

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−72020（ＪＰ，Ａ) 特開 昭52−130563（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-60-72020 (JP, A) JP-A-52-130563 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ランダムアクセスメモリのメモリセルアレ
イの１ワード分に相当する複数のビットセルを備えたシ
リアルデータレジスタと、 アドレス信号をデコードし、そのデコード結果に従って
前記シリアルデータレジスタの各ビットセルを順次シリ
アルにアクセスするデコーダとを有する半導体メモリに
おいて、 ｎ個のレジスタをループ状に結合して１つのシフトレジ
スタを形成し、 該シフトレジスタを前記アドレス信号の各桁に対応させ
て複数個備えたレジスタ群と、 クロック信号に従って最下位桁のシフトレジスタの内容
をシフトさせるシフト手段と、 下位桁のシフトレジスタの最上位ビットのレジスタの状
態に基づいて生成されるキャリを次上位桁のシフトレジ
スタへと伝達する伝達手段とを具備し、 該レジスタ群の各シフトレジスタの内容を前記アドレス
信号としたことを特徴とする半導体メモリ。1. A serial data register having a plurality of bit cells corresponding to one word of a memory cell array of a random access memory, an address signal is decoded, and each bit cell of the serial data register is sequentially serialized according to a decoding result. A semiconductor memory having a decoder for accessing, wherein n registers are connected in a loop to form one shift register, and a plurality of register groups are provided corresponding to each digit of the address signal. Shift means for shifting the contents of the shift register of the least significant digit in accordance with the clock signal; and transmitting a carry generated based on the state of the register of the most significant bit of the shift register of the lower digit to the shift register of the next upper digit. Transmission means, and each shift register of the register group is provided. A semiconductor memory, wherein a content of the static and with the address signal.