JP2659007B2 - 情報処理方法及び装置 - Google Patents
情報処理方法及び装置Info
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Description
【０００１】
【産業上の利用分野】本発明は情報処理装置における記
憶方法及び装置に係り、特に書き込み不可能なアドレス
領域を備えた第１のメモリと読み書き可能で当該第１の
メモリよりも高速アクセス可能な第２のメモリとを備え
た場合に好適な情報処理方法及び装置に関する。
憶方法及び装置に係り、特に書き込み不可能なアドレス
領域を備えた第１のメモリと読み書き可能で当該第１の
メモリよりも高速アクセス可能な第２のメモリとを備え
た場合に好適な情報処理方法及び装置に関する。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ）から低速大容量
の主メモリへのデータアクセスを見かけ上高速化する手
段として、高速小容量のキャッシュメモリを用いる方法
がある。この方法では、ＣＰＵのメモリアクセスは、ま
ず主記憶装置のデータの一部がコピーされているキャッ
シュメモリに対して行い、求めるデータがキャッシュメ
モリに存在しなかった場合にのみ主メモリに対するアク
セスを行う。通常のプログラムにおいては、データアク
セスに局所性があるので、主メモリ上の適当なデータを
キャッシュメモリにコピーしておけば、ＣＰＵからのデ
ータアクセスのほとんど高速なキャッシュメモリへのア
クセスだけで済ませることができる。
の主メモリへのデータアクセスを見かけ上高速化する手
段として、高速小容量のキャッシュメモリを用いる方法
がある。この方法では、ＣＰＵのメモリアクセスは、ま
ず主記憶装置のデータの一部がコピーされているキャッ
シュメモリに対して行い、求めるデータがキャッシュメ
モリに存在しなかった場合にのみ主メモリに対するアク
セスを行う。通常のプログラムにおいては、データアク
セスに局所性があるので、主メモリ上の適当なデータを
キャッシュメモリにコピーしておけば、ＣＰＵからのデ
ータアクセスのほとんど高速なキャッシュメモリへのア
クセスだけで済ませることができる。
【０００３】キャッシュメモリの一方式であるダイレク
トマップ方式（コングルエント方式ともいう）の構成の
一例を図２に示す。
トマップ方式（コングルエント方式ともいう）の構成の
一例を図２に示す。
【０００４】キャッシュメモリ１７は、主メモリ４のデ
ータのコピーが記憶されているＢＳ（バッファ記憶装
置、Ｂuffer Ｓtorage）３と、ＢＳ３のデータが主メモ
リ４のどのアドレスのデータかを示す情報であるアドレ
スタグが記憶されているＡＡ（アドレス・アレイ・Ａdd
ress Ａrray）２の２つから構成されている。ＡＡ２お
よびＢＳ３は、ＣＰＵ１の出力するアドレス９のうち、
下位ビット部１０によりアドレッシングされる。一方、
残りの上位ビット部１１は、アドレスタグ１２としてＡ
Ａ２に記憶する。ＣＰＵ１のメモリアクセス時に、アド
レス上位ビット部１１とＡＡ２から読出したアドレスタ
グ１２をコンパレータ５によって比較する。前記比較の
結果が一致した場合をヒット、一致しなかった場合をミ
スヒットと呼び、この情報はヒット情報１３としてコン
パレータ５から出力される。
ータのコピーが記憶されているＢＳ（バッファ記憶装
置、Ｂuffer Ｓtorage）３と、ＢＳ３のデータが主メモ
リ４のどのアドレスのデータかを示す情報であるアドレ
スタグが記憶されているＡＡ（アドレス・アレイ・Ａdd
ress Ａrray）２の２つから構成されている。ＡＡ２お
よびＢＳ３は、ＣＰＵ１の出力するアドレス９のうち、
下位ビット部１０によりアドレッシングされる。一方、
残りの上位ビット部１１は、アドレスタグ１２としてＡ
Ａ２に記憶する。ＣＰＵ１のメモリアクセス時に、アド
レス上位ビット部１１とＡＡ２から読出したアドレスタ
グ１２をコンパレータ５によって比較する。前記比較の
結果が一致した場合をヒット、一致しなかった場合をミ
スヒットと呼び、この情報はヒット情報１３としてコン
パレータ５から出力される。
【０００５】メモリリード時にヒットした場合（以後リ
ードヒットと呼ぶ）、ヒット情報１３によってデータセ
レクタ７はＢＳデータ１４を選択し、データバス１６を
通してＣＰＵ１にデータを送る。メモリリード時にミス
ヒットした場合（以後リードミスヒットと呼ぶ）、ヒッ
ト情報１３によってデータセレクタ７は主メモリデータ
１５を選択し、データバス１６を通してＣＰＵ１にデー
タを送る。さらに、リードミスヒット時には主メモリデ
ータ１５を、データバッファ８を通してＢＳ３にコピー
するとともに、アドレスの上位ビット部１１をアドレス
バッファ６を通してＡＡ２に書き込む。
ードヒットと呼ぶ）、ヒット情報１３によってデータセ
レクタ７はＢＳデータ１４を選択し、データバス１６を
通してＣＰＵ１にデータを送る。メモリリード時にミス
ヒットした場合（以後リードミスヒットと呼ぶ）、ヒッ
ト情報１３によってデータセレクタ７は主メモリデータ
１５を選択し、データバス１６を通してＣＰＵ１にデー
タを送る。さらに、リードミスヒット時には主メモリデ
ータ１５を、データバッファ８を通してＢＳ３にコピー
するとともに、アドレスの上位ビット部１１をアドレス
バッファ６を通してＡＡ２に書き込む。
【０００６】一方、メモリライト時にはＢＳ３の内容と
主メモリ４の内容の一致を保つために以下に示す動作を
行う。メモリライト時にヒットした場合（以後ライトヒ
ットと呼ぶ）、ＢＳ３と主メモリ４の両方の内容を更新
する。メモリライト時にミスヒットした場合（以後ライ
トミスヒットと呼ぶ）は主メモリ４だけを更新する。
主メモリ４の内容の一致を保つために以下に示す動作を
行う。メモリライト時にヒットした場合（以後ライトヒ
ットと呼ぶ）、ＢＳ３と主メモリ４の両方の内容を更新
する。メモリライト時にミスヒットした場合（以後ライ
トミスヒットと呼ぶ）は主メモリ４だけを更新する。
【０００７】なお、このようなキャッシュメモリを用い
た情報処理装置の方式としては情報処理学会誌Ｖｏｌ．
２１，Ｎｏ．４（Ａｐｒ．１９８０）ＰＰ３３２−３４
０「キャッシュ記憶」において論じられている。
た情報処理装置の方式としては情報処理学会誌Ｖｏｌ．
２１，Ｎｏ．４（Ａｐｒ．１９８０）ＰＰ３３２−３４
０「キャッシュ記憶」において論じられている。
【０００８】ＣＰＵ１のメモリ空間には、キャッシュメ
モリへのコピー対象である主メモリの他に、ＲＯＭ（Ｒ
ead Ｏnly Ｍemory）やＩ／Ｏ（Ｉnput／Ｏutput）デバ
イス等がマッピングされるのが普通である。コピー対象
外のデバイスに対するＣＰＵ１のアクセスにおいては、
キャッシュメモリをバイパスし、直接これらのデバイス
をアクセスする。例えば、米国インテル社のキャッシュ
コントローラ８２３８５では、ＮＣＡ（Ｎon−Ｃacheab
le Ａccess)という入力端子が設けられており、これに
よりキャッシュメモリをバイパスできるようになってい
る。前記キャッシュコントローラについては、米国イン
テル社発行の８２３８５データシート２９０１４３−０
０１，ｐｐ１７に詳しく述べられている。
モリへのコピー対象である主メモリの他に、ＲＯＭ（Ｒ
ead Ｏnly Ｍemory）やＩ／Ｏ（Ｉnput／Ｏutput）デバ
イス等がマッピングされるのが普通である。コピー対象
外のデバイスに対するＣＰＵ１のアクセスにおいては、
キャッシュメモリをバイパスし、直接これらのデバイス
をアクセスする。例えば、米国インテル社のキャッシュ
コントローラ８２３８５では、ＮＣＡ（Ｎon−Ｃacheab
le Ａccess)という入力端子が設けられており、これに
よりキャッシュメモリをバイパスできるようになってい
る。前記キャッシュコントローラについては、米国イン
テル社発行の８２３８５データシート２９０１４３−０
０１，ｐｐ１７に詳しく述べられている。
【０００９】キャッシュメモリへのコピー対象領域およ
びコピー対象領域外へのアクセスにおけるキャッシュメ
モリの更新の様子を図３に示す。
びコピー対象領域外へのアクセスにおけるキャッシュメ
モリの更新の様子を図３に示す。
【００１０】
【発明が解決しようとする問題点】ＲＯＭには、システ
ム立上げのためのプログラムや、基本入出力プログラム
等が記憶されている。また、通常のプログラムやデータ
は、磁気記憶装置などから主メモリへ転送した後、ＣＰ
Ｕ１からアクセスするのが一般的であるが、これらの情
報をＲＯＭに記憶しておくことにより前記転送を不要と
することができる。
ム立上げのためのプログラムや、基本入出力プログラム
等が記憶されている。また、通常のプログラムやデータ
は、磁気記憶装置などから主メモリへ転送した後、ＣＰ
Ｕ１からアクセスするのが一般的であるが、これらの情
報をＲＯＭに記憶しておくことにより前記転送を不要と
することができる。
【００１１】しかし、上記従来技術では、ＲＯＭのアド
レス領域がキャッシュメモリへのコピー対象外となって
おり、ＲＯＭ上のプログラムやデータをキャッシュメモ
リを用いて高速にアクセスすることができないという問
題があった。
レス領域がキャッシュメモリへのコピー対象外となって
おり、ＲＯＭ上のプログラムやデータをキャッシュメモ
リを用いて高速にアクセスすることができないという問
題があった。
【００１２】本発明の目的は、読み出し専用のアドレス
領域を備えた第１のメモリに記憶した情報を、当該第１
のメモリへのアクセスを高速化する第２のメモリに、情
報の安全性を保った状態でコピーし、記憶することがで
き、結果的に第１のメモリに記憶した情報をより高速に
処理可能な情報処理方法及び装置を提供することにあ
る。
領域を備えた第１のメモリに記憶した情報を、当該第１
のメモリへのアクセスを高速化する第２のメモリに、情
報の安全性を保った状態でコピーし、記憶することがで
き、結果的に第１のメモリに記憶した情報をより高速に
処理可能な情報処理方法及び装置を提供することにあ
る。
【００１３】
【問題点を解決するための手段】本発明の目的は、読み
出し専用のアドレス領域を備えた第１のメモリと、当該
第１のメモリへのアクセスを高速化する第２のメモリと
を備え、前記第１のメモリの少なくとも一部に記憶され
た情報の写しを前記第２のメモリに記憶する手段と、前
記第２のメモリに格納された前記第１のメモリの情報の
写しに対し、更新アクセスが試みられた際、当該情報の
更新を禁止する手段とを備えたことにより達成される。
出し専用のアドレス領域を備えた第１のメモリと、当該
第１のメモリへのアクセスを高速化する第２のメモリと
を備え、前記第１のメモリの少なくとも一部に記憶され
た情報の写しを前記第２のメモリに記憶する手段と、前
記第２のメモリに格納された前記第１のメモリの情報の
写しに対し、更新アクセスが試みられた際、当該情報の
更新を禁止する手段とを備えたことにより達成される。
【００１４】また、第１のメモリの少なくとも一部に記
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納された前記第１のメモリの情報の写
しに対し、更新アクセスが試みられた際、当該情報の更
新を禁止することにより達成される。
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納された前記第１のメモリの情報の写
しに対し、更新アクセスが試みられた際、当該情報の更
新を禁止することにより達成される。
【００１５】更に、第１のメモリの少なくとも一部に記
憶された情報の写しを前記第２のメモリに記憶する手段
と、前記第２のメモリに格納された前記第１のメモリの
情報の写しに対し、更新アクセスが試みられた際、当該
情報を無効とする手段とを備えたことにより達成され
る。
憶された情報の写しを前記第２のメモリに記憶する手段
と、前記第２のメモリに格納された前記第１のメモリの
情報の写しに対し、更新アクセスが試みられた際、当該
情報を無効とする手段とを備えたことにより達成され
る。
【００１６】また、第１のメモリの少なくとも一部に記
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納された前記第１のメモリの情報の写
しに対し、更新アクセスが試みられた際、当該情報を無
効とすることにより達成される。
憶された情報の写しを前記第２のメモリに記憶し、前記
第２のメモリに格納された前記第１のメモリの情報の写
しに対し、更新アクセスが試みられた際、当該情報を無
効とすることにより達成される。
【００１７】好ましい実施態様によれば、前記第２のメ
モリの記憶内容のうち無効とされた情報に次回アクセス
する際、前記第１のメモリの少なくとも一部に記憶され
た前記情報の写しを前記第２のメモリに再度記憶する。
モリの記憶内容のうち無効とされた情報に次回アクセス
する際、前記第１のメモリの少なくとも一部に記憶され
た前記情報の写しを前記第２のメモリに再度記憶する。
【００１８】
【作用】上記のように構成すれば、第１のメモリの読み
出し専用のアドレス領域を、当該第１のメモリへのアク
セスを高速化する第２のメモリへのコピー対象領域とし
た際、当該第２のメモリにコピーされた情報へのライト
アクセスが行われても、前記第１のメモリの読み出し専
用のアドレス領域に記憶された情報と前記第２のメモリ
にコピーされた情報との間で処理上不一致が生じないよ
う制御できる。したがって、情報の安全性が保たれた状
態で、読み出し専用のアドレス領域を備えた第１のメモ
リに記憶された情報を、読み書き可能で高速アクセス可
能な第２のメモリへコピーし、記憶することができる。
これにより、第１のメモリに記憶された情報の処理にあ
たり、当該情報をコピーした高速アクセス可能な第２の
メモリとの間で情報の処理が可能となるため、より高速
な情報の処理が可能となる。
出し専用のアドレス領域を、当該第１のメモリへのアク
セスを高速化する第２のメモリへのコピー対象領域とし
た際、当該第２のメモリにコピーされた情報へのライト
アクセスが行われても、前記第１のメモリの読み出し専
用のアドレス領域に記憶された情報と前記第２のメモリ
にコピーされた情報との間で処理上不一致が生じないよ
う制御できる。したがって、情報の安全性が保たれた状
態で、読み出し専用のアドレス領域を備えた第１のメモ
リに記憶された情報を、読み書き可能で高速アクセス可
能な第２のメモリへコピーし、記憶することができる。
これにより、第１のメモリに記憶された情報の処理にあ
たり、当該情報をコピーした高速アクセス可能な第２の
メモリとの間で情報の処理が可能となるため、より高速
な情報の処理が可能となる。
【００１９】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。本実施例では、図４に示すようにＣＰＵ１
のメモリ空間は１６ＭＢ（Ｍ＝２ 20 ）であり、このうち
００００００Ｈ番地（末尾のＨはＨＥＸの略で１６進数
を表す）から０ＦＦＦＦＦＨ番地の１ＭＢが主メモリ領
域に、ＦＦ００００Ｈ番地からＦＦＦＦＦＦＨ番地の６
４ＫＢ（Ｋ＝２ 10 ）がＲＯＭ領域にそれぞれ割り当てら
れている。図５に本実施例の構成図を示す。主メモリ領
域デコーダ１８は、アドレス９の値をデコードし、００
００００Ｈ〜０ＦＦＦＦＦＨの主メモリ領域である場合
に、主メモリ領域信号１９をアクティブとする。ＲＯＭ
領域デコーダ２０は、アドレス９の値をデコードし、Ｆ
Ｆ００００Ｈ〜ＦＦＦＦＦＦＨのＲＯＭ領域である場合
に、ＲＯＭ領域信号２１をアクティブとする。オアゲー
ト２２は、主メモリ領域信号１９とＲＯＭ領域信号２１
のどちらかがアクティブならば、コピー対象領域信号２
３をアクティブとする。キャッシュメモリ制御部２４
は、コピー対象領域信号２３に従って、図３に示したよ
うにキャッシュメモリ１７を構成するＡＡ２およびＢＳ
３の更新を制御する。本実施例の特徴は、ＲＯＭ領域を
キャッシュメモリ１７へのコピー対象領域としたことで
ある。
ら説明する。本実施例では、図４に示すようにＣＰＵ１
のメモリ空間は１６ＭＢ（Ｍ＝２ 20 ）であり、このうち
００００００Ｈ番地（末尾のＨはＨＥＸの略で１６進数
を表す）から０ＦＦＦＦＦＨ番地の１ＭＢが主メモリ領
域に、ＦＦ００００Ｈ番地からＦＦＦＦＦＦＨ番地の６
４ＫＢ（Ｋ＝２ 10 ）がＲＯＭ領域にそれぞれ割り当てら
れている。図５に本実施例の構成図を示す。主メモリ領
域デコーダ１８は、アドレス９の値をデコードし、００
００００Ｈ〜０ＦＦＦＦＦＨの主メモリ領域である場合
に、主メモリ領域信号１９をアクティブとする。ＲＯＭ
領域デコーダ２０は、アドレス９の値をデコードし、Ｆ
Ｆ００００Ｈ〜ＦＦＦＦＦＦＨのＲＯＭ領域である場合
に、ＲＯＭ領域信号２１をアクティブとする。オアゲー
ト２２は、主メモリ領域信号１９とＲＯＭ領域信号２１
のどちらかがアクティブならば、コピー対象領域信号２
３をアクティブとする。キャッシュメモリ制御部２４
は、コピー対象領域信号２３に従って、図３に示したよ
うにキャッシュメモリ１７を構成するＡＡ２およびＢＳ
３の更新を制御する。本実施例の特徴は、ＲＯＭ領域を
キャッシュメモリ１７へのコピー対象領域としたことで
ある。
【００２０】図６は、本発明の第２の実施例の構成図で
ある。本実施例の特徴は、第１の実施例にアンドゲート
２５を加えたことである。アンドゲート２５には、ＲＯ
Ｍ領域デコーダ２０から出力されるＲＯＭ領域信号２１
と、リードアクセスであることを示すＲＤ信号２７が入
力される。アンドゲート２５は、２つの入力が共にアク
ティブであるとき、ＲＯＭ領域リード信号２６をアクテ
ィブとする。オアゲート２２は、主メモリ領域信号１９
とＲＯＭ領域リード信号２６のいずれかがアクティブの
場合に、コピー対象領域信号２３をアクティブとする。
これにより、ＲＯＭ領域へのライトアクセスにおいて
は、コピー対象領域信号２３はアクティブとならない。
前記コピー対象領域信号２３にもとづいてキャッシュメ
モリ制御部２４が行う、ＡＡ２およびＢＳ３の更新を図
１に示す。図１に示すようにＲＯＭ領域へのライトアク
セスにおいてヒットしても、ＢＳ３の内容は不変であ
り、ライトアクセスによって内容の変化しないＲＯＭと
の一致性が保たれる。
ある。本実施例の特徴は、第１の実施例にアンドゲート
２５を加えたことである。アンドゲート２５には、ＲＯ
Ｍ領域デコーダ２０から出力されるＲＯＭ領域信号２１
と、リードアクセスであることを示すＲＤ信号２７が入
力される。アンドゲート２５は、２つの入力が共にアク
ティブであるとき、ＲＯＭ領域リード信号２６をアクテ
ィブとする。オアゲート２２は、主メモリ領域信号１９
とＲＯＭ領域リード信号２６のいずれかがアクティブの
場合に、コピー対象領域信号２３をアクティブとする。
これにより、ＲＯＭ領域へのライトアクセスにおいて
は、コピー対象領域信号２３はアクティブとならない。
前記コピー対象領域信号２３にもとづいてキャッシュメ
モリ制御部２４が行う、ＡＡ２およびＢＳ３の更新を図
１に示す。図１に示すようにＲＯＭ領域へのライトアク
セスにおいてヒットしても、ＢＳ３の内容は不変であ
り、ライトアクセスによって内容の変化しないＲＯＭと
の一致性が保たれる。
【００２１】図７は、本発明の第３の実施例の構成図で
ある。ＡＡ２には、ＡＡ２の各内容の有効性を示すＶビ
ット３１が付加されている。キャッシュメモリへのコピ
ー対象領域信号２３は、第１の実施例と同様に、主メモ
リ領域信号１９とＲＯＭ領域信号２１をオアゲート２２
に入力することにより得る。一方、ＲＯＭ領域信号２１
と、ライトアクセスであることを示すＷＴ信号２９を、
アンドゲート２８に入力し、ＲＯＭ領域ライト信号３０
を得る。キャッシュメモリ制御部２４は、ＲＯＭ領域ラ
イト信号３０がアクティブであるライトアクセスに対し
て、前記ライトアクセスで参照されるＡＡ２の内容に付
加されているＶビット３１を、無効を示す値に設定す
る。これにより、上記ライトアクセスを行ったアドレス
を次にリードした場合、Ｖビット３１が無効となってい
るので、ミスヒットとして扱われる。リードミスヒット
の場合、ＲＯＭが直接参照されるので、上記ライトアク
セスにおいてヒットした場合に更新されているＢＳ３の
内容が参照されることはない。
ある。ＡＡ２には、ＡＡ２の各内容の有効性を示すＶビ
ット３１が付加されている。キャッシュメモリへのコピ
ー対象領域信号２３は、第１の実施例と同様に、主メモ
リ領域信号１９とＲＯＭ領域信号２１をオアゲート２２
に入力することにより得る。一方、ＲＯＭ領域信号２１
と、ライトアクセスであることを示すＷＴ信号２９を、
アンドゲート２８に入力し、ＲＯＭ領域ライト信号３０
を得る。キャッシュメモリ制御部２４は、ＲＯＭ領域ラ
イト信号３０がアクティブであるライトアクセスに対し
て、前記ライトアクセスで参照されるＡＡ２の内容に付
加されているＶビット３１を、無効を示す値に設定す
る。これにより、上記ライトアクセスを行ったアドレス
を次にリードした場合、Ｖビット３１が無効となってい
るので、ミスヒットとして扱われる。リードミスヒット
の場合、ＲＯＭが直接参照されるので、上記ライトアク
セスにおいてヒットした場合に更新されているＢＳ３の
内容が参照されることはない。
【００２２】図８は、本発明の第４の実施例を示す構成
図である。本実施例の特徴は、図６で示される第２の実
施例に加えキャッシュメモリへのコピー対象領域を設定
するレジスタ３２を設けたことである。レジスタ３２
は、Ｍビット３３とＲビット３４を持ち、それぞれ主メ
モリ領域とＲＯＭ領域に対応する。このレジスタ３２に
対する設定は、アドレス９およびデータ１６のバスを用
いてＣＰＵ１が行う。Ｍビット３３の値とＲビット３４
の値は、主メモリ領域イネーブル信号３５および、ＲＯ
Ｍ領域イネーブル信号３６としてそれぞれ出力される。
主メモリイネーブル信号３５と主メモリ領域信号１９が
共にアクティブな時、アンドゲート３７は主メモリコピ
ー信号３８をアクティブとする。同様に、ＲＯＭ領域イ
ネーブル信号３６とＲＯＭ領域リード信号２６が共にア
クティブな時、アンドゲート３９はＲＯＭコピー信号４
０をアクティブとする。そして、主メモリコピー信号３
８とＲＯＭコピー信号４０のいずれかがアクティブなと
き、オアゲート２２はコピー対象領域信号２３をアクテ
ィブとする。これにより、主メモリ領域あるいはＲＯＭ
領域へのアクセス時におけるキャッシュメモリの参照と
更新を、それぞれの領域について独立に許可あるいは禁
止することができる。
図である。本実施例の特徴は、図６で示される第２の実
施例に加えキャッシュメモリへのコピー対象領域を設定
するレジスタ３２を設けたことである。レジスタ３２
は、Ｍビット３３とＲビット３４を持ち、それぞれ主メ
モリ領域とＲＯＭ領域に対応する。このレジスタ３２に
対する設定は、アドレス９およびデータ１６のバスを用
いてＣＰＵ１が行う。Ｍビット３３の値とＲビット３４
の値は、主メモリ領域イネーブル信号３５および、ＲＯ
Ｍ領域イネーブル信号３６としてそれぞれ出力される。
主メモリイネーブル信号３５と主メモリ領域信号１９が
共にアクティブな時、アンドゲート３７は主メモリコピ
ー信号３８をアクティブとする。同様に、ＲＯＭ領域イ
ネーブル信号３６とＲＯＭ領域リード信号２６が共にア
クティブな時、アンドゲート３９はＲＯＭコピー信号４
０をアクティブとする。そして、主メモリコピー信号３
８とＲＯＭコピー信号４０のいずれかがアクティブなと
き、オアゲート２２はコピー対象領域信号２３をアクテ
ィブとする。これにより、主メモリ領域あるいはＲＯＭ
領域へのアクセス時におけるキャッシュメモリの参照と
更新を、それぞれの領域について独立に許可あるいは禁
止することができる。
【００２３】図９は、図８で示された第４の実施例を含
む情報処理装置によって、主メモリ４のメモリチェック
を行うフローチャートである。まず主メモリ４のメモリ
チェックに先立って、レジスタ３２のＭビット３３に
“０”を、Ｒビット３４に“１”を設定する。これによ
り、ＲＯＭ領域だけがキャッシュメモリへのコピー対象
領域となる。次に、主メモリ４に対してリードライトチ
ェックを行う。このとき、主メモリ領域はコピー対象外
となっているので、主メモリ４を直接リードライトする
ことができる。
む情報処理装置によって、主メモリ４のメモリチェック
を行うフローチャートである。まず主メモリ４のメモリ
チェックに先立って、レジスタ３２のＭビット３３に
“０”を、Ｒビット３４に“１”を設定する。これによ
り、ＲＯＭ領域だけがキャッシュメモリへのコピー対象
領域となる。次に、主メモリ４に対してリードライトチ
ェックを行う。このとき、主メモリ領域はコピー対象外
となっているので、主メモリ４を直接リードライトする
ことができる。
【００２４】また、リードライトチェックプログラムを
キャッシュメモリへのコピー対象領域となっているＲＯ
Ｍに入れておくことにより、高速にプログラムを参照で
き、主メモリ４のチェックを短い時間で終了することが
できる。
キャッシュメモリへのコピー対象領域となっているＲＯ
Ｍに入れておくことにより、高速にプログラムを参照で
き、主メモリ４のチェックを短い時間で終了することが
できる。
【００２５】本発明は、以上述べた実施例のみにとどま
るものではない。例えば、ＲＯＭ領域、主メモリ領域の
アドレスは実施例に示したアドレスでなくてもよい。ま
た、キャッシュメモリの方式としては、ダイレクトマッ
プ方式に限らず、セットアソシアティブ方式等でもよ
い。また、ライト時の書込み方式はライトスルー方式で
もコピーバック方式でもよい。
るものではない。例えば、ＲＯＭ領域、主メモリ領域の
アドレスは実施例に示したアドレスでなくてもよい。ま
た、キャッシュメモリの方式としては、ダイレクトマッ
プ方式に限らず、セットアソシアティブ方式等でもよ
い。また、ライト時の書込み方式はライトスルー方式で
もコピーバック方式でもよい。
【００２６】
【発明の効果】本発明によれば、第１のメモリの読み出
し専用のアドレス領域を、当該第１のメモリへのアクセ
スを高速化する第２のメモリへのコピー対象領域とした
際、当該第２のメモリにコピーされた情報へのライトア
クセスが行われても、前記第１のメモリの読み出し専用
のアドレス領域に記憶された情報と前記第２のメモリに
コピーされた情報との間で処理上不一致が生じないよう
制御できる。したがって、情報の安全性が保たれた状態
で、読み出し専用のアドレス領域を備えた第１のメモリ
に記憶された情報を、アクセスを高速化する第２のメモ
リへコピーし、記憶することができる。これにより、第
１のメモリに記憶された情報の処理にあたり、当該情報
をコピーした高速アクセス可能な第２のメモリとの間で
情報の処理が可能となるため、より高速な情報の処理が
可能となる。
し専用のアドレス領域を、当該第１のメモリへのアクセ
スを高速化する第２のメモリへのコピー対象領域とした
際、当該第２のメモリにコピーされた情報へのライトア
クセスが行われても、前記第１のメモリの読み出し専用
のアドレス領域に記憶された情報と前記第２のメモリに
コピーされた情報との間で処理上不一致が生じないよう
制御できる。したがって、情報の安全性が保たれた状態
で、読み出し専用のアドレス領域を備えた第１のメモリ
に記憶された情報を、アクセスを高速化する第２のメモ
リへコピーし、記憶することができる。これにより、第
１のメモリに記憶された情報の処理にあたり、当該情報
をコピーした高速アクセス可能な第２のメモリとの間で
情報の処理が可能となるため、より高速な情報の処理が
可能となる。
【図１】本発明の一実施例における動作を示す図であ
る。
る。
【図２】キャッシュメモリの説明図である。
【図３】キャッシュメモリの動作図である。
【図４】本発明の一実施例におけるメモリマップを示す
図である。
図である。
【図５】一実施例における構成図である。
【図６】他の実施例における構成図である。
【図７】他の実施例における構成図である。
【図８】他の実施例における構成図である。
【図９】本発明による主メモリチェック方式のフローチ
ャートである。
ャートである。
１…ＣＰＵ、２…ＡＡ、３…ＢＳ、４…主メモリ、９…
アドレス、１７…キャッシュメモリ、１８…主メモリ領
域デコーダ、２０…ＲＯＭ領域デコーダ、２２…オアゲ
ート、２４…キャッシュメモリ制御部、２５…アンドゲ
ート、２７…ＲＤ信号、２９…ＷＴ信号。
アドレス、１７…キャッシュメモリ、１８…主メモリ領
域デコーダ、２０…ＲＯＭ領域デコーダ、２２…オアゲ
ート、２４…キャッシュメモリ制御部、２５…アンドゲ
ート、２７…ＲＤ信号、２９…ＷＴ信号。
Claims (5)
- 【請求項１】読み出し専用のアドレス領域を備えた第１
のメモリと、当該第１のメモリへのアクセスを高速化す
る第２のメモリとを備え、前記第１のメモリの少なくと
も一部に記憶された情報の写しを前記第２のメモリに記
憶する手段と、前記第２のメモリに格納された前記第１
のメモリの情報の写しに対し、更新アクセスが試みられ
た際、当該情報の更新を禁止する手段とを備えたことを
特徴とする情報処理装置。 - 【請求項２】読み出し専用のアドレス領域を備えた第１
のメモリと、当該第１のメモリへのアクセスを高速化す
る第２のメモリとを備え、前記第１のメモリの少なくと
も一部に記憶された情報の写しを前記第２のメモリに記
憶する手段と、前記第２のメモリに格納された前記第１
のメモリの情報の写しに対し、更新アクセスが試みられ
た際、当該情報を無効とする手段とを備えたことを特徴
とする情報処理装置。 - 【請求項３】前記第２のメモリの記憶内容のうち無効と
された情報に次回アクセスする際、前記第１のメモリの
少なくとも一部に記憶された前記情報の写しを前記第２
のメモリに再度記憶することを特徴とする請求項２記載
の情報処理装置。 - 【請求項４】読み出し専用のアドレス領域を備えた第１
のメモリの少なくとも一部に記憶された情報の写しを、
当該第１のメモリへのアクセスを高速化する第２のメモ
リに記憶し、前記第２のメモリに格納された前記第１の
メモリの情報の写しに対し、更新アクセスが試みられた
際、当該情報の更新を禁止することを特徴とする情報処
理方法。 - 【請求項５】読み出し専用のアドレス領域を備えた第１
のメモリの少なくとも一部に記憶された情報の写しを当
該第１のメモリへのアクセスを高速化する第２のメモリ
に記憶し、前記第２のメモリに格納された前記第１のメ
モリの情報の写しに対し、更新アクセスが試みられた
際、当該情報を無効とすることを特徴とする情報処理方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155195A JP2659007B2 (ja) | 1996-06-17 | 1996-06-17 | 情報処理方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155195A JP2659007B2 (ja) | 1996-06-17 | 1996-06-17 | 情報処理方法及び装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139299A Division JP2613258B2 (ja) | 1988-06-08 | 1988-06-08 | 情報処理方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08305634A JPH08305634A (ja) | 1996-11-22 |
| JP2659007B2 true JP2659007B2 (ja) | 1997-09-30 |
Family
ID=15600581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8155195A Expired - Lifetime JP2659007B2 (ja) | 1996-06-17 | 1996-06-17 | 情報処理方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659007B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080205B2 (en) | 2000-03-29 | 2006-07-18 | Fujitsu Siemens Computer Gmbh | Arrangement and method for reducing the processing time of a data processing device |
| DE10015693A1 (de) * | 2000-03-29 | 2001-10-18 | Fujitsu Siemens Computers Gmbh | Anordnung und Verfahren zur Reduzierung der Interruptverarbeitungszeit einer Datenverarbeitungseinrichtung |
| EP1408406B1 (en) * | 2002-10-09 | 2007-03-14 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit with reduced startup time and method of loading data |
| US7523331B2 (en) * | 2003-09-16 | 2009-04-21 | Nxp B.V. | Power saving operation of an apparatus with a cache memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2613258B2 (ja) * | 1988-06-08 | 1997-05-21 | 株式会社日立製作所 | 情報処理方法及び装置 |
-
1996
- 1996-06-17 JP JP8155195A patent/JP2659007B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08305634A (ja) | 1996-11-22 |
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