JPH0520195A - キヤツシユメモリ制御装置 - Google Patents
キヤツシユメモリ制御装置Info
- Publication number
- JPH0520195A JPH0520195A JP3175250A JP17525091A JPH0520195A JP H0520195 A JPH0520195 A JP H0520195A JP 3175250 A JP3175250 A JP 3175250A JP 17525091 A JP17525091 A JP 17525091A JP H0520195 A JPH0520195 A JP H0520195A
- Authority
- JP
- Japan
- Prior art keywords
- line
- row address
- cache memory
- main memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 ライトバック方式のキャッシュメモリのダー
ティ・ライン群をページモードを使用して高速に主記憶
に書き込む。 【構成】 キャッシュメモリ１０５のダーティライン３
００を置換する時に、ロウアドレス発生手段２００はラ
イン３００のロウアドレスを発生し、ロウアドレス記憶
手段２０１に記憶する。ラインセレクト手段２０２がラ
イン３１０をアクセスし、ロウアドレス比較手段２０３
がロウアドレス記憶手段２０１の値とライン３１０のロ
ウアドレスとを比較し、ライン判定手段２０４が前記ロ
ウアドレスが一致し、ダーティフラグ３１２とバリッド
フラグ３１３とがセットされているのを判定し、主記憶
ライト手段２０６がロウアドレス記憶手段２０１のロウ
アドレスとカラムアドレス発生手段２０５が発生したラ
イン３００，３１０のカラムアドレスとを使用してペー
ジモードで連想データ３０４，３１４を主記憶１０６へ
ライトする。
ティ・ライン群をページモードを使用して高速に主記憶
に書き込む。 【構成】 キャッシュメモリ１０５のダーティライン３
００を置換する時に、ロウアドレス発生手段２００はラ
イン３００のロウアドレスを発生し、ロウアドレス記憶
手段２０１に記憶する。ラインセレクト手段２０２がラ
イン３１０をアクセスし、ロウアドレス比較手段２０３
がロウアドレス記憶手段２０１の値とライン３１０のロ
ウアドレスとを比較し、ライン判定手段２０４が前記ロ
ウアドレスが一致し、ダーティフラグ３１２とバリッド
フラグ３１３とがセットされているのを判定し、主記憶
ライト手段２０６がロウアドレス記憶手段２０１のロウ
アドレスとカラムアドレス発生手段２０５が発生したラ
イン３００，３１０のカラムアドレスとを使用してペー
ジモードで連想データ３０４，３１４を主記憶１０６へ
ライトする。
Description
【０００１】
【産業上の利用分野】この発明は、コンピュータシステ
ムにおけるキャッシュメモリ制御装置に関するものであ
る。
ムにおけるキャッシュメモリ制御装置に関するものであ
る。
【０００２】
【従来の技術】ライト命令実行時のキャッシュメモリの
制御方式には、ライトスルー方式およびライトバック方
式がある。両方式の概略を以下に述べる。ライトスルー
方式は、ライト命令実行時にキャッシュメモリと主記憶
との両方に書き込みを行うため、簡単にキャッシュメモ
リと主記憶のデータの一貫性を保つことができるが、主
記憶へのライトアクセスが多くなり、システムの処理効
率は低下する。
制御方式には、ライトスルー方式およびライトバック方
式がある。両方式の概略を以下に述べる。ライトスルー
方式は、ライト命令実行時にキャッシュメモリと主記憶
との両方に書き込みを行うため、簡単にキャッシュメモ
リと主記憶のデータの一貫性を保つことができるが、主
記憶へのライトアクセスが多くなり、システムの処理効
率は低下する。
【０００３】ライトバック方式は、ライト命令実行時に
キャッシュメモリのみに書き込みを行うため、キャッシ
ュメモリと主記憶のデータの一貫性が保たれなくなる。
このような一貫性のないキャッシュメモリのラインをダ
ーティラインと呼ぶ。このダーティラインは、後にプロ
セッサ以外の機器がこのダーティラインのデータをアク
セスするか、ダーティラインを新しい別のラインと置換
する時に主記憶に書き込まれる。このため、主記憶への
ライトアクセスは少なくなり、システムの処理効率は向
上するが、一貫性を保つための機構が複雑である。
キャッシュメモリのみに書き込みを行うため、キャッシ
ュメモリと主記憶のデータの一貫性が保たれなくなる。
このような一貫性のないキャッシュメモリのラインをダ
ーティラインと呼ぶ。このダーティラインは、後にプロ
セッサ以外の機器がこのダーティラインのデータをアク
セスするか、ダーティラインを新しい別のラインと置換
する時に主記憶に書き込まれる。このため、主記憶への
ライトアクセスは少なくなり、システムの処理効率は向
上するが、一貫性を保つための機構が複雑である。
【０００４】図３は従来のライトバック方式の物理キャ
ッシュメモリを備えたコンピュータシステムのブロック
図を示すものであり、１００はプロセッサ、１０１は仮
想アドレスバス、１０２はＭＭＵ〔Ｍemory Ｍanagemen
t Ｕnit 〕、１０３は物理アドレスバス、１０４はデー
タバス、１０５はキャッシュメモリ、１０６はダイナミ
ックラムからなる主記憶、１０７はアドレス比較器、１
０８はキャッシュヒット判定回路である。
ッシュメモリを備えたコンピュータシステムのブロック
図を示すものであり、１００はプロセッサ、１０１は仮
想アドレスバス、１０２はＭＭＵ〔Ｍemory Ｍanagemen
t Ｕnit 〕、１０３は物理アドレスバス、１０４はデー
タバス、１０５はキャッシュメモリ、１０６はダイナミ
ックラムからなる主記憶、１０７はアドレス比較器、１
０８はキャッシュヒット判定回路である。
【０００５】３００はキャッシュメモリ１０５のライ
ン、３０１はライン３００の物理アドレスタグ、３０２
はライン３００のダーティフラグ、３０３はライン３０
０のバリッドフラグ、３０４はライン３００の連想デー
タである。以上のように構成されたコンピュータシステ
ムにおいて、プロセッサ１００がライト命令を実行する
過程を以下に説明する。プロセッサ１００が仮想アドレ
スを出力し、ＭＭＵ１０２が前記仮想アドレスを物理ア
ドレスに変換する。前記物理アドレスの下位ビット部分
によりキャッシュメモリ１０５のライン３００がセレク
トされ、物理アドレスタグ３０１と前記物理アドレスの
上位ビット部分をアドレス比較器１０７が比較する。キ
ャッシュヒット判定回路１０８はアドレス比較器１０７
から一致出力が発生し、かつバリッドフラグ３０３がセ
ットされているとキャッシュメモリ１０５にヒットした
と判定し、プロセッサ１００がデータを連想データ３０
４に書き込み、キャッシュメモリ１０５と主記憶１０６
のデータの一貫性がないことを示すためのダーティフラ
グ３０２をセットする。
ン、３０１はライン３００の物理アドレスタグ、３０２
はライン３００のダーティフラグ、３０３はライン３０
０のバリッドフラグ、３０４はライン３００の連想デー
タである。以上のように構成されたコンピュータシステ
ムにおいて、プロセッサ１００がライト命令を実行する
過程を以下に説明する。プロセッサ１００が仮想アドレ
スを出力し、ＭＭＵ１０２が前記仮想アドレスを物理ア
ドレスに変換する。前記物理アドレスの下位ビット部分
によりキャッシュメモリ１０５のライン３００がセレク
トされ、物理アドレスタグ３０１と前記物理アドレスの
上位ビット部分をアドレス比較器１０７が比較する。キ
ャッシュヒット判定回路１０８はアドレス比較器１０７
から一致出力が発生し、かつバリッドフラグ３０３がセ
ットされているとキャッシュメモリ１０５にヒットした
と判定し、プロセッサ１００がデータを連想データ３０
４に書き込み、キャッシュメモリ１０５と主記憶１０６
のデータの一貫性がないことを示すためのダーティフラ
グ３０２をセットする。
【０００６】その後、キャッシュメモリ１０５の全ライ
ンが使用されている状態で、ＬＲＵアルゴリズム等〔Ｌ
east Ｒecently Ｕsed 〕によりライン３００を置換の
対象として選択した時、ダーティフラグ３０２がセット
されているので、ライン３００の連想データを３０４を
主記憶１０６に書き込んだ後に、ライン３００を使用す
る。
ンが使用されている状態で、ＬＲＵアルゴリズム等〔Ｌ
east Ｒecently Ｕsed 〕によりライン３００を置換の
対象として選択した時、ダーティフラグ３０２がセット
されているので、ライン３００の連想データを３０４を
主記憶１０６に書き込んだ後に、ライン３００を使用す
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ようなライトバック方式のキャッシュメモリ制御装置で
は、１ライン毎に置換を行い主記憶１０６にライトする
ために、主記憶１０６へのアクセス回数が増え、バス調
停の待ち時間が増加するという問題点と、主記憶１０６
であるダイナミックラムの高速アクセスモードを十分に
利用できないという問題点を有していた。
ようなライトバック方式のキャッシュメモリ制御装置で
は、１ライン毎に置換を行い主記憶１０６にライトする
ために、主記憶１０６へのアクセス回数が増え、バス調
停の待ち時間が増加するという問題点と、主記憶１０６
であるダイナミックラムの高速アクセスモードを十分に
利用できないという問題点を有していた。
【０００８】この発明の目的は、キャッシュメモリの複
数ラインをダイナミックラムの高速アクセスモードを利
用して主記憶へ高速にライトし、主記憶へのアクセス回
数を減少させバス調停の待ち時間を減少させることがで
きるキャッシュメモリ制御装置を提供することである。
数ラインをダイナミックラムの高速アクセスモードを利
用して主記憶へ高速にライトし、主記憶へのアクセス回
数を減少させバス調停の待ち時間を減少させることがで
きるキャッシュメモリ制御装置を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載のキャッシ
ュメモリ制御装置は、アドレスタグとダーティフラグと
バリッドフラグと連想データとを有するキャッシュメモ
リと、前記キャッシュメモリの各ラインをアクセスする
ラインセレクト手段と、主記憶へのライトの対象となっ
た前記キャッシュメモリのラインの連想データおよび前
記ラインセレクト手段によりアクセスされた前記キャッ
シュメモリのラインの連想データをダイナミックラムか
らなる主記憶に書き込む際に前記主記憶へ出力するロウ
アドレスを発生するロウアドレス発生手段と、前記ロウ
アドレス発生手段から発生するロウアドレスのうち前記
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの前記ロウアドレスを記憶するロウアドレス記
憶手段と、前記ロウアドレス記憶手段に記憶したロウア
ドレスと前記ロウアドレス発生手段により生成された前
記キャッシュメモリの各ラインのロウアドレスとを比較
するロウアドレス比較手段と、前記ロウアドレス比較手
段から一致出力が発生し、かつ前記キャッシュメモリの
ラインのダーティフラグとバリッドフラグとがセットさ
れていることを確認するライン判定手段と、前記キャッ
シュメモリのラインの連想データを前記主記憶に書き込
む際に前記主記憶へ出力するカラムアドレスを発生する
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記カラムアドレス発生手段
が生成したカラムアドレスとを受け取り、前記ライン判
定手段で前記主記憶にライトするように選択された前記
キャッシュメモリのライン群をページモード等のダイナ
ミックラムの高速アクセスモードを利用して前記主記憶
に書き込む主記憶ライト手段とを備えたことを特徴とす
る。
ュメモリ制御装置は、アドレスタグとダーティフラグと
バリッドフラグと連想データとを有するキャッシュメモ
リと、前記キャッシュメモリの各ラインをアクセスする
ラインセレクト手段と、主記憶へのライトの対象となっ
た前記キャッシュメモリのラインの連想データおよび前
記ラインセレクト手段によりアクセスされた前記キャッ
シュメモリのラインの連想データをダイナミックラムか
らなる主記憶に書き込む際に前記主記憶へ出力するロウ
アドレスを発生するロウアドレス発生手段と、前記ロウ
アドレス発生手段から発生するロウアドレスのうち前記
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの前記ロウアドレスを記憶するロウアドレス記
憶手段と、前記ロウアドレス記憶手段に記憶したロウア
ドレスと前記ロウアドレス発生手段により生成された前
記キャッシュメモリの各ラインのロウアドレスとを比較
するロウアドレス比較手段と、前記ロウアドレス比較手
段から一致出力が発生し、かつ前記キャッシュメモリの
ラインのダーティフラグとバリッドフラグとがセットさ
れていることを確認するライン判定手段と、前記キャッ
シュメモリのラインの連想データを前記主記憶に書き込
む際に前記主記憶へ出力するカラムアドレスを発生する
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記カラムアドレス発生手段
が生成したカラムアドレスとを受け取り、前記ライン判
定手段で前記主記憶にライトするように選択された前記
キャッシュメモリのライン群をページモード等のダイナ
ミックラムの高速アクセスモードを利用して前記主記憶
に書き込む主記憶ライト手段とを備えたことを特徴とす
る。
【００１０】請求項２記載のキャッシュメモリ制御装置
は、複数のプロセッサを備えたコンピュータシステムに
設けられるキャッシュメモリ制御装置であって、アドレ
スタグとダーティフラグとバリッドフラグと連想データ
とを有し前記各プロセッサ毎に設けられた複数のキャッ
シュメモリと、前記複数のキャッシュメモリの各ライン
をそれぞれアクセスする複数のラインセレクト手段と、
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生する複数
のロウアドレス発生手段と、前記ロウアドレス発生手段
から発生するロウアドレスのうち前記主記憶へのライト
の対象となった前記キャッシュメモリのラインの前記ロ
ウアドレスを記憶し、かつ各プロセッサに対して前記キ
ャッシュメモリのラインの連想データの書き込みのため
の割り込みをかけるロウアドレス記憶手段と、前記ロウ
アドレス記憶手段に記憶したロウアドレスと前記ロウア
ドレス発生手段により生成された前記キャッシュメモリ
の各ラインのロウアドレスとを比較するロウアドレス比
較手段と、前記ロウアドレス比較手段から一致出力が発
生し、かつ前記キャッシュメモリのラインのダーティフ
ラグとバリッドフラグとがセットされていることを確認
する複数のライン判定手段と、前記複数のキャッシュメ
モリのラインの連想データを前記主記憶に書き込む際に
前記主記憶へ出力するカラムアドレスを発生する複数の
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記複数のカラムアドレス発
生手段が生成したカラムアドレスとを受け取り、前記複
数のライン判定手段で前記主記憶にライトするように選
択された前記複数のキャッシュメモリのライン群をペー
ジモード等のダイナミックラムの高速アクセスモードを
利用して前記主記憶に書き込む主記憶ライト手段とを備
えている。
は、複数のプロセッサを備えたコンピュータシステムに
設けられるキャッシュメモリ制御装置であって、アドレ
スタグとダーティフラグとバリッドフラグと連想データ
とを有し前記各プロセッサ毎に設けられた複数のキャッ
シュメモリと、前記複数のキャッシュメモリの各ライン
をそれぞれアクセスする複数のラインセレクト手段と、
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生する複数
のロウアドレス発生手段と、前記ロウアドレス発生手段
から発生するロウアドレスのうち前記主記憶へのライト
の対象となった前記キャッシュメモリのラインの前記ロ
ウアドレスを記憶し、かつ各プロセッサに対して前記キ
ャッシュメモリのラインの連想データの書き込みのため
の割り込みをかけるロウアドレス記憶手段と、前記ロウ
アドレス記憶手段に記憶したロウアドレスと前記ロウア
ドレス発生手段により生成された前記キャッシュメモリ
の各ラインのロウアドレスとを比較するロウアドレス比
較手段と、前記ロウアドレス比較手段から一致出力が発
生し、かつ前記キャッシュメモリのラインのダーティフ
ラグとバリッドフラグとがセットされていることを確認
する複数のライン判定手段と、前記複数のキャッシュメ
モリのラインの連想データを前記主記憶に書き込む際に
前記主記憶へ出力するカラムアドレスを発生する複数の
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記複数のカラムアドレス発
生手段が生成したカラムアドレスとを受け取り、前記複
数のライン判定手段で前記主記憶にライトするように選
択された前記複数のキャッシュメモリのライン群をペー
ジモード等のダイナミックラムの高速アクセスモードを
利用して前記主記憶に書き込む主記憶ライト手段とを備
えている。
【００１１】
【作用】この発明は、１つのラインの連想データを主記
憶へライトする際に、主記憶であるダイナミックラムへ
出力するロウアドレスが前記ラインと等しくダーティフ
ラグとバリッドフラグがセットされているライン群をペ
ージモードなどの高速アクセスモードを利用して一度に
主記憶にライトするものである。
憶へライトする際に、主記憶であるダイナミックラムへ
出力するロウアドレスが前記ラインと等しくダーティフ
ラグとバリッドフラグがセットされているライン群をペ
ージモードなどの高速アクセスモードを利用して一度に
主記憶にライトするものである。
【００１２】主記憶に使用されるダイナミックラムに
は、ニブルモード，ページモード，スタティックカラム
モードなどの高速アクセスモードがある。通常のダイナ
ミックラムへのアクセスでは、ロウアドレスを入力した
後で、カラムアドレスを入力するが、前記高速アクセス
モードでは、ロウアドレスが共通なデータ群をアクセス
する際に、最初に一度ロウアドレスを入力した後、カラ
ムアドレスのみを順次入力するか、カラムアドレスがダ
イナミックラム内部で生成されるかするので、高速にア
クセスすることが可能である。
は、ニブルモード，ページモード，スタティックカラム
モードなどの高速アクセスモードがある。通常のダイナ
ミックラムへのアクセスでは、ロウアドレスを入力した
後で、カラムアドレスを入力するが、前記高速アクセス
モードでは、ロウアドレスが共通なデータ群をアクセス
する際に、最初に一度ロウアドレスを入力した後、カラ
ムアドレスのみを順次入力するか、カラムアドレスがダ
イナミックラム内部で生成されるかするので、高速にア
クセスすることが可能である。
【００１３】請求項１記載の構成によれば、プロセッサ
があるラインを置換して主記憶へライトする時に、ロウ
アドレス発生手段が前記ラインの物理アドレスタグから
ダイナミックラムからなる主記憶へ出力するロウアドレ
スを生成し、ロウアドレス記憶手段が前記ロウアドレス
を記憶する。そして、ラインセレクト手段がラインアド
レスを生成してキャッシュメモリの各ラインをアクセス
し、ロウアドレス発生手段が前記アクセスしたラインの
物理アドレスタグから主記憶へ出力するロウアドレスを
生成し、ロウアドレス比較手段が前記ロウアドレス記憶
手段に記憶したロウアドレスと前記アクセスしたライン
のロウアドレスとを比較し、前記ロウアドレス比較手段
から一致出力が発生し、かつダーティフラグとバリッド
フラグとがセットされているラインをライン判定手段が
選択し、主記憶ライト手段が前記選択されたライン群を
ページモードなどの高速アクセスモードを利用して主記
憶に連続して書き込むことにより、ダーティライン群の
高速ライトを実行する。
があるラインを置換して主記憶へライトする時に、ロウ
アドレス発生手段が前記ラインの物理アドレスタグから
ダイナミックラムからなる主記憶へ出力するロウアドレ
スを生成し、ロウアドレス記憶手段が前記ロウアドレス
を記憶する。そして、ラインセレクト手段がラインアド
レスを生成してキャッシュメモリの各ラインをアクセス
し、ロウアドレス発生手段が前記アクセスしたラインの
物理アドレスタグから主記憶へ出力するロウアドレスを
生成し、ロウアドレス比較手段が前記ロウアドレス記憶
手段に記憶したロウアドレスと前記アクセスしたライン
のロウアドレスとを比較し、前記ロウアドレス比較手段
から一致出力が発生し、かつダーティフラグとバリッド
フラグとがセットされているラインをライン判定手段が
選択し、主記憶ライト手段が前記選択されたライン群を
ページモードなどの高速アクセスモードを利用して主記
憶に連続して書き込むことにより、ダーティライン群の
高速ライトを実行する。
【００１４】請求項２記載の構成によれば、プロセッサ
が複数あり、ひとつのプロセッサにおいてキャッシュメ
モリのダーティライン群の高速ライトを実行するとき
に、残りのプロセッサにおいても、キャッシュメモリの
ダーティライン群の高速ライトを実行することになる。
が複数あり、ひとつのプロセッサにおいてキャッシュメ
モリのダーティライン群の高速ライトを実行するとき
に、残りのプロセッサにおいても、キャッシュメモリの
ダーティライン群の高速ライトを実行することになる。
【００１５】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。 〔第１の実施例〕図１はこの発明の請求項１に対応する
第１の実施例のキャッシュメモリ制御装置のブロック図
を示している。図１において、１００はプロセッサ、１
０１は仮想アドレスバス、１０２はＭＭＵ、１０３は物
理アドレスバス、１０４はデータバス、１０５はキャッ
シュメモリ、１０６はダイナミックラムからなる主記
憶、１０７はアドレス比較器、１０８はキャッシュヒッ
ト判定回路、２００はロウアドレス発生手段、２０１は
ロウアドレス記憶手段、２０２はラインセレクト手段、
２０３はロウアドレス比較手段、２０４はライン判定手
段、２０５はカラムアドレス発生手段、２０６は主記憶
ライト手段である。
ら説明する。 〔第１の実施例〕図１はこの発明の請求項１に対応する
第１の実施例のキャッシュメモリ制御装置のブロック図
を示している。図１において、１００はプロセッサ、１
０１は仮想アドレスバス、１０２はＭＭＵ、１０３は物
理アドレスバス、１０４はデータバス、１０５はキャッ
シュメモリ、１０６はダイナミックラムからなる主記
憶、１０７はアドレス比較器、１０８はキャッシュヒッ
ト判定回路、２００はロウアドレス発生手段、２０１は
ロウアドレス記憶手段、２０２はラインセレクト手段、
２０３はロウアドレス比較手段、２０４はライン判定手
段、２０５はカラムアドレス発生手段、２０６は主記憶
ライト手段である。
【００１６】３００はキャッシュメモリ１０５のライ
ン、３０１はライン３００の物理アドレスタグ、３０２
はライン３００のダーティフラグ、３０３はライン３０
０のバリッドフラグ、３０４はライン３００の連想デー
タである。３１０はキャッシュメモリ１０５のライン、
３１１はライン３１０の物理アドレスタグ、３１２はラ
イン３１０のダーティフラグ、３１３はライン３１０の
バリッドフラグ、３１４はライン３１０の連想データで
ある。
ン、３０１はライン３００の物理アドレスタグ、３０２
はライン３００のダーティフラグ、３０３はライン３０
０のバリッドフラグ、３０４はライン３００の連想デー
タである。３１０はキャッシュメモリ１０５のライン、
３１１はライン３１０の物理アドレスタグ、３１２はラ
イン３１０のダーティフラグ、３１３はライン３１０の
バリッドフラグ、３１４はライン３１０の連想データで
ある。
【００１７】以上のように構成されたこの実施例のキャ
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ１０５のライン３００と３１０は
有効なダーティラインであり、各ラインのダーティフラ
グ３０２，３１２およびバリッドフラグ３０３，３１３
はセットされている状態である。この時、キャッシュメ
モリ１０５の全てのラインが使用されているために、ラ
イン３００が置換の対象として選択されると、ライン３
００のダーティフラグ３０２とバリッドフラグ３０３が
セットされているので、ライン３００を主記憶１０６に
ライトする必要がある。この時に、主記憶１０６である
ダイナミックラムへ出力するロウアドレスがライン３０
０と等しくダーティフラグとバリッドフラグがセットさ
れているキャッシュメモリ１０５のライン群をページモ
ードを利用し一括して主記憶１０６にライトするため
に、以下の処理を行う。
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ１０５のライン３００と３１０は
有効なダーティラインであり、各ラインのダーティフラ
グ３０２，３１２およびバリッドフラグ３０３，３１３
はセットされている状態である。この時、キャッシュメ
モリ１０５の全てのラインが使用されているために、ラ
イン３００が置換の対象として選択されると、ライン３
００のダーティフラグ３０２とバリッドフラグ３０３が
セットされているので、ライン３００を主記憶１０６に
ライトする必要がある。この時に、主記憶１０６である
ダイナミックラムへ出力するロウアドレスがライン３０
０と等しくダーティフラグとバリッドフラグがセットさ
れているキャッシュメモリ１０５のライン群をページモ
ードを利用し一括して主記憶１０６にライトするため
に、以下の処理を行う。
【００１８】まず、ロウアドレス発生手段２００が物理
アドレスタグ３０１の上位ビットを取りだしてロウアド
レスを求め、ロウアドレス記憶手段２０１に記憶する。
カラムアドレス発生手段２０５がライン３００のライン
アドレスと物理アドレスタグ３０１からカラムアドレス
を求める。主記憶ライト手段２０６はロウアドレス記憶
手段２０１のロウアドレスとカラムアドレス発生手段２
０５が発生したライン３００のカラムアドレスとを主記
憶１０６に出力し、ライン３００の連想データ３０４を
ライトし、主記憶１０６がページモードに入るように制
御する。
アドレスタグ３０１の上位ビットを取りだしてロウアド
レスを求め、ロウアドレス記憶手段２０１に記憶する。
カラムアドレス発生手段２０５がライン３００のライン
アドレスと物理アドレスタグ３０１からカラムアドレス
を求める。主記憶ライト手段２０６はロウアドレス記憶
手段２０１のロウアドレスとカラムアドレス発生手段２
０５が発生したライン３００のカラムアドレスとを主記
憶１０６に出力し、ライン３００の連想データ３０４を
ライトし、主記憶１０６がページモードに入るように制
御する。
【００１９】また、ラインセレクト手段２０２がライン
アドレスを生成してキャッシュメモリ１０５のライン３
００以外の各ラインを順次アクセスしていく。ライン３
１０がアクセスされると、ロウアドレス発生手段２００
がライン３１０のロウアドレスを生成し、ロウアドレス
比較手段２０３がロウアドレス記憶手段２０１に記憶し
たロウアドレスとライン３１０のロウアドレスとを比較
する。ライン判定手段２０４は、ロウアドレス比較手段
２０３から一致出力が発生し、かつライン３１０のダー
ティフラグ３１２とバリッドフラグ３１３とがセットさ
れていることを確認して、主記憶ライト手段２０６にラ
イン３１０のライト指示を出力する。主記憶ライト手段
２０６は、カラムアドレス発生手段２０５が発生したラ
イン３１０のカラムアドレスを主記憶１０６に出力し、
ライン３１０の連想データ３１４をページモードを利用
して主記憶１０６にライトする。
アドレスを生成してキャッシュメモリ１０５のライン３
００以外の各ラインを順次アクセスしていく。ライン３
１０がアクセスされると、ロウアドレス発生手段２００
がライン３１０のロウアドレスを生成し、ロウアドレス
比較手段２０３がロウアドレス記憶手段２０１に記憶し
たロウアドレスとライン３１０のロウアドレスとを比較
する。ライン判定手段２０４は、ロウアドレス比較手段
２０３から一致出力が発生し、かつライン３１０のダー
ティフラグ３１２とバリッドフラグ３１３とがセットさ
れていることを確認して、主記憶ライト手段２０６にラ
イン３１０のライト指示を出力する。主記憶ライト手段
２０６は、カラムアドレス発生手段２０５が発生したラ
イン３１０のカラムアドレスを主記憶１０６に出力し、
ライン３１０の連想データ３１４をページモードを利用
して主記憶１０６にライトする。
【００２０】以上のようにこの実施例によれば、１つの
ダーティラインを主記憶１０６にライトする際に、ロウ
アドレスが前記ラインと等しくダーティフラグとバリッ
ドフラグがセットされているライン群をページモードを
利用して主記憶１０６に高速ライトすることができる。
この結果、主記憶へのアクセス回数を減少させバス調停
の待ち時間を減少させることができる。
ダーティラインを主記憶１０６にライトする際に、ロウ
アドレスが前記ラインと等しくダーティフラグとバリッ
ドフラグがセットされているライン群をページモードを
利用して主記憶１０６に高速ライトすることができる。
この結果、主記憶へのアクセス回数を減少させバス調停
の待ち時間を減少させることができる。
【００２１】〔第２の実施例〕図２はこの発明の請求項
２に対応する第２の実施例のキャッシュメモリ制御装置
のブロック図を示している。図２において、１００およ
び１１０はそれぞれプロセッサ、１０１および１１１は
それぞれ仮想アドレスバス、１０２および１１２はそれ
ぞれＭＭＵ、１０３および１１３はそれぞれ物理アドレ
スバス、１０４はデータバス、１０５および１１５はそ
れぞれキャッシュメモリ、１０６はダイナミックラムか
らなる主記憶、２００および２１０はそれぞれロウアド
レス発生手段、２０１はロウアドレス記憶手段、２０２
および２１２はそれぞれラインセレクト手段、２０３お
よび２１３はそれぞれロウアドレス比較手段、２０４お
よび２１４はそれぞれライン判定手段、２０５および２
１５はそれぞれカラムアドレス発生手段、２０６は主記
憶ライト手段である。
２に対応する第２の実施例のキャッシュメモリ制御装置
のブロック図を示している。図２において、１００およ
び１１０はそれぞれプロセッサ、１０１および１１１は
それぞれ仮想アドレスバス、１０２および１１２はそれ
ぞれＭＭＵ、１０３および１１３はそれぞれ物理アドレ
スバス、１０４はデータバス、１０５および１１５はそ
れぞれキャッシュメモリ、１０６はダイナミックラムか
らなる主記憶、２００および２１０はそれぞれロウアド
レス発生手段、２０１はロウアドレス記憶手段、２０２
および２１２はそれぞれラインセレクト手段、２０３お
よび２１３はそれぞれロウアドレス比較手段、２０４お
よび２１４はそれぞれライン判定手段、２０５および２
１５はそれぞれカラムアドレス発生手段、２０６は主記
憶ライト手段である。
【００２２】３００はキャッシュメモリ１０５のライ
ン、３０１はライン３００の物理アドレスタグ、３０２
はライン３００のダーティフラグ、３０３はライン３０
０のバリッドフラグ、３０４はライン３００の連想デー
タである。３１０はキャッシュメモリ１０５のライン、
３１１はライン３１０の物理アドレスタグ、３１２はラ
イン３１０のダーティフラグ、３１３はライン３１０の
バリッドフラグ、３１４はライン３１０の連想データで
ある。３２０はキャッシュメモリ１１５のライン、３２
１はライン３２０の物理アドレスタグ、３２２はライン
３２０のダーティフラグ、３２３はライン３２０のバリ
ッドフラグ、３２４はライン３２０の連想データであ
る。
ン、３０１はライン３００の物理アドレスタグ、３０２
はライン３００のダーティフラグ、３０３はライン３０
０のバリッドフラグ、３０４はライン３００の連想デー
タである。３１０はキャッシュメモリ１０５のライン、
３１１はライン３１０の物理アドレスタグ、３１２はラ
イン３１０のダーティフラグ、３１３はライン３１０の
バリッドフラグ、３１４はライン３１０の連想データで
ある。３２０はキャッシュメモリ１１５のライン、３２
１はライン３２０の物理アドレスタグ、３２２はライン
３２０のダーティフラグ、３２３はライン３２０のバリ
ッドフラグ、３２４はライン３２０の連想データであ
る。
【００２３】以上のように構成されたこの実施例のキャ
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ１０５のライン３００，３１０、
およびキャッシュメモリ１１５のライン３２０は有効な
ダーティラインであり、各ラインのダーティフラグ３０
２，３１２，３２２およびバリッドフラグ３０３，３１
３，３２３はセットされている状態である。この時、キ
ャッシュメモリ１０５の全てのラインが使用されている
ために、ライン３００が置換の対象として選択される
と、ライン３００のダーティフラグ３０２とバリッドフ
ラグ３０３がセットされているので、ライン３００を主
記憶１０６にライトする必要がある。この時に、主記憶
１０６であるダイナミックラムへ出力するロウアドレス
がライン３００と等しくダーティフラグとバリッドフラ
グがセットされているキャッシュメモリ１０５，１１５
のライン群をページモードを利用し一括して主記憶１０
６にライトするために、以下の処理を行う。
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ１０５のライン３００，３１０、
およびキャッシュメモリ１１５のライン３２０は有効な
ダーティラインであり、各ラインのダーティフラグ３０
２，３１２，３２２およびバリッドフラグ３０３，３１
３，３２３はセットされている状態である。この時、キ
ャッシュメモリ１０５の全てのラインが使用されている
ために、ライン３００が置換の対象として選択される
と、ライン３００のダーティフラグ３０２とバリッドフ
ラグ３０３がセットされているので、ライン３００を主
記憶１０６にライトする必要がある。この時に、主記憶
１０６であるダイナミックラムへ出力するロウアドレス
がライン３００と等しくダーティフラグとバリッドフラ
グがセットされているキャッシュメモリ１０５，１１５
のライン群をページモードを利用し一括して主記憶１０
６にライトするために、以下の処理を行う。
【００２４】まず、ロウアドレス発生手段２００が物理
アドレスタグ３０１のロウアドレスを求め、ロウアドレ
ス記憶手段２０１に記憶する。ロウアドレス記憶手段２
０１はキャッシュメモリ１１５のダーティラインも主記
憶１０６にライトするようにプロセッサ１１０に割り込
みを発生する。主記憶ライト手段２０６はロウアドレス
記憶手段２０１のロウアドレスとカラムアドレス発生手
段２０５が発生したライン３００のカラムアドレスを主
記憶１０６に出力し、ライン３００の連想データ３０４
をライトし、主記憶１０６がページモードに入るように
制御する。
アドレスタグ３０１のロウアドレスを求め、ロウアドレ
ス記憶手段２０１に記憶する。ロウアドレス記憶手段２
０１はキャッシュメモリ１１５のダーティラインも主記
憶１０６にライトするようにプロセッサ１１０に割り込
みを発生する。主記憶ライト手段２０６はロウアドレス
記憶手段２０１のロウアドレスとカラムアドレス発生手
段２０５が発生したライン３００のカラムアドレスを主
記憶１０６に出力し、ライン３００の連想データ３０４
をライトし、主記憶１０６がページモードに入るように
制御する。
【００２５】また、ラインセレクト手段２０２がキャッ
シュメモリ１０５のライン３１０をアクセスし、ロウア
ドレス発生手段２００がライン３１０のロウアドレスを
生成し、ロウアドレス比較手段２０３がロウアドレス記
憶手段２０１のロウアドレスとライン３１０のロウアド
レスを比較する。ライン判定手段２０４は、ロウアドレ
ス比較手段２０３から一致出力が発生し、かつライン３
１０のダーティフラグ３１２とバリッドフラグ３１３が
セットされていることを確認し、主記憶ライト手段２０
６にライン３１０のライト指示を出力する。主記憶ライ
ト手段２０６は、カラムアドレス発生手段２０５が発生
したライン３１０のカラムアドレスを主記憶１０６に出
力し、ライン３１０の連想データ３１４をページモード
を利用して主記憶１０６にライトする。
シュメモリ１０５のライン３１０をアクセスし、ロウア
ドレス発生手段２００がライン３１０のロウアドレスを
生成し、ロウアドレス比較手段２０３がロウアドレス記
憶手段２０１のロウアドレスとライン３１０のロウアド
レスを比較する。ライン判定手段２０４は、ロウアドレ
ス比較手段２０３から一致出力が発生し、かつライン３
１０のダーティフラグ３１２とバリッドフラグ３１３が
セットされていることを確認し、主記憶ライト手段２０
６にライン３１０のライト指示を出力する。主記憶ライ
ト手段２０６は、カラムアドレス発生手段２０５が発生
したライン３１０のカラムアドレスを主記憶１０６に出
力し、ライン３１０の連想データ３１４をページモード
を利用して主記憶１０６にライトする。
【００２６】また、ラインセレクト手段２１２がキャッ
シュメモリ１１５のライン３２０をアクセスし、ロウア
ドレス発生手段２１０がライン３２０のロウアドレスを
生成し、ロウアドレス比較手段２１３がロウアドレス記
憶手段２０１のロウアドレスとライン３２０のロウアド
レスを比較する。ライン判定手段２１４は、ロウアドレ
ス比較手段２１３から一致出力が発生し、かつライン３
２０のダーティフラグ３２２とバリッドフラグ３２３が
セットされていることを確認し、主記憶ライト手段２０
６にライン３２０のライト指示を出力する。主記憶ライ
ト手段２０６は、カラムアドレス発生手段２１５が発生
したライン３２０のカラムアドレスを主記憶１０６に出
力し、ライン３２０の連想データ３２４をページモード
を利用して主記憶１０６にライトする。
シュメモリ１１５のライン３２０をアクセスし、ロウア
ドレス発生手段２１０がライン３２０のロウアドレスを
生成し、ロウアドレス比較手段２１３がロウアドレス記
憶手段２０１のロウアドレスとライン３２０のロウアド
レスを比較する。ライン判定手段２１４は、ロウアドレ
ス比較手段２１３から一致出力が発生し、かつライン３
２０のダーティフラグ３２２とバリッドフラグ３２３が
セットされていることを確認し、主記憶ライト手段２０
６にライン３２０のライト指示を出力する。主記憶ライ
ト手段２０６は、カラムアドレス発生手段２１５が発生
したライン３２０のカラムアドレスを主記憶１０６に出
力し、ライン３２０の連想データ３２４をページモード
を利用して主記憶１０６にライトする。
【００２７】この実施例は第１の実施例と同様の効果が
ある。
ある。
【００２８】
【発明の効果】この発明のキャッシュメモリ制御装置に
よれば、ライトバック方式のキャッシュメモリにおいて
ロウアドレスが等しいダーティライン群をページモード
を利用して主記憶に高速ライトし、主記憶へのアクセス
回数を減少させバス調停の待ち時間を減少させることが
でき、コンピュータシステムの効率を向上させることが
でき、その実用的効果は大きい。
よれば、ライトバック方式のキャッシュメモリにおいて
ロウアドレスが等しいダーティライン群をページモード
を利用して主記憶に高速ライトし、主記憶へのアクセス
回数を減少させバス調停の待ち時間を減少させることが
でき、コンピュータシステムの効率を向上させることが
でき、その実用的効果は大きい。
【図１】この発明の請求項１に対応する第１の実施例の
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
【図２】この発明の請求項２に対応する第２の実施例の
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
【図３】従来のコンピュータシステムの構成を示すブロ
ック図である。
ック図である。
１００，１１０ プロセッサ
１０１，１１１ 仮想アドレスバス
１０２，１１２ ＭＭＵ
１０３，１１３ 物理アドレスバス
１０４ データバス
１０５，１１５ キャッシュメモリ
１０６ 主記憶
１０７ アドレス比較手段
１０８ キャッシュヒット判定手段
２００，２１０ ロウアドレス発生手段
２０１ ロウアドレス記憶手段
２０２，２１２ ラインセレクト手段
２０３，２１３ ロウアドレス比較手段
２０４，２１４ ライン判定手段
２０５，２１５ カラムアドレス発生手段
２０６ 主記憶ライト手段
３００ キャッシュメモリ１０５のライン
３０１ ライン３００の物理アドレスタグ
３０２ ライン３００のダーティフラグ
３０３ ライン３００のバリッドフラグ
３０４ ライン３００の連想データ
３１０ キャッシュメモリ１０５のライン
３１１ ライン３１０の物理アドレスタグ
３１２ ライン３１０のダーティフラグ
３１３ ライン３１０のバリッドフラグ
３１４ ライン３１０の連想データ
３２０ キャッシュメモリ１１５のライン
３２１ ライン３２０の物理アドレスタグ
３２２ ライン３２０のダーティフラグ
３２３ ライン３２０のバリッドフラグ
３２４ ライン３２０の連想データ
Claims (2)
- 【請求項１】 アドレスタグとダーティフラグとバリッ
ドフラグと連想データとを有するキャッシュメモリと、 前記キャッシュメモリの各ラインをアクセスするライン
セレクト手段と、 主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生するロウ
アドレス発生手段と、 前記ロウアドレス発生手段から発生するロウアドレスの
うち前記主記憶へのライトの対象となった前記キャッシ
ュメモリのラインの前記ロウアドレスを記憶するロウア
ドレス記憶手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記ロウアドレス発生手段により生成された前記キャッシ
ュメモリの各ラインのロウアドレスとを比較するロウア
ドレス比較手段と、 前記ロウアドレス比較手段から一致出力が発生し、かつ
前記キャッシュメモリのラインのダーティフラグとバリ
ッドフラグとがセットされていることを確認するライン
判定手段と、 前記キャッシュメモリのラインの連想データを前記主記
憶に書き込む際に前記主記憶へ出力するカラムアドレス
を発生するカラムアドレス発生手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記カラムアドレス発生手段が生成したカラムアドレスと
を受け取り、前記ライン判定手段で前記主記憶にライト
するように選択された前記キャッシュメモリのライン群
をページモード等のダイナミックラムの高速アクセスモ
ードを利用して前記主記憶に書き込む主記憶ライト手段
と を備えたキャッシュメモリ制御装置。 - 【請求項２】 複数のプロセッサを備えたコンピュータ
システムに設けられるキャッシュメモリ制御装置であっ
て、 アドレスタグとダーティフラグとバリッドフラグと連想
データとを有し前記各プロセッサ毎に設けられた複数の
キャッシュメモリと、 前記複数のキャッシュメモリの各ラインをそれぞれアク
セスする複数のラインセレクト手段と、 主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生する複数
のロウアドレス発生手段と、 前記ロウアドレス発生手段から発生するロウアドレスの
うち前記主記憶へのライトの対象となった前記キャッシ
ュメモリのラインの前記ロウアドレスを記憶し、かつ各
プロセッサに対して前記キャッシュメモリのラインの連
想データの書き込みのための割り込みをかけるロウアド
レス記憶手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記ロウアドレス発生手段により生成された前記キャッシ
ュメモリの各ラインのロウアドレスとを比較するロウア
ドレス比較手段と、 前記ロウアドレス比較手段から一致出力が発生し、かつ
前記キャッシュメモリのラインのダーティフラグとバリ
ッドフラグとがセットされていることを確認する複数の
ライン判定手段と、 前記複数のキャッシュメモリのラインの連想データを前
記主記憶に書き込む際に前記主記憶へ出力するカラムア
ドレスを発生する複数のカラムアドレス発生手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記複数のカラムアドレス発生手段が生成したカラムアド
レスとを受け取り、前記複数のライン判定手段で前記主
記憶にライトするように選択された前記複数のキャッシ
ュメモリのライン群をページモード等のダイナミックラ
ムの高速アクセスモードを利用して前記主記憶に書き込
む主記憶ライト手段とを備えたキャッシュメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175250A JPH0520195A (ja) | 1991-07-16 | 1991-07-16 | キヤツシユメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175250A JPH0520195A (ja) | 1991-07-16 | 1991-07-16 | キヤツシユメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520195A true JPH0520195A (ja) | 1993-01-29 |
Family
ID=15992887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175250A Pending JPH0520195A (ja) | 1991-07-16 | 1991-07-16 | キヤツシユメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520195A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079561C (zh) * | 1996-02-01 | 2002-02-20 | 三星电子株式会社 | 磁光盘聚焦及跟踪伺服机构和采用该机构的磁光盘伺服装置 |
| US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
| JP2013004091A (ja) * | 2011-06-10 | 2013-01-07 | Freescale Semiconductor Inc | データ処理システムのシステムメモリへのデータの書き込み |
| JP2021506028A (ja) * | 2017-12-12 | 2021-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 共通のメモリページからメモリへのキャッシュラインのリンス |
-
1991
- 1991-07-16 JP JP3175250A patent/JPH0520195A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079561C (zh) * | 1996-02-01 | 2002-02-20 | 三星电子株式会社 | 磁光盘聚焦及跟踪伺服机构和采用该机构的磁光盘伺服装置 |
| US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
| JP2013004091A (ja) * | 2011-06-10 | 2013-01-07 | Freescale Semiconductor Inc | データ処理システムのシステムメモリへのデータの書き込み |
| JP2021506028A (ja) * | 2017-12-12 | 2021-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 共通のメモリページからメモリへのキャッシュラインのリンス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5689679A (en) | Memory system and method for selective multi-level caching using a cache level code | |
| US5586283A (en) | Method and apparatus for the reduction of tablewalk latencies in a translation look aside buffer | |
| JPH10232839A (ja) | キャッシュシステムおよびキャッシュメモリの作動方法 | |
| JPH08272693A (ja) | 仮想アドレスについてのキャッシュ可能性属性ビットを備えた変換テーブル・エントリ及びそのビットを用いた仮想アドレスの参照方法並びにその仮想アドレスの参照装置 | |
| JPH087718B2 (ja) | コンピュータメモリシステム | |
| JPH0340046A (ja) | キャッシュメモリ制御方式および情報処理装置 | |
| US6038642A (en) | Method and system for assigning cache memory utilization within a symmetric multiprocessor data-processing system | |
| US5675765A (en) | Cache memory system with independently accessible subdivided cache tag arrays | |
| US5619673A (en) | Virtual access cache protection bits handling method and apparatus | |
| JPH0520195A (ja) | キヤツシユメモリ制御装置 | |
| JPH0628239A (ja) | メモリアクセス時間を短縮したコンピュータシステム及びメモリアクセス時間を短縮する方法 | |
| JP2002041358A (ja) | プロセッサシステム | |
| WO2022183571A1 (zh) | 缓冲存储器、gpu、处理***及缓存访问方法 | |
| JPH03232034A (ja) | キャッシュ制御装置 | |
| JPH05342101A (ja) | 階層キャッシュ・メモリ | |
| JPH02156352A (ja) | キャッシュメモリ | |
| JPH07152650A (ja) | キャッシュ制御装置 | |
| JPH0535589A (ja) | キヤツシユメモリ装置 | |
| JPH0535592A (ja) | キヤツシユメモリ装置 | |
| JPS5818710B2 (ja) | 記憶システム | |
| JPH0336648A (ja) | 電子計算機及びｔｌｂ装置とマイクロプロセッサチップ | |
| JP2000066946A (ja) | メモリコントローラ | |
| CN114637467A (zh) | 一种基于三维dram内存控制器的访存性能提升方法 | |
| JPH0728990A (ja) | グラフィックスメモリアクセス回路 | |
| JPH07160577A (ja) | キャッシュメモリ制御装置 |