JPH0520195A - キヤツシユメモリ制御装置 - Google Patents
キヤツシユメモリ制御装置Info
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- JPH0520195A JPH0520195A JP3175250A JP17525091A JPH0520195A JP H0520195 A JPH0520195 A JP H0520195A JP 3175250 A JP3175250 A JP 3175250A JP 17525091 A JP17525091 A JP 17525091A JP H0520195 A JPH0520195 A JP H0520195A
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Abstract
(57)【要約】
【目的】 ライトバック方式のキャッシュメモリのダー
ティ・ライン群をページモードを使用して高速に主記憶
に書き込む。 【構成】 キャッシュメモリ105のダーティライン3
00を置換する時に、ロウアドレス発生手段200はラ
イン300のロウアドレスを発生し、ロウアドレス記憶
手段201に記憶する。ラインセレクト手段202がラ
イン310をアクセスし、ロウアドレス比較手段203
がロウアドレス記憶手段201の値とライン310のロ
ウアドレスとを比較し、ライン判定手段204が前記ロ
ウアドレスが一致し、ダーティフラグ312とバリッド
フラグ313とがセットされているのを判定し、主記憶
ライト手段206がロウアドレス記憶手段201のロウ
アドレスとカラムアドレス発生手段205が発生したラ
イン300,310のカラムアドレスとを使用してペー
ジモードで連想データ304,314を主記憶106へ
ライトする。
ティ・ライン群をページモードを使用して高速に主記憶
に書き込む。 【構成】 キャッシュメモリ105のダーティライン3
00を置換する時に、ロウアドレス発生手段200はラ
イン300のロウアドレスを発生し、ロウアドレス記憶
手段201に記憶する。ラインセレクト手段202がラ
イン310をアクセスし、ロウアドレス比較手段203
がロウアドレス記憶手段201の値とライン310のロ
ウアドレスとを比較し、ライン判定手段204が前記ロ
ウアドレスが一致し、ダーティフラグ312とバリッド
フラグ313とがセットされているのを判定し、主記憶
ライト手段206がロウアドレス記憶手段201のロウ
アドレスとカラムアドレス発生手段205が発生したラ
イン300,310のカラムアドレスとを使用してペー
ジモードで連想データ304,314を主記憶106へ
ライトする。
Description
【0001】
【産業上の利用分野】この発明は、コンピュータシステ
ムにおけるキャッシュメモリ制御装置に関するものであ
る。
ムにおけるキャッシュメモリ制御装置に関するものであ
る。
【0002】
【従来の技術】ライト命令実行時のキャッシュメモリの
制御方式には、ライトスルー方式およびライトバック方
式がある。両方式の概略を以下に述べる。ライトスルー
方式は、ライト命令実行時にキャッシュメモリと主記憶
との両方に書き込みを行うため、簡単にキャッシュメモ
リと主記憶のデータの一貫性を保つことができるが、主
記憶へのライトアクセスが多くなり、システムの処理効
率は低下する。
制御方式には、ライトスルー方式およびライトバック方
式がある。両方式の概略を以下に述べる。ライトスルー
方式は、ライト命令実行時にキャッシュメモリと主記憶
との両方に書き込みを行うため、簡単にキャッシュメモ
リと主記憶のデータの一貫性を保つことができるが、主
記憶へのライトアクセスが多くなり、システムの処理効
率は低下する。
【0003】ライトバック方式は、ライト命令実行時に
キャッシュメモリのみに書き込みを行うため、キャッシ
ュメモリと主記憶のデータの一貫性が保たれなくなる。
このような一貫性のないキャッシュメモリのラインをダ
ーティラインと呼ぶ。このダーティラインは、後にプロ
セッサ以外の機器がこのダーティラインのデータをアク
セスするか、ダーティラインを新しい別のラインと置換
する時に主記憶に書き込まれる。このため、主記憶への
ライトアクセスは少なくなり、システムの処理効率は向
上するが、一貫性を保つための機構が複雑である。
キャッシュメモリのみに書き込みを行うため、キャッシ
ュメモリと主記憶のデータの一貫性が保たれなくなる。
このような一貫性のないキャッシュメモリのラインをダ
ーティラインと呼ぶ。このダーティラインは、後にプロ
セッサ以外の機器がこのダーティラインのデータをアク
セスするか、ダーティラインを新しい別のラインと置換
する時に主記憶に書き込まれる。このため、主記憶への
ライトアクセスは少なくなり、システムの処理効率は向
上するが、一貫性を保つための機構が複雑である。
【0004】図3は従来のライトバック方式の物理キャ
ッシュメモリを備えたコンピュータシステムのブロック
図を示すものであり、100はプロセッサ、101は仮
想アドレスバス、102はMMU〔Memory Managemen
t Unit 〕、103は物理アドレスバス、104はデー
タバス、105はキャッシュメモリ、106はダイナミ
ックラムからなる主記憶、107はアドレス比較器、1
08はキャッシュヒット判定回路である。
ッシュメモリを備えたコンピュータシステムのブロック
図を示すものであり、100はプロセッサ、101は仮
想アドレスバス、102はMMU〔Memory Managemen
t Unit 〕、103は物理アドレスバス、104はデー
タバス、105はキャッシュメモリ、106はダイナミ
ックラムからなる主記憶、107はアドレス比較器、1
08はキャッシュヒット判定回路である。
【0005】300はキャッシュメモリ105のライ
ン、301はライン300の物理アドレスタグ、302
はライン300のダーティフラグ、303はライン30
0のバリッドフラグ、304はライン300の連想デー
タである。以上のように構成されたコンピュータシステ
ムにおいて、プロセッサ100がライト命令を実行する
過程を以下に説明する。プロセッサ100が仮想アドレ
スを出力し、MMU102が前記仮想アドレスを物理ア
ドレスに変換する。前記物理アドレスの下位ビット部分
によりキャッシュメモリ105のライン300がセレク
トされ、物理アドレスタグ301と前記物理アドレスの
上位ビット部分をアドレス比較器107が比較する。キ
ャッシュヒット判定回路108はアドレス比較器107
から一致出力が発生し、かつバリッドフラグ303がセ
ットされているとキャッシュメモリ105にヒットした
と判定し、プロセッサ100がデータを連想データ30
4に書き込み、キャッシュメモリ105と主記憶106
のデータの一貫性がないことを示すためのダーティフラ
グ302をセットする。
ン、301はライン300の物理アドレスタグ、302
はライン300のダーティフラグ、303はライン30
0のバリッドフラグ、304はライン300の連想デー
タである。以上のように構成されたコンピュータシステ
ムにおいて、プロセッサ100がライト命令を実行する
過程を以下に説明する。プロセッサ100が仮想アドレ
スを出力し、MMU102が前記仮想アドレスを物理ア
ドレスに変換する。前記物理アドレスの下位ビット部分
によりキャッシュメモリ105のライン300がセレク
トされ、物理アドレスタグ301と前記物理アドレスの
上位ビット部分をアドレス比較器107が比較する。キ
ャッシュヒット判定回路108はアドレス比較器107
から一致出力が発生し、かつバリッドフラグ303がセ
ットされているとキャッシュメモリ105にヒットした
と判定し、プロセッサ100がデータを連想データ30
4に書き込み、キャッシュメモリ105と主記憶106
のデータの一貫性がないことを示すためのダーティフラ
グ302をセットする。
【0006】その後、キャッシュメモリ105の全ライ
ンが使用されている状態で、LRUアルゴリズム等〔L
east Recently Used 〕によりライン300を置換の
対象として選択した時、ダーティフラグ302がセット
されているので、ライン300の連想データを304を
主記憶106に書き込んだ後に、ライン300を使用す
る。
ンが使用されている状態で、LRUアルゴリズム等〔L
east Recently Used 〕によりライン300を置換の
対象として選択した時、ダーティフラグ302がセット
されているので、ライン300の連想データを304を
主記憶106に書き込んだ後に、ライン300を使用す
る。
【0007】
【発明が解決しようとする課題】しかしながら、上記の
ようなライトバック方式のキャッシュメモリ制御装置で
は、1ライン毎に置換を行い主記憶106にライトする
ために、主記憶106へのアクセス回数が増え、バス調
停の待ち時間が増加するという問題点と、主記憶106
であるダイナミックラムの高速アクセスモードを十分に
利用できないという問題点を有していた。
ようなライトバック方式のキャッシュメモリ制御装置で
は、1ライン毎に置換を行い主記憶106にライトする
ために、主記憶106へのアクセス回数が増え、バス調
停の待ち時間が増加するという問題点と、主記憶106
であるダイナミックラムの高速アクセスモードを十分に
利用できないという問題点を有していた。
【0008】この発明の目的は、キャッシュメモリの複
数ラインをダイナミックラムの高速アクセスモードを利
用して主記憶へ高速にライトし、主記憶へのアクセス回
数を減少させバス調停の待ち時間を減少させることがで
きるキャッシュメモリ制御装置を提供することである。
数ラインをダイナミックラムの高速アクセスモードを利
用して主記憶へ高速にライトし、主記憶へのアクセス回
数を減少させバス調停の待ち時間を減少させることがで
きるキャッシュメモリ制御装置を提供することである。
【0009】
【課題を解決するための手段】請求項1記載のキャッシ
ュメモリ制御装置は、アドレスタグとダーティフラグと
バリッドフラグと連想データとを有するキャッシュメモ
リと、前記キャッシュメモリの各ラインをアクセスする
ラインセレクト手段と、主記憶へのライトの対象となっ
た前記キャッシュメモリのラインの連想データおよび前
記ラインセレクト手段によりアクセスされた前記キャッ
シュメモリのラインの連想データをダイナミックラムか
らなる主記憶に書き込む際に前記主記憶へ出力するロウ
アドレスを発生するロウアドレス発生手段と、前記ロウ
アドレス発生手段から発生するロウアドレスのうち前記
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの前記ロウアドレスを記憶するロウアドレス記
憶手段と、前記ロウアドレス記憶手段に記憶したロウア
ドレスと前記ロウアドレス発生手段により生成された前
記キャッシュメモリの各ラインのロウアドレスとを比較
するロウアドレス比較手段と、前記ロウアドレス比較手
段から一致出力が発生し、かつ前記キャッシュメモリの
ラインのダーティフラグとバリッドフラグとがセットさ
れていることを確認するライン判定手段と、前記キャッ
シュメモリのラインの連想データを前記主記憶に書き込
む際に前記主記憶へ出力するカラムアドレスを発生する
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記カラムアドレス発生手段
が生成したカラムアドレスとを受け取り、前記ライン判
定手段で前記主記憶にライトするように選択された前記
キャッシュメモリのライン群をページモード等のダイナ
ミックラムの高速アクセスモードを利用して前記主記憶
に書き込む主記憶ライト手段とを備えたことを特徴とす
る。
ュメモリ制御装置は、アドレスタグとダーティフラグと
バリッドフラグと連想データとを有するキャッシュメモ
リと、前記キャッシュメモリの各ラインをアクセスする
ラインセレクト手段と、主記憶へのライトの対象となっ
た前記キャッシュメモリのラインの連想データおよび前
記ラインセレクト手段によりアクセスされた前記キャッ
シュメモリのラインの連想データをダイナミックラムか
らなる主記憶に書き込む際に前記主記憶へ出力するロウ
アドレスを発生するロウアドレス発生手段と、前記ロウ
アドレス発生手段から発生するロウアドレスのうち前記
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの前記ロウアドレスを記憶するロウアドレス記
憶手段と、前記ロウアドレス記憶手段に記憶したロウア
ドレスと前記ロウアドレス発生手段により生成された前
記キャッシュメモリの各ラインのロウアドレスとを比較
するロウアドレス比較手段と、前記ロウアドレス比較手
段から一致出力が発生し、かつ前記キャッシュメモリの
ラインのダーティフラグとバリッドフラグとがセットさ
れていることを確認するライン判定手段と、前記キャッ
シュメモリのラインの連想データを前記主記憶に書き込
む際に前記主記憶へ出力するカラムアドレスを発生する
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記カラムアドレス発生手段
が生成したカラムアドレスとを受け取り、前記ライン判
定手段で前記主記憶にライトするように選択された前記
キャッシュメモリのライン群をページモード等のダイナ
ミックラムの高速アクセスモードを利用して前記主記憶
に書き込む主記憶ライト手段とを備えたことを特徴とす
る。
【0010】請求項2記載のキャッシュメモリ制御装置
は、複数のプロセッサを備えたコンピュータシステムに
設けられるキャッシュメモリ制御装置であって、アドレ
スタグとダーティフラグとバリッドフラグと連想データ
とを有し前記各プロセッサ毎に設けられた複数のキャッ
シュメモリと、前記複数のキャッシュメモリの各ライン
をそれぞれアクセスする複数のラインセレクト手段と、
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生する複数
のロウアドレス発生手段と、前記ロウアドレス発生手段
から発生するロウアドレスのうち前記主記憶へのライト
の対象となった前記キャッシュメモリのラインの前記ロ
ウアドレスを記憶し、かつ各プロセッサに対して前記キ
ャッシュメモリのラインの連想データの書き込みのため
の割り込みをかけるロウアドレス記憶手段と、前記ロウ
アドレス記憶手段に記憶したロウアドレスと前記ロウア
ドレス発生手段により生成された前記キャッシュメモリ
の各ラインのロウアドレスとを比較するロウアドレス比
較手段と、前記ロウアドレス比較手段から一致出力が発
生し、かつ前記キャッシュメモリのラインのダーティフ
ラグとバリッドフラグとがセットされていることを確認
する複数のライン判定手段と、前記複数のキャッシュメ
モリのラインの連想データを前記主記憶に書き込む際に
前記主記憶へ出力するカラムアドレスを発生する複数の
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記複数のカラムアドレス発
生手段が生成したカラムアドレスとを受け取り、前記複
数のライン判定手段で前記主記憶にライトするように選
択された前記複数のキャッシュメモリのライン群をペー
ジモード等のダイナミックラムの高速アクセスモードを
利用して前記主記憶に書き込む主記憶ライト手段とを備
えている。
は、複数のプロセッサを備えたコンピュータシステムに
設けられるキャッシュメモリ制御装置であって、アドレ
スタグとダーティフラグとバリッドフラグと連想データ
とを有し前記各プロセッサ毎に設けられた複数のキャッ
シュメモリと、前記複数のキャッシュメモリの各ライン
をそれぞれアクセスする複数のラインセレクト手段と、
主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生する複数
のロウアドレス発生手段と、前記ロウアドレス発生手段
から発生するロウアドレスのうち前記主記憶へのライト
の対象となった前記キャッシュメモリのラインの前記ロ
ウアドレスを記憶し、かつ各プロセッサに対して前記キ
ャッシュメモリのラインの連想データの書き込みのため
の割り込みをかけるロウアドレス記憶手段と、前記ロウ
アドレス記憶手段に記憶したロウアドレスと前記ロウア
ドレス発生手段により生成された前記キャッシュメモリ
の各ラインのロウアドレスとを比較するロウアドレス比
較手段と、前記ロウアドレス比較手段から一致出力が発
生し、かつ前記キャッシュメモリのラインのダーティフ
ラグとバリッドフラグとがセットされていることを確認
する複数のライン判定手段と、前記複数のキャッシュメ
モリのラインの連想データを前記主記憶に書き込む際に
前記主記憶へ出力するカラムアドレスを発生する複数の
カラムアドレス発生手段と、前記ロウアドレス記憶手段
に記憶したロウアドレスと前記複数のカラムアドレス発
生手段が生成したカラムアドレスとを受け取り、前記複
数のライン判定手段で前記主記憶にライトするように選
択された前記複数のキャッシュメモリのライン群をペー
ジモード等のダイナミックラムの高速アクセスモードを
利用して前記主記憶に書き込む主記憶ライト手段とを備
えている。
【0011】
【作用】この発明は、1つのラインの連想データを主記
憶へライトする際に、主記憶であるダイナミックラムへ
出力するロウアドレスが前記ラインと等しくダーティフ
ラグとバリッドフラグがセットされているライン群をペ
ージモードなどの高速アクセスモードを利用して一度に
主記憶にライトするものである。
憶へライトする際に、主記憶であるダイナミックラムへ
出力するロウアドレスが前記ラインと等しくダーティフ
ラグとバリッドフラグがセットされているライン群をペ
ージモードなどの高速アクセスモードを利用して一度に
主記憶にライトするものである。
【0012】主記憶に使用されるダイナミックラムに
は、ニブルモード,ページモード,スタティックカラム
モードなどの高速アクセスモードがある。通常のダイナ
ミックラムへのアクセスでは、ロウアドレスを入力した
後で、カラムアドレスを入力するが、前記高速アクセス
モードでは、ロウアドレスが共通なデータ群をアクセス
する際に、最初に一度ロウアドレスを入力した後、カラ
ムアドレスのみを順次入力するか、カラムアドレスがダ
イナミックラム内部で生成されるかするので、高速にア
クセスすることが可能である。
は、ニブルモード,ページモード,スタティックカラム
モードなどの高速アクセスモードがある。通常のダイナ
ミックラムへのアクセスでは、ロウアドレスを入力した
後で、カラムアドレスを入力するが、前記高速アクセス
モードでは、ロウアドレスが共通なデータ群をアクセス
する際に、最初に一度ロウアドレスを入力した後、カラ
ムアドレスのみを順次入力するか、カラムアドレスがダ
イナミックラム内部で生成されるかするので、高速にア
クセスすることが可能である。
【0013】請求項1記載の構成によれば、プロセッサ
があるラインを置換して主記憶へライトする時に、ロウ
アドレス発生手段が前記ラインの物理アドレスタグから
ダイナミックラムからなる主記憶へ出力するロウアドレ
スを生成し、ロウアドレス記憶手段が前記ロウアドレス
を記憶する。そして、ラインセレクト手段がラインアド
レスを生成してキャッシュメモリの各ラインをアクセス
し、ロウアドレス発生手段が前記アクセスしたラインの
物理アドレスタグから主記憶へ出力するロウアドレスを
生成し、ロウアドレス比較手段が前記ロウアドレス記憶
手段に記憶したロウアドレスと前記アクセスしたライン
のロウアドレスとを比較し、前記ロウアドレス比較手段
から一致出力が発生し、かつダーティフラグとバリッド
フラグとがセットされているラインをライン判定手段が
選択し、主記憶ライト手段が前記選択されたライン群を
ページモードなどの高速アクセスモードを利用して主記
憶に連続して書き込むことにより、ダーティライン群の
高速ライトを実行する。
があるラインを置換して主記憶へライトする時に、ロウ
アドレス発生手段が前記ラインの物理アドレスタグから
ダイナミックラムからなる主記憶へ出力するロウアドレ
スを生成し、ロウアドレス記憶手段が前記ロウアドレス
を記憶する。そして、ラインセレクト手段がラインアド
レスを生成してキャッシュメモリの各ラインをアクセス
し、ロウアドレス発生手段が前記アクセスしたラインの
物理アドレスタグから主記憶へ出力するロウアドレスを
生成し、ロウアドレス比較手段が前記ロウアドレス記憶
手段に記憶したロウアドレスと前記アクセスしたライン
のロウアドレスとを比較し、前記ロウアドレス比較手段
から一致出力が発生し、かつダーティフラグとバリッド
フラグとがセットされているラインをライン判定手段が
選択し、主記憶ライト手段が前記選択されたライン群を
ページモードなどの高速アクセスモードを利用して主記
憶に連続して書き込むことにより、ダーティライン群の
高速ライトを実行する。
【0014】請求項2記載の構成によれば、プロセッサ
が複数あり、ひとつのプロセッサにおいてキャッシュメ
モリのダーティライン群の高速ライトを実行するとき
に、残りのプロセッサにおいても、キャッシュメモリの
ダーティライン群の高速ライトを実行することになる。
が複数あり、ひとつのプロセッサにおいてキャッシュメ
モリのダーティライン群の高速ライトを実行するとき
に、残りのプロセッサにおいても、キャッシュメモリの
ダーティライン群の高速ライトを実行することになる。
【0015】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。 〔第1の実施例〕図1はこの発明の請求項1に対応する
第1の実施例のキャッシュメモリ制御装置のブロック図
を示している。図1において、100はプロセッサ、1
01は仮想アドレスバス、102はMMU、103は物
理アドレスバス、104はデータバス、105はキャッ
シュメモリ、106はダイナミックラムからなる主記
憶、107はアドレス比較器、108はキャッシュヒッ
ト判定回路、200はロウアドレス発生手段、201は
ロウアドレス記憶手段、202はラインセレクト手段、
203はロウアドレス比較手段、204はライン判定手
段、205はカラムアドレス発生手段、206は主記憶
ライト手段である。
ら説明する。 〔第1の実施例〕図1はこの発明の請求項1に対応する
第1の実施例のキャッシュメモリ制御装置のブロック図
を示している。図1において、100はプロセッサ、1
01は仮想アドレスバス、102はMMU、103は物
理アドレスバス、104はデータバス、105はキャッ
シュメモリ、106はダイナミックラムからなる主記
憶、107はアドレス比較器、108はキャッシュヒッ
ト判定回路、200はロウアドレス発生手段、201は
ロウアドレス記憶手段、202はラインセレクト手段、
203はロウアドレス比較手段、204はライン判定手
段、205はカラムアドレス発生手段、206は主記憶
ライト手段である。
【0016】300はキャッシュメモリ105のライ
ン、301はライン300の物理アドレスタグ、302
はライン300のダーティフラグ、303はライン30
0のバリッドフラグ、304はライン300の連想デー
タである。310はキャッシュメモリ105のライン、
311はライン310の物理アドレスタグ、312はラ
イン310のダーティフラグ、313はライン310の
バリッドフラグ、314はライン310の連想データで
ある。
ン、301はライン300の物理アドレスタグ、302
はライン300のダーティフラグ、303はライン30
0のバリッドフラグ、304はライン300の連想デー
タである。310はキャッシュメモリ105のライン、
311はライン310の物理アドレスタグ、312はラ
イン310のダーティフラグ、313はライン310の
バリッドフラグ、314はライン310の連想データで
ある。
【0017】以上のように構成されたこの実施例のキャ
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ105のライン300と310は
有効なダーティラインであり、各ラインのダーティフラ
グ302,312およびバリッドフラグ303,313
はセットされている状態である。この時、キャッシュメ
モリ105の全てのラインが使用されているために、ラ
イン300が置換の対象として選択されると、ライン3
00のダーティフラグ302とバリッドフラグ303が
セットされているので、ライン300を主記憶106に
ライトする必要がある。この時に、主記憶106である
ダイナミックラムへ出力するロウアドレスがライン30
0と等しくダーティフラグとバリッドフラグがセットさ
れているキャッシュメモリ105のライン群をページモ
ードを利用し一括して主記憶106にライトするため
に、以下の処理を行う。
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ105のライン300と310は
有効なダーティラインであり、各ラインのダーティフラ
グ302,312およびバリッドフラグ303,313
はセットされている状態である。この時、キャッシュメ
モリ105の全てのラインが使用されているために、ラ
イン300が置換の対象として選択されると、ライン3
00のダーティフラグ302とバリッドフラグ303が
セットされているので、ライン300を主記憶106に
ライトする必要がある。この時に、主記憶106である
ダイナミックラムへ出力するロウアドレスがライン30
0と等しくダーティフラグとバリッドフラグがセットさ
れているキャッシュメモリ105のライン群をページモ
ードを利用し一括して主記憶106にライトするため
に、以下の処理を行う。
【0018】まず、ロウアドレス発生手段200が物理
アドレスタグ301の上位ビットを取りだしてロウアド
レスを求め、ロウアドレス記憶手段201に記憶する。
カラムアドレス発生手段205がライン300のライン
アドレスと物理アドレスタグ301からカラムアドレス
を求める。主記憶ライト手段206はロウアドレス記憶
手段201のロウアドレスとカラムアドレス発生手段2
05が発生したライン300のカラムアドレスとを主記
憶106に出力し、ライン300の連想データ304を
ライトし、主記憶106がページモードに入るように制
御する。
アドレスタグ301の上位ビットを取りだしてロウアド
レスを求め、ロウアドレス記憶手段201に記憶する。
カラムアドレス発生手段205がライン300のライン
アドレスと物理アドレスタグ301からカラムアドレス
を求める。主記憶ライト手段206はロウアドレス記憶
手段201のロウアドレスとカラムアドレス発生手段2
05が発生したライン300のカラムアドレスとを主記
憶106に出力し、ライン300の連想データ304を
ライトし、主記憶106がページモードに入るように制
御する。
【0019】また、ラインセレクト手段202がライン
アドレスを生成してキャッシュメモリ105のライン3
00以外の各ラインを順次アクセスしていく。ライン3
10がアクセスされると、ロウアドレス発生手段200
がライン310のロウアドレスを生成し、ロウアドレス
比較手段203がロウアドレス記憶手段201に記憶し
たロウアドレスとライン310のロウアドレスとを比較
する。ライン判定手段204は、ロウアドレス比較手段
203から一致出力が発生し、かつライン310のダー
ティフラグ312とバリッドフラグ313とがセットさ
れていることを確認して、主記憶ライト手段206にラ
イン310のライト指示を出力する。主記憶ライト手段
206は、カラムアドレス発生手段205が発生したラ
イン310のカラムアドレスを主記憶106に出力し、
ライン310の連想データ314をページモードを利用
して主記憶106にライトする。
アドレスを生成してキャッシュメモリ105のライン3
00以外の各ラインを順次アクセスしていく。ライン3
10がアクセスされると、ロウアドレス発生手段200
がライン310のロウアドレスを生成し、ロウアドレス
比較手段203がロウアドレス記憶手段201に記憶し
たロウアドレスとライン310のロウアドレスとを比較
する。ライン判定手段204は、ロウアドレス比較手段
203から一致出力が発生し、かつライン310のダー
ティフラグ312とバリッドフラグ313とがセットさ
れていることを確認して、主記憶ライト手段206にラ
イン310のライト指示を出力する。主記憶ライト手段
206は、カラムアドレス発生手段205が発生したラ
イン310のカラムアドレスを主記憶106に出力し、
ライン310の連想データ314をページモードを利用
して主記憶106にライトする。
【0020】以上のようにこの実施例によれば、1つの
ダーティラインを主記憶106にライトする際に、ロウ
アドレスが前記ラインと等しくダーティフラグとバリッ
ドフラグがセットされているライン群をページモードを
利用して主記憶106に高速ライトすることができる。
この結果、主記憶へのアクセス回数を減少させバス調停
の待ち時間を減少させることができる。
ダーティラインを主記憶106にライトする際に、ロウ
アドレスが前記ラインと等しくダーティフラグとバリッ
ドフラグがセットされているライン群をページモードを
利用して主記憶106に高速ライトすることができる。
この結果、主記憶へのアクセス回数を減少させバス調停
の待ち時間を減少させることができる。
【0021】〔第2の実施例〕図2はこの発明の請求項
2に対応する第2の実施例のキャッシュメモリ制御装置
のブロック図を示している。図2において、100およ
び110はそれぞれプロセッサ、101および111は
それぞれ仮想アドレスバス、102および112はそれ
ぞれMMU、103および113はそれぞれ物理アドレ
スバス、104はデータバス、105および115はそ
れぞれキャッシュメモリ、106はダイナミックラムか
らなる主記憶、200および210はそれぞれロウアド
レス発生手段、201はロウアドレス記憶手段、202
および212はそれぞれラインセレクト手段、203お
よび213はそれぞれロウアドレス比較手段、204お
よび214はそれぞれライン判定手段、205および2
15はそれぞれカラムアドレス発生手段、206は主記
憶ライト手段である。
2に対応する第2の実施例のキャッシュメモリ制御装置
のブロック図を示している。図2において、100およ
び110はそれぞれプロセッサ、101および111は
それぞれ仮想アドレスバス、102および112はそれ
ぞれMMU、103および113はそれぞれ物理アドレ
スバス、104はデータバス、105および115はそ
れぞれキャッシュメモリ、106はダイナミックラムか
らなる主記憶、200および210はそれぞれロウアド
レス発生手段、201はロウアドレス記憶手段、202
および212はそれぞれラインセレクト手段、203お
よび213はそれぞれロウアドレス比較手段、204お
よび214はそれぞれライン判定手段、205および2
15はそれぞれカラムアドレス発生手段、206は主記
憶ライト手段である。
【0022】300はキャッシュメモリ105のライ
ン、301はライン300の物理アドレスタグ、302
はライン300のダーティフラグ、303はライン30
0のバリッドフラグ、304はライン300の連想デー
タである。310はキャッシュメモリ105のライン、
311はライン310の物理アドレスタグ、312はラ
イン310のダーティフラグ、313はライン310の
バリッドフラグ、314はライン310の連想データで
ある。320はキャッシュメモリ115のライン、32
1はライン320の物理アドレスタグ、322はライン
320のダーティフラグ、323はライン320のバリ
ッドフラグ、324はライン320の連想データであ
る。
ン、301はライン300の物理アドレスタグ、302
はライン300のダーティフラグ、303はライン30
0のバリッドフラグ、304はライン300の連想デー
タである。310はキャッシュメモリ105のライン、
311はライン310の物理アドレスタグ、312はラ
イン310のダーティフラグ、313はライン310の
バリッドフラグ、314はライン310の連想データで
ある。320はキャッシュメモリ115のライン、32
1はライン320の物理アドレスタグ、322はライン
320のダーティフラグ、323はライン320のバリ
ッドフラグ、324はライン320の連想データであ
る。
【0023】以上のように構成されたこの実施例のキャ
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ105のライン300,310、
およびキャッシュメモリ115のライン320は有効な
ダーティラインであり、各ラインのダーティフラグ30
2,312,322およびバリッドフラグ303,31
3,323はセットされている状態である。この時、キ
ャッシュメモリ105の全てのラインが使用されている
ために、ライン300が置換の対象として選択される
と、ライン300のダーティフラグ302とバリッドフ
ラグ303がセットされているので、ライン300を主
記憶106にライトする必要がある。この時に、主記憶
106であるダイナミックラムへ出力するロウアドレス
がライン300と等しくダーティフラグとバリッドフラ
グがセットされているキャッシュメモリ105,115
のライン群をページモードを利用し一括して主記憶10
6にライトするために、以下の処理を行う。
ッシュメモリ制御装置について、以下その動作を説明す
る。キャッシュメモリ105のライン300,310、
およびキャッシュメモリ115のライン320は有効な
ダーティラインであり、各ラインのダーティフラグ30
2,312,322およびバリッドフラグ303,31
3,323はセットされている状態である。この時、キ
ャッシュメモリ105の全てのラインが使用されている
ために、ライン300が置換の対象として選択される
と、ライン300のダーティフラグ302とバリッドフ
ラグ303がセットされているので、ライン300を主
記憶106にライトする必要がある。この時に、主記憶
106であるダイナミックラムへ出力するロウアドレス
がライン300と等しくダーティフラグとバリッドフラ
グがセットされているキャッシュメモリ105,115
のライン群をページモードを利用し一括して主記憶10
6にライトするために、以下の処理を行う。
【0024】まず、ロウアドレス発生手段200が物理
アドレスタグ301のロウアドレスを求め、ロウアドレ
ス記憶手段201に記憶する。ロウアドレス記憶手段2
01はキャッシュメモリ115のダーティラインも主記
憶106にライトするようにプロセッサ110に割り込
みを発生する。主記憶ライト手段206はロウアドレス
記憶手段201のロウアドレスとカラムアドレス発生手
段205が発生したライン300のカラムアドレスを主
記憶106に出力し、ライン300の連想データ304
をライトし、主記憶106がページモードに入るように
制御する。
アドレスタグ301のロウアドレスを求め、ロウアドレ
ス記憶手段201に記憶する。ロウアドレス記憶手段2
01はキャッシュメモリ115のダーティラインも主記
憶106にライトするようにプロセッサ110に割り込
みを発生する。主記憶ライト手段206はロウアドレス
記憶手段201のロウアドレスとカラムアドレス発生手
段205が発生したライン300のカラムアドレスを主
記憶106に出力し、ライン300の連想データ304
をライトし、主記憶106がページモードに入るように
制御する。
【0025】また、ラインセレクト手段202がキャッ
シュメモリ105のライン310をアクセスし、ロウア
ドレス発生手段200がライン310のロウアドレスを
生成し、ロウアドレス比較手段203がロウアドレス記
憶手段201のロウアドレスとライン310のロウアド
レスを比較する。ライン判定手段204は、ロウアドレ
ス比較手段203から一致出力が発生し、かつライン3
10のダーティフラグ312とバリッドフラグ313が
セットされていることを確認し、主記憶ライト手段20
6にライン310のライト指示を出力する。主記憶ライ
ト手段206は、カラムアドレス発生手段205が発生
したライン310のカラムアドレスを主記憶106に出
力し、ライン310の連想データ314をページモード
を利用して主記憶106にライトする。
シュメモリ105のライン310をアクセスし、ロウア
ドレス発生手段200がライン310のロウアドレスを
生成し、ロウアドレス比較手段203がロウアドレス記
憶手段201のロウアドレスとライン310のロウアド
レスを比較する。ライン判定手段204は、ロウアドレ
ス比較手段203から一致出力が発生し、かつライン3
10のダーティフラグ312とバリッドフラグ313が
セットされていることを確認し、主記憶ライト手段20
6にライン310のライト指示を出力する。主記憶ライ
ト手段206は、カラムアドレス発生手段205が発生
したライン310のカラムアドレスを主記憶106に出
力し、ライン310の連想データ314をページモード
を利用して主記憶106にライトする。
【0026】また、ラインセレクト手段212がキャッ
シュメモリ115のライン320をアクセスし、ロウア
ドレス発生手段210がライン320のロウアドレスを
生成し、ロウアドレス比較手段213がロウアドレス記
憶手段201のロウアドレスとライン320のロウアド
レスを比較する。ライン判定手段214は、ロウアドレ
ス比較手段213から一致出力が発生し、かつライン3
20のダーティフラグ322とバリッドフラグ323が
セットされていることを確認し、主記憶ライト手段20
6にライン320のライト指示を出力する。主記憶ライ
ト手段206は、カラムアドレス発生手段215が発生
したライン320のカラムアドレスを主記憶106に出
力し、ライン320の連想データ324をページモード
を利用して主記憶106にライトする。
シュメモリ115のライン320をアクセスし、ロウア
ドレス発生手段210がライン320のロウアドレスを
生成し、ロウアドレス比較手段213がロウアドレス記
憶手段201のロウアドレスとライン320のロウアド
レスを比較する。ライン判定手段214は、ロウアドレ
ス比較手段213から一致出力が発生し、かつライン3
20のダーティフラグ322とバリッドフラグ323が
セットされていることを確認し、主記憶ライト手段20
6にライン320のライト指示を出力する。主記憶ライ
ト手段206は、カラムアドレス発生手段215が発生
したライン320のカラムアドレスを主記憶106に出
力し、ライン320の連想データ324をページモード
を利用して主記憶106にライトする。
【0027】この実施例は第1の実施例と同様の効果が
ある。
ある。
【0028】
【発明の効果】この発明のキャッシュメモリ制御装置に
よれば、ライトバック方式のキャッシュメモリにおいて
ロウアドレスが等しいダーティライン群をページモード
を利用して主記憶に高速ライトし、主記憶へのアクセス
回数を減少させバス調停の待ち時間を減少させることが
でき、コンピュータシステムの効率を向上させることが
でき、その実用的効果は大きい。
よれば、ライトバック方式のキャッシュメモリにおいて
ロウアドレスが等しいダーティライン群をページモード
を利用して主記憶に高速ライトし、主記憶へのアクセス
回数を減少させバス調停の待ち時間を減少させることが
でき、コンピュータシステムの効率を向上させることが
でき、その実用的効果は大きい。
【図1】この発明の請求項1に対応する第1の実施例の
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
【図2】この発明の請求項2に対応する第2の実施例の
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
キャッシュメモリ制御装置の構成を示すブロック図であ
る。
【図3】従来のコンピュータシステムの構成を示すブロ
ック図である。
ック図である。
100,110 プロセッサ
101,111 仮想アドレスバス
102,112 MMU
103,113 物理アドレスバス
104 データバス
105,115 キャッシュメモリ
106 主記憶
107 アドレス比較手段
108 キャッシュヒット判定手段
200,210 ロウアドレス発生手段
201 ロウアドレス記憶手段
202,212 ラインセレクト手段
203,213 ロウアドレス比較手段
204,214 ライン判定手段
205,215 カラムアドレス発生手段
206 主記憶ライト手段
300 キャッシュメモリ105のライン
301 ライン300の物理アドレスタグ
302 ライン300のダーティフラグ
303 ライン300のバリッドフラグ
304 ライン300の連想データ
310 キャッシュメモリ105のライン
311 ライン310の物理アドレスタグ
312 ライン310のダーティフラグ
313 ライン310のバリッドフラグ
314 ライン310の連想データ
320 キャッシュメモリ115のライン
321 ライン320の物理アドレスタグ
322 ライン320のダーティフラグ
323 ライン320のバリッドフラグ
324 ライン320の連想データ
Claims (2)
- 【請求項1】 アドレスタグとダーティフラグとバリッ
ドフラグと連想データとを有するキャッシュメモリと、 前記キャッシュメモリの各ラインをアクセスするライン
セレクト手段と、 主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生するロウ
アドレス発生手段と、 前記ロウアドレス発生手段から発生するロウアドレスの
うち前記主記憶へのライトの対象となった前記キャッシ
ュメモリのラインの前記ロウアドレスを記憶するロウア
ドレス記憶手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記ロウアドレス発生手段により生成された前記キャッシ
ュメモリの各ラインのロウアドレスとを比較するロウア
ドレス比較手段と、 前記ロウアドレス比較手段から一致出力が発生し、かつ
前記キャッシュメモリのラインのダーティフラグとバリ
ッドフラグとがセットされていることを確認するライン
判定手段と、 前記キャッシュメモリのラインの連想データを前記主記
憶に書き込む際に前記主記憶へ出力するカラムアドレス
を発生するカラムアドレス発生手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記カラムアドレス発生手段が生成したカラムアドレスと
を受け取り、前記ライン判定手段で前記主記憶にライト
するように選択された前記キャッシュメモリのライン群
をページモード等のダイナミックラムの高速アクセスモ
ードを利用して前記主記憶に書き込む主記憶ライト手段
と を備えたキャッシュメモリ制御装置。 - 【請求項2】 複数のプロセッサを備えたコンピュータ
システムに設けられるキャッシュメモリ制御装置であっ
て、 アドレスタグとダーティフラグとバリッドフラグと連想
データとを有し前記各プロセッサ毎に設けられた複数の
キャッシュメモリと、 前記複数のキャッシュメモリの各ラインをそれぞれアク
セスする複数のラインセレクト手段と、 主記憶へのライトの対象となった前記キャッシュメモリ
のラインの連想データおよび前記ラインセレクト手段に
よりアクセスされた前記キャッシュメモリのラインの連
想データをダイナミックラムからなる主記憶に書き込む
際に前記主記憶へ出力するロウアドレスを発生する複数
のロウアドレス発生手段と、 前記ロウアドレス発生手段から発生するロウアドレスの
うち前記主記憶へのライトの対象となった前記キャッシ
ュメモリのラインの前記ロウアドレスを記憶し、かつ各
プロセッサに対して前記キャッシュメモリのラインの連
想データの書き込みのための割り込みをかけるロウアド
レス記憶手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記ロウアドレス発生手段により生成された前記キャッシ
ュメモリの各ラインのロウアドレスとを比較するロウア
ドレス比較手段と、 前記ロウアドレス比較手段から一致出力が発生し、かつ
前記キャッシュメモリのラインのダーティフラグとバリ
ッドフラグとがセットされていることを確認する複数の
ライン判定手段と、 前記複数のキャッシュメモリのラインの連想データを前
記主記憶に書き込む際に前記主記憶へ出力するカラムア
ドレスを発生する複数のカラムアドレス発生手段と、 前記ロウアドレス記憶手段に記憶したロウアドレスと前
記複数のカラムアドレス発生手段が生成したカラムアド
レスとを受け取り、前記複数のライン判定手段で前記主
記憶にライトするように選択された前記複数のキャッシ
ュメモリのライン群をページモード等のダイナミックラ
ムの高速アクセスモードを利用して前記主記憶に書き込
む主記憶ライト手段とを備えたキャッシュメモリ制御装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3175250A JPH0520195A (ja) | 1991-07-16 | 1991-07-16 | キヤツシユメモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3175250A JPH0520195A (ja) | 1991-07-16 | 1991-07-16 | キヤツシユメモリ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0520195A true JPH0520195A (ja) | 1993-01-29 |
Family
ID=15992887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3175250A Pending JPH0520195A (ja) | 1991-07-16 | 1991-07-16 | キヤツシユメモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0520195A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1079561C (zh) * | 1996-02-01 | 2002-02-20 | 三星电子株式会社 | 磁光盘聚焦及跟踪伺服机构和采用该机构的磁光盘伺服装置 |
US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
JP2013004091A (ja) * | 2011-06-10 | 2013-01-07 | Freescale Semiconductor Inc | データ処理システムのシステムメモリへのデータの書き込み |
JP2021506028A (ja) * | 2017-12-12 | 2021-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated | 共通のメモリページからメモリへのキャッシュラインのリンス |
-
1991
- 1991-07-16 JP JP3175250A patent/JPH0520195A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1079561C (zh) * | 1996-02-01 | 2002-02-20 | 三星电子株式会社 | 磁光盘聚焦及跟踪伺服机构和采用该机构的磁光盘伺服装置 |
US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
JP2013004091A (ja) * | 2011-06-10 | 2013-01-07 | Freescale Semiconductor Inc | データ処理システムのシステムメモリへのデータの書き込み |
JP2021506028A (ja) * | 2017-12-12 | 2021-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated | 共通のメモリページからメモリへのキャッシュラインのリンス |
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