JP3992862B2 - 高周波マルチチップモジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、情報通信機器等に使用される高周波マルチチップモジュールに関し、特にギガヘルツ（ＧＨｚ）以上の周波数の信号を取り扱う高周波回路とそれよりも周波数が低い信号を取り扱う低周波回路とが混在するマルチチップモジュールに関する。
【０００２】
【従来の技術】
図７〜図１１は特開昭６２−１７９１３４号公報に記載されたマイクロ波装置用パッケージを示す斜視図である。
【０００３】
図７に斜視図、図８に組立図を示すパッケージは、キャリア６１と、矩形枠状の第１の誘電体基板６２及び第２の誘電体基板６３と、リード６４及びキャップ６６とにより構成されている。第１の誘電体基板６２の上には、内周側縁部から外周側縁部に延在する入出力取出し用金属膜６５が設けられており、リード６４はこの金属膜６５の上に接合されている。キャリア６１の上に第１の誘電体基板６２及び第２の誘電体基板６３を積み重ね、内側にマイクロ波装置（図示せず）を収納して、キャップ６６で密閉するようになっている。
【０００４】
リード６４から入力される信号は、第１の誘電体基板６２の上に構成されるマイクロストリップ配線路、第１の誘電体基板６２と第２の誘電体基板６３との間に金属膜６５を挟む構造のトリプレート配線路を経て、マイクロ波装置に供給される。また、マイクロ波装置から出力される信号は、トリプレート配線路、マイクロストリップ配線路を経てパッケージ外へ取出される。
【０００５】
図９〜図１１は他のマイクロ波装置用パッケージを示す図であり、図９はパッケージの斜視図、図１０は図９のII−II線における縦断面図、図１１は同じくその組立図である。
【０００６】
このマイクロ波装置用パッケージは、キャリア７１と、このキャリア７１上に配置される矩形枠状の誘電体基板７２と、リード７４及びキャップ７６とにより構成される。誘電体基板７２の上面側には、基板７２の縁部に沿って枠状に形成されたキャップ取付け用金属膜７５ａと、このキャップ取付け用金属膜７５ａの内側及び外側にそれぞれ配置された入出力用取出し金属膜７５ｂ，７５ｃとが設けられている。また、誘電体基板７２の下面側には、図１０に示すように、コプレーナ配線路７５ｄが形成されている。キャップ取付け用金属膜７５ａの内側及び外側にそれぞれ形成された金属膜７５ｂ，７５ｃは、スルーホール７２ａ及びコプレーナ配線路７５ｄを介して相互に電気的に接続されている。
【０００７】
また、リード７４は誘電体基板７２の上に形成された金属膜７５ｃの上に接合されている。マイクロ波装置は誘電体基板７２の内側に配置され、キャップ７６が誘電体基板７２上に接合される。これにより、マイクロ波装置は、誘電体基板７２とキャップ７６とにより形成される空間内に密封される。また、キャリア７１には凹部７１ａが設けられており、コプレーナ配線路７５ｄがキャリア７１に接触しないようになっている。
【０００８】
マイクロ波信号は、リード７４から外側金属膜７５ｃ、コプレーナ配線路７５ｄ及び内側金属膜７５ｂを介してマイクロ波装置に入力され、マイクロ波装置から出力された信号は、内側金属配線７５ｂ、コプレーナ配線路７５ｄ及び外側金属配線７５ｃを介してリード７４に伝達される。
【０００９】
これらの図７，図８及び図９〜図１１に示すマイクロ波装置用パッケージは、いずれも１つのパッケージに１つの半導体チップを搭載するシングルチップパッケージである。
【００１０】
一方、高密度の実装を可能にする技術としては、１枚の基板上に複数の半導体ベアチップを実装するマルチチップモジュールといわれる技術が知られている。従来、マルチチップモジュールは、比較的低周波のデバイスを実装するために使用されている。
【００１１】
マルチチップモジュールには、ＭＣＭ−Ｄ、ＭＣＭ−Ｃ及びＭＣＭ−Ｌといわれる３つの形態がある。ＭＣＭ−Ｄは、セラミック板又はシリコンウェハ等のソリッド基板の上に、樹脂薄膜（絶縁層）と金属薄膜（配線層）とを交互に複数層ずつ積層して多層配線路を形成し、その上に半導体チップを実装するものである。ＭＣＭ−Ｃは、多層セラミック基板の上にベアチップを実装するものであり、ＭＣＭ−Ｌは、微細配線を有するプリント板の上にベアチップを実装するものである。
【００１２】
【発明が解決しようとする課題】
しかし、従来のマルチチップモジュールの技術はいずれも比較的低い周波数の信号を取り扱う装置に適用されるものであり、ミリ波帯（約３０ＧＨｚ以上）の信号を取り扱う装置にそのまま適用することはできない。ミリ波帯を扱うマルチチップモジュールには、以下の５つの特性が必要とされる。
【００１３】
▲１▼高周波信号の挿入損失が小さいこと、
▲２▼Ｉ／Ｏポート（端子）部での反射損失が小さいこと、
▲３▼グランド遷移がないこと、
▲４▼気密封止構造であること、（ミリ波デバイスは、一般にパッシベーション膜が薄く耐環境性に劣るので、気密封止構造であることが必要）
▲５▼配線収容能に優れること。
【００１４】
図７，図８及び図９〜図１１に示す高周波パッケージ構造では、基本的に配線を立体的に構成できないので、上記の▲５▼の配線収容能に問題がある。
【００１５】
マルチチップモジュールは、配線収容能は高いが、従来の構造では、上記の▲１▼〜▲４▼の特性を同時に満足させることはできない。すなわち、ＭＣＭ−Ｄでは、薄膜樹脂材料の高い誘電損失と吸湿性（水分が樹脂を透過して気密性が損なわれる）とのために、上記の▲１▼及び▲４▼の特性を満足することができない。ＭＣＭ−Ｌにおいても、プリント板材料として樹脂を使用するので、ＭＣＭ−Ｄと同様に▲１▼及び▲４▼の特性を満足することができない。また、ＭＣＭ−Ｃでは、１層当たり２００μｍ以上の厚さの絶縁層が少なくとも３層は必要となり、基板の厚さが取扱う信号の実効波長とほぼ同じとなる。このため、上記の▲２▼の特性を満足することができず、共振が発生する等の問題がある。更に、ＭＣＭ−Ｃの内層配線は、ストリップライン構造をとるのが普通であるが、ストリップライン構造では上記の▲３▼の特性を満足することが困難である。
【００１６】
以上から本発明の目的は、高周波信号の挿入損失及びＩ／Ｏポート部での反射損失が小さく、且つグランド遷移がなく、また気密封止構造であり、更に配線収容能に優れた高周波マルチチップモジュールを提供することである。
【００１７】
【課題を解決するための手段】
上記した課題は、基板と、前記基板の第１面側に形成されたコプレーナ配線路と、前記基板の第２面側に形成された多層配線路と、前記基板に設けられて前記コプレーナ配線路の一部と前記多層配線路の一部とを電気的に接続する気密ビアと、前記コプレーナ配線路に接合された複数の半導体チップと、前記基板の前記第１面側に接合されて前記複数の半導体チップを気密封止するキャップと、信号が通る信号線と該信号線から離隔した接地パターンとから構成されるマイクロストリップ配線路とを有し、前記マイクロストリップ配線路の前記信号線が前記基板の前記第２面側に配置され、前記接地パターンが前記コプレーナ配線路の接地パターンと共通であることを特徴とする高周波マルチチップモジュールにより解決する。
【００１８】
本発明においては、基板の第１面側にコプレーナ配線路が配置され、半導体チップは該コプレーナ配線路に接合されて、キャップにより気密封止されている。ギガヘルツ（ＧＨｚ）帯の高周波信号は、前記コプレーナ配線路を介して前記半導体チップに入出力される。一方、基板の第２面側には、例えば樹脂薄膜（絶縁層）と金属薄膜（配線層）とを積層してなる多層配線路が配置されている。この多層配線路は、比較的周波数が低い信号が通る配線や、駆動用直流電圧を供給するための配線を有する。
【００１９】
このように、本発明においては、基板の一方の面側に高周波信号が通るコプレーナ配線路を配置し、他方の面側に比較的周波数が低い信号用配線及び直流電圧用配線を有する多層配線路を配置しているので、配線収容能が高く、かつ、高周波信号の挿入損失が小さい。第２面側の多層配線路に、比較的低い周波数で動作する半導体デバイスを接合してもよい。そのような半導体デバイスは、一般的に気密封止を必要としない。
【００２０】
また、マイクロストリップ配線路を形成する場合、該マイクロストリップ配線の信号線を第２面側に配置し、接地パターンを第１面側のコプレーナ配線路の接地パターンと共通にする。これにより、マイクロストリップ配線路のグランド遷移が防止される。更に、基板にビアを設け、該ビアを介して基板の第１面側の配線路と第２面側の配線路との間で信号を伝達する場合、基板の厚さｔを下記数式２で示す不等式を満足するように設定する。これにより、ビアでの共振が回避され、反射損失を小さくすることができる。
【００２１】
【数２】
【００２２】
但し、上記数式２において、ｆは高周波信号の周波数、εは基板材料の比誘電率、ｃは光の速度である。
【００２３】
本発明の高周波マルチチップモジュールをレーダ装置等に適用する場合、端子をパッチアンテナとして使用することができる。これにより、部品点数を削減することができる。
【００２４】
多層配線路の絶縁材料としては、ポリイミドやベンゾサイクロブテン等を使用することができる。また、基板材料としては、酸化アルミニウム（アルミナ）及び窒化アルミニウム等を主成分とするセラミックを使用することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２６】
図１は本発明の実施の形態の高周波マルチチップモジュールを示す断面図、図２は同じくそのマルチチップモジュールの基板１０の一部を示す模式的断面図である。
【００２７】
基板１０はアルミナ又は窒化アルミニウム等のセラミックにより形成されている。基板１０の厚さｔは、取り扱う信号の周波数に応じて前記数式２で示す不等式を満足するように設定されており、例えば７７ＧＨｚの信号を取り扱う場合、セラミックの比誘電率εを９．９とすると、基板１０の厚さは約０．３１ｍｍ以下とすることが必要である。
【００２８】
この基板１０の一方の面（図では上面：以下、第１面という）側には高周波信号を伝送するためのコプレーナ配線路１１が形成され、他方の面（図では下面：以下、第２面という）側には高周波信号、その他の信号及び電源電圧が入出力される端子（Ｉ／Ｏポート）１３と、低周波信号を伝達したり直流電圧を供給するための配線が設けられた薄膜多層配線路１４が配置されている。
【００２９】
基板１０の第１面側のコプレーナ配線路１１には、複数個のモノリシックマイクロウェーブ集積回路（monolithic microwave integrated circuit ）のベア半導体チップ（以下、「ＭＭＩＣ」という）１５がバンプ１６を介して機械的及び電気的に接続されている。また、基板１０の第１面側には金属キャップ１７が接合されている。ＭＭＩＣ１５は、このキャップ１７と基板１０とにより形成される空間内に配置されている。この空間内は、キャップ１７と基板１０とにより気密性が保持される。
【００３０】
一方、基板１０の第２面側に形成された薄膜多層配線路１４は、配線層とポリイミド又はベンゾサイクロブテン等の樹脂からなる絶縁層とを交互に積層した構造を有する。この薄膜多層配線路１４には比較的周波数が低い信号の処理を行う半導体チップ（半導体デバイス）１８が接合される。
【００３１】
樹脂の誘電材料は、一般的に吸湿性が高いので、気密封止すべき部分に使用すると水分が樹脂内を透過し、気密性が損なわれる。従って、基板材料や気密部分には樹脂を使用することは好ましくない。しかし、ポリイミドやベンゾサイクロブテン等の樹脂は数十μｍと薄い膜を均一に形成することができるため、薄膜多層配線路１４の形成には適しており、配線収容能を上げることができる。
【００３２】
基板１０の第１面側のコプレーナ配線路１１は、図２に示すように、ギガヘルツ（ＧＨｚ）帯の高周波信号を伝達する信号線４ａと、信号線４ａを囲む接地パターン４ｂとにより構成される。また、基板１０の第２面側には、高周波信号が入出力される端子（Ｉ／Ｏポート）１３と、比較的低い周波数（メガヘルツ（ＭＨｚ）帯）の信号が通る信号線６ａが形成されている。この信号線６ａは、第１面側の接地パターン４ｂとともにマイクロストリップ配線路を構成する。すなわち、本実施の形態においては、コプレーナ配線路の接地パターンと、マイクロストリップ配線路の接地パターンとが共通になっている。
【００３３】
更に、基板１０には、第１面側から第２面側に挿通する孔内に導電材料を埋め込んでなる気密ビア５が形成されている。この気密ビア５により、第１面側の信号線４ａと第２面側の端子１３との間や、第１面側の接地パターン４ｂと第２面側の接地線（図示せず）などとの間が電気的に接続されている。
【００３４】
図３はミリ波レーダユニットの回路構成を示すブロック図である。レーダーユニットの送信側は、ＶＣＯ（voltage controlled oscillator ：電圧制御発振回路）モジュール２１と、逓倍器（ＤＢＬ）及びアンプ（ＡＭＰ）からなるＴＸモジュール２２とにより構成される。ＶＣＯモジュール２１にはＦＭ−ＣＷ用の三角波変調信号を印加する。ＶＣＯモジュール２１は３０ＧＨｚの信号を出力し、逓倍器（ＤＢＬ）はＶＣＯモジュール２１から出力された信号を基に、６０ＧＨｚの信号を生成して出力する。この信号は、送信導波管端のアンテナ２４を介して外部に放出される。
【００３５】
受信側は、アンプモジュール（ＡＭＰ）２６と、アンプ（ＡＭＰ）及び混合器（ＭＩＸ）からなるＲＸモジュール２５とにより構成され、受信導波管端のアンテナを介して６０ＧＨｚの信号を受信し、増幅及び周波数変換して中間周波信号（ＩＦ）を出力する。混合器（ＭＩＸ）には送信信号の一部を方向性結合器によりローカル信号として導く。受信側初段のアンプ２６は、スイッチングによる簡易ヘテロダイン方式により変換雑音の低減を図り、レーダシステムとして良好なＳ／Ｎ比を実現している。
【００３６】
このミリ波レーダーユニットでは、ＶＣＯモジュール２１をＧａＡｓＦＥＴを集積した集積回路にて構成し、ＴＸモジュール２２、アンプモジュール２６及びＲＸモジュール２５はいずれもＭＭＩＣ（ＨＥＭＴ：High Electron Mobility Transistor ）にて構成している。
【００３７】
このミリ波レーダユニットを本実施の形態のマルチチップモジュールにより実現する場合、ＴＸモジュール２２、アンプモジュール２６、ＲＸモジュール２５及び高周波用配線（コプレーナ配線）を基板１０の第１面側に配置し、ＶＣＯモジュール２１、低周波配線及び電源供給用配線等を基板１０の第２面側に配置する。一般的に、ミリ波レーダユニット等の高周波アナログ回路では、取り扱いの困難な高周波信号用パスはごく一部であり、大部分は中間周波信号（メガヘルツ（ＭＨｚ）帯の信号）用パス又はそれよりも周波数が低い低周波信号用パスである。本実施の形態においては、高周波アナログ回路を構成するＭＭＩＣ及び配線（コプレーナ配線）のみを基板１０の第１面側に配置する。
【００３８】
また、アンテナは、いわゆるパッチアンテナとして実現することができる。すなわち、送信導波管端又は受信導波管端に接続される端子（Ｉ／Ｏポート）１３のサイズを送信又は受信する信号の波長の１／２とすることにより、端子１３自体をアンテナとして使用することができる。
【００３９】
本実施の形態においては、上述の如く、ギガヘルツ（ＧＨｚ）帯の高周波信号を伝達するコプレーナ配線路１１を基板１０の第１面側に形成し、このコプレーナ配線路１１にＭＭＩＣ１５を接合する。また、セラミック基板１０の第１面側にキャップ１７を接合して、ＭＭＩＣ１５を密閉する。これにより、高周波信号の挿入損失が抑制される。また、基板１０の厚さが前記数式２に示す不等式に応じて設定されているので、Ｉ／Ｏポート部での反射損失が小さい。更に、コプレーナ配線路の接地パターンとマイクロストリップ配線路の接地パターンとを共通としているので、グランド遷移がない。更にまた、直流電圧及び低周波信号を伝達する配線を多層配線構造としているので、配線収容能にも優れている。更にまた、端子（Ｉ／Ｏポート）１３をパッチアンテナとして使用するので、アンテナを別に用意する必要がなく、部品点数を低減することができる。
【００４０】
図４は本実施の形態の高周波マルチチップモジュールの製造方法を示すフローチャートである。
【００４１】
まず、気密ビア５を有するセラミック基板１０を用意する（ステップＳ１）。そして、このセラミック基板１０の第１面側に高周波用コプレーナ配線路を形成する（ステップＳ２）。コプレーナ配線路の例を図５に示す。この図５において、ハッチングした部分が導体パターン（金属膜）である。
【００４２】
次に、セラミック基板１０の第２面側に、低周波用配線及び引出用マイクロストリップ配線路を形成する（ステップＳ３）。図６に、セラミック基板の第２面側に形成した導体パターンの例を示す。その後、第２面に樹脂薄膜を塗布形成し、該樹脂薄膜をパターニングしてビアホールを形成する。そして、このビアホール内に導電材料を埋め込んでビアを形成する。その後、樹脂薄膜の上に導電膜を形成し、該導電膜をパターニングして配線を形成する（ステップＳ４）。ステップＳ３及びＳ４は必要回数だけ、すなわち、信号を伝達する配線の層数だけ繰り返す。
【００４３】
一般に、樹脂の誘電体材料は、酸化アルミニウム及び窒化アルミニウム等のセラミックと比較して、誘電損失が大きく、且つ伝送配線路の損失が大きくなるので、高周波基板用の絶縁材料には適さない。しかし、樹脂の誘電体材料では、数十μｍの薄膜を均一に形成できるので、薄膜回路の形成には適し、且つ配線収容能には優れている。
【００４４】
次に、樹脂薄膜上に電源供給用直流（ＤＣ）配線路を形成する（ステップＳ５）。そして、更にその上に電源供給用直流配線路を形成する場合は、ステップＳ４に戻って、樹脂薄膜を塗布し、該樹脂薄膜をパターニングしてビアホールを形成する。そして、ビアホール内に導電材料を埋め込んでビアを形成する。ステップＳ５及びＳ４も必要回数だけ、すなわち、電源供給用直流配線の必要層数だけ繰り返す。
【００４５】
次いで、セラミック基板１０の第１面に複数個のＭＭＩＣ１５を実装する（ステップＳ６）。そして、セラミック基板１０の上にキャップ１７を接合して、ＭＭＩＣ１５をキャップ１７の内側に気密的に封止する（ステップＳ７）。これにより、本実施の形態の高周波マルチチップモジュールが完成する。
【００４６】
以下、本実施の形態の高周波マルチチップモジュールを実際に製造して、利得特性を表示した結果について、比較例と比較して説明する。
【００４７】
（実施例）
まず、基板として、ビアを有し、１辺が１０ｍｍの正方形で厚さが０．２ｍｍのアルミナ基板を用意した。アルミナの純度は９９．６％、比誘電率は９．９、１ＭＨｚにおける誘電損失は２×１０-4であった。また、ビアには、タングステン埋め込みビアを用いて、ビア部分における気密性を確保した。
【００４８】
次に、アルミナ基板の第１面側にコプレーナ配線路を形成した。コプレーナ配線路は、基板の第１面上に厚さが０．１μｍのチタン（Ｔｉ）膜、厚さが０．１μｍのパラジウム（Ｐｄ）膜、及び厚さが３μｍの金（Ａｕ）膜を順次形成し、これらの膜をフォトリソグラフィによりパターニングすることにより形成した。コプレーナ配線路のインピーダンスは５０Ωであった。
【００４９】
次に、アルミナ基板の第２面側に、低周波及び中間周波回路用として、幅が１９０μｍ、厚さが３．２μｍのマイクロストリップ配線路の信号線を形成した。マイクロストリップ配線路は、基板の表面上に厚さが０．１μｍの第１のクロム（Ｃｒ）膜、厚さが３μｍの銅（Ｃｕ）膜、及び厚さが０．１μｍの第２のクロム（Ｃｒ）膜を順次形成し、これらの膜をフォトリソグラフィによりパターニングすることにより形成した。このマイクロストリップ配線路３６の接地パターンはコプレーナ配線路の接地パターンと共通とした。マイクロストリップ配線路のインピーダンスは５０Ωであった。
【００５０】
次に、アルミナ基板の第２面側に感光性ポリイミドをスピンコーティングし、マイクロストリップ配線路を感光性ポリイミドで被覆した。その後、プリベークした後に、所定の配線パターンを有するフォトマスクを介して感光性ポリイミドに紫外線を露光した。その後、現像処理を施し、更にハードベークして、層間ビア部と、高周波引出線部に孔を有するポリイミド膜を作製した。このポリイミド膜の膜厚は２０μｍ、比誘電率は３．５であり、１ＭＨｚにおける誘電損失は０．１であった。
【００５１】
次いで、ポリイミド膜の上に、電源回路用として幅が２００μｍ、厚さが３．２μｍの配線を形成した。この配線は、厚さが０．１μｍのＣｒ（クロム）膜、厚さが３μｍのＣｕ（銅）膜、厚さが１μｍのＮｉ（ニッケル）膜、及び厚さが０．５μｍのＡｕ（金）膜の４層構造を有する。これにより、回路基板が完成した。
【００５２】
この回路基板の第１面側に、周波数７７ＧＨｚで動作するアナログアンプのＭＭＩＣベアチップを２個搭載した。ＭＭＩＣベアチップは、厚さが３００μｍ、外形が２ｍｍ×３ｍｍであり、フェイス面（片面）に直径が５０μｍ、高さが２０μｍの円柱状金バンプを形成してある。これらのベアチップを、アルミナ基板上に２個直列に実装した。基板と前記ベアチップとの接合には、渋谷工業社製のフリップチップボンダ（商品名）を使用した。なお、接合時の温度は、４００℃、接合時間は３秒とした。
【００５３】
一方、封止用キャップとして、８×８×１ｍｍのコバール板に、７×７×０．５ｍｍの凹部を設けたものを用意した。そして、このキャップの凹部が形成された面を基板側に向け、金スズはんだを用いて、窒素雰囲気中で３２０℃の温度で基板上に接合し、ＭＭＩＣチップを封止した。
【００５４】
このようにして作製した本発明の実施例の高周波マルチチップモジュールの利得特性及び気密性を調べた。なお、予備調査の段階で、ＭＭＩＣの７７ＧＨｚでの利得特性を調べたところ、単独で１０ｄＢの利得特性が得られた。
【００５５】
実施例の高周波マルチチップモジュールの利得特性を評価したところ、ＭＭＩＣを２個直列したときの利得特性は１８ｄＢであり、反射損失は−１５ｄＢであった。また、Ｈｅ（ヘリウム）によるファインリーク試験を行なった結果、リークは５×１０-8 atm cc/秒の検出限界以下であり、十分な気密性を有することが確認できた。
【００５６】
（比較例）
比較例として、全ての配線を一方の面側に薄膜多層配線で形成した基板を作製し、この基板上にＭＭＩＣを搭載した。使用した基板はアルミナ単板であり、薄膜配線層は、基板側から電源層、低周波信号伝送用配線層、グランド層、高周波信号伝送用配線層の順に積層した。各配線層間にはいずれも厚さが２０μｍの絶縁層が介在する。また、低周波信号伝送用配線層と高周波信号伝送用配線層とは、グランド層を共通とするマイクロストリップ構造とし、配線幅は４５μｍとした。
【００５７】
ＭＭＩＣの封止にはコバール製のキャップを使用し、該キャップを金スズはんだでポリイミド層上にはんだ付けした。高周波信号の取出しは、キャップの内側と外側にそれぞれ高周波信号伝送用配線を形成し、これらの配線をビア及び低周波信号伝送用配線層の配線を介して電気的に接続することにより行った。
【００５８】
そして、上記の実施例と同様に、基板上に周波数７７ＧＨｚで動作するアナログアンプのＭＭＩＣベアチップを２個搭載した。
【００５９】
比較例のマルチチップモジュールの利得特性を評価したところ、ＭＭＩＣを２個直列接続したときの利得特性は１２ｄＢであり、反射損失は−１０ｄＢであった。また、Ｈｅによるファインリーク試験を行った結果、Ｈｅリークは１×１０-6 atm cc/秒であり、十分な気密性を確保することができなかった。
【００６０】
上述した実施例及び比較例の評価結果より、実施例では、比較例と比較して周波数７７ＧＨｚでの利得特性が６ｄＢ、反射損失が５ｄＢ改善できた。
【００６１】
【発明の効果】
上述したように、本発明によれば、基板の第１面側にコプレーナ配線路が配置され、このコプレーナ配線路の上に半導体チップが接合されてキャップにより気密封止され、基板の第２面側には多層配線路が配置されているので、半導体チップの収納された空間の気密性が確保されるとともに、配線収納能が高く、高周波信号の挿入損失が小さい。また、マイクロストリップ配線路の信号線を第２面側に配置し、該マイクロストリップ配線路の接地パターンを前記コプレーナ配線路の接地パターンと共通とすることにより、グランド遷移が回避される。更にまた、基板の厚さを前記半導体チップに入出力される信号に応じた厚さ以下に設定することにより、ビアでの共振の発生が回避される。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態の高周波マルチチップモジュールを示す断面図である。
【図２】図２は同じくそのマルチチップモジュールの基板の一部を示す模式的断面図である。
【図３】図３はミリ波レーダユニットの回路構成を示すブロック図である。
【図４】図４は本発明の実施の形態の高周波マルチチップモジュールの製造方法を示すフローチャートである。
【図５】図５はセラミック基板の第１面側に形成したコプレーナ配線路の例を示す平面図である。
【図６】図６はセラミック基板の第２面側に形成した導体パターンの例を示す平面図である。
【図７】図７は従来のマイクロ波装置用パッケージの一例を示す斜視図である。
【図８】図８は同じくそのマイクロ波装置用パッケージの組立図である。
【図９】図９は従来のマイクロ波装置用パッケージの他の例を示す斜視図である。
【図１０】図１０は図９のII−II線における縦断面図である。
【図１１】図１１は同じくそのマイクロ波装置用パッケージの組立図である。
【符号の説明】
１０ セラミック基板、
１１ コプレーナ配線路、
１３ 端子（Ｉ／Ｏポート）、
１４ 薄膜多層配線路、
１５ ＭＭＩＣ（半導体チップ）、
１７，６６ キャップ、
１８ 半導体チップ、
２１ ＶＣＯユニット、
２２ ＴＸユニット、
２５ ＲＸユニット、
２６ アンプユニット、
６１，７１ キャリア、
６２，６３，７２ 誘電体基板、
６４，７４ リード、
６５，７５ｂ，７５ｃ 金属膜。
【発明の属する技術分野】
本発明は、情報通信機器等に使用される高周波マルチチップモジュールに関し、特にギガヘルツ（ＧＨｚ）以上の周波数の信号を取り扱う高周波回路とそれよりも周波数が低い信号を取り扱う低周波回路とが混在するマルチチップモジュールに関する。
【０００２】
【従来の技術】
図７〜図１１は特開昭６２−１７９１３４号公報に記載されたマイクロ波装置用パッケージを示す斜視図である。
【０００３】
図７に斜視図、図８に組立図を示すパッケージは、キャリア６１と、矩形枠状の第１の誘電体基板６２及び第２の誘電体基板６３と、リード６４及びキャップ６６とにより構成されている。第１の誘電体基板６２の上には、内周側縁部から外周側縁部に延在する入出力取出し用金属膜６５が設けられており、リード６４はこの金属膜６５の上に接合されている。キャリア６１の上に第１の誘電体基板６２及び第２の誘電体基板６３を積み重ね、内側にマイクロ波装置（図示せず）を収納して、キャップ６６で密閉するようになっている。
【０００４】
リード６４から入力される信号は、第１の誘電体基板６２の上に構成されるマイクロストリップ配線路、第１の誘電体基板６２と第２の誘電体基板６３との間に金属膜６５を挟む構造のトリプレート配線路を経て、マイクロ波装置に供給される。また、マイクロ波装置から出力される信号は、トリプレート配線路、マイクロストリップ配線路を経てパッケージ外へ取出される。
【０００５】
図９〜図１１は他のマイクロ波装置用パッケージを示す図であり、図９はパッケージの斜視図、図１０は図９のII−II線における縦断面図、図１１は同じくその組立図である。
【０００６】
このマイクロ波装置用パッケージは、キャリア７１と、このキャリア７１上に配置される矩形枠状の誘電体基板７２と、リード７４及びキャップ７６とにより構成される。誘電体基板７２の上面側には、基板７２の縁部に沿って枠状に形成されたキャップ取付け用金属膜７５ａと、このキャップ取付け用金属膜７５ａの内側及び外側にそれぞれ配置された入出力用取出し金属膜７５ｂ，７５ｃとが設けられている。また、誘電体基板７２の下面側には、図１０に示すように、コプレーナ配線路７５ｄが形成されている。キャップ取付け用金属膜７５ａの内側及び外側にそれぞれ形成された金属膜７５ｂ，７５ｃは、スルーホール７２ａ及びコプレーナ配線路７５ｄを介して相互に電気的に接続されている。
【０００７】
また、リード７４は誘電体基板７２の上に形成された金属膜７５ｃの上に接合されている。マイクロ波装置は誘電体基板７２の内側に配置され、キャップ７６が誘電体基板７２上に接合される。これにより、マイクロ波装置は、誘電体基板７２とキャップ７６とにより形成される空間内に密封される。また、キャリア７１には凹部７１ａが設けられており、コプレーナ配線路７５ｄがキャリア７１に接触しないようになっている。
【０００８】
マイクロ波信号は、リード７４から外側金属膜７５ｃ、コプレーナ配線路７５ｄ及び内側金属膜７５ｂを介してマイクロ波装置に入力され、マイクロ波装置から出力された信号は、内側金属配線７５ｂ、コプレーナ配線路７５ｄ及び外側金属配線７５ｃを介してリード７４に伝達される。
【０００９】
これらの図７，図８及び図９〜図１１に示すマイクロ波装置用パッケージは、いずれも１つのパッケージに１つの半導体チップを搭載するシングルチップパッケージである。
【００１０】
一方、高密度の実装を可能にする技術としては、１枚の基板上に複数の半導体ベアチップを実装するマルチチップモジュールといわれる技術が知られている。従来、マルチチップモジュールは、比較的低周波のデバイスを実装するために使用されている。
【００１１】
マルチチップモジュールには、ＭＣＭ−Ｄ、ＭＣＭ−Ｃ及びＭＣＭ−Ｌといわれる３つの形態がある。ＭＣＭ−Ｄは、セラミック板又はシリコンウェハ等のソリッド基板の上に、樹脂薄膜（絶縁層）と金属薄膜（配線層）とを交互に複数層ずつ積層して多層配線路を形成し、その上に半導体チップを実装するものである。ＭＣＭ−Ｃは、多層セラミック基板の上にベアチップを実装するものであり、ＭＣＭ−Ｌは、微細配線を有するプリント板の上にベアチップを実装するものである。
【００１２】
【発明が解決しようとする課題】
しかし、従来のマルチチップモジュールの技術はいずれも比較的低い周波数の信号を取り扱う装置に適用されるものであり、ミリ波帯（約３０ＧＨｚ以上）の信号を取り扱う装置にそのまま適用することはできない。ミリ波帯を扱うマルチチップモジュールには、以下の５つの特性が必要とされる。
【００１３】
▲１▼高周波信号の挿入損失が小さいこと、
▲２▼Ｉ／Ｏポート（端子）部での反射損失が小さいこと、
▲３▼グランド遷移がないこと、
▲４▼気密封止構造であること、（ミリ波デバイスは、一般にパッシベーション膜が薄く耐環境性に劣るので、気密封止構造であることが必要）
▲５▼配線収容能に優れること。
【００１４】
図７，図８及び図９〜図１１に示す高周波パッケージ構造では、基本的に配線を立体的に構成できないので、上記の▲５▼の配線収容能に問題がある。
【００１５】
マルチチップモジュールは、配線収容能は高いが、従来の構造では、上記の▲１▼〜▲４▼の特性を同時に満足させることはできない。すなわち、ＭＣＭ−Ｄでは、薄膜樹脂材料の高い誘電損失と吸湿性（水分が樹脂を透過して気密性が損なわれる）とのために、上記の▲１▼及び▲４▼の特性を満足することができない。ＭＣＭ−Ｌにおいても、プリント板材料として樹脂を使用するので、ＭＣＭ−Ｄと同様に▲１▼及び▲４▼の特性を満足することができない。また、ＭＣＭ−Ｃでは、１層当たり２００μｍ以上の厚さの絶縁層が少なくとも３層は必要となり、基板の厚さが取扱う信号の実効波長とほぼ同じとなる。このため、上記の▲２▼の特性を満足することができず、共振が発生する等の問題がある。更に、ＭＣＭ−Ｃの内層配線は、ストリップライン構造をとるのが普通であるが、ストリップライン構造では上記の▲３▼の特性を満足することが困難である。
【００１６】
以上から本発明の目的は、高周波信号の挿入損失及びＩ／Ｏポート部での反射損失が小さく、且つグランド遷移がなく、また気密封止構造であり、更に配線収容能に優れた高周波マルチチップモジュールを提供することである。
【００１７】
【課題を解決するための手段】
上記した課題は、基板と、前記基板の第１面側に形成されたコプレーナ配線路と、前記基板の第２面側に形成された多層配線路と、前記基板に設けられて前記コプレーナ配線路の一部と前記多層配線路の一部とを電気的に接続する気密ビアと、前記コプレーナ配線路に接合された複数の半導体チップと、前記基板の前記第１面側に接合されて前記複数の半導体チップを気密封止するキャップと、信号が通る信号線と該信号線から離隔した接地パターンとから構成されるマイクロストリップ配線路とを有し、前記マイクロストリップ配線路の前記信号線が前記基板の前記第２面側に配置され、前記接地パターンが前記コプレーナ配線路の接地パターンと共通であることを特徴とする高周波マルチチップモジュールにより解決する。
【００１８】
本発明においては、基板の第１面側にコプレーナ配線路が配置され、半導体チップは該コプレーナ配線路に接合されて、キャップにより気密封止されている。ギガヘルツ（ＧＨｚ）帯の高周波信号は、前記コプレーナ配線路を介して前記半導体チップに入出力される。一方、基板の第２面側には、例えば樹脂薄膜（絶縁層）と金属薄膜（配線層）とを積層してなる多層配線路が配置されている。この多層配線路は、比較的周波数が低い信号が通る配線や、駆動用直流電圧を供給するための配線を有する。
【００１９】
このように、本発明においては、基板の一方の面側に高周波信号が通るコプレーナ配線路を配置し、他方の面側に比較的周波数が低い信号用配線及び直流電圧用配線を有する多層配線路を配置しているので、配線収容能が高く、かつ、高周波信号の挿入損失が小さい。第２面側の多層配線路に、比較的低い周波数で動作する半導体デバイスを接合してもよい。そのような半導体デバイスは、一般的に気密封止を必要としない。
【００２０】
また、マイクロストリップ配線路を形成する場合、該マイクロストリップ配線の信号線を第２面側に配置し、接地パターンを第１面側のコプレーナ配線路の接地パターンと共通にする。これにより、マイクロストリップ配線路のグランド遷移が防止される。更に、基板にビアを設け、該ビアを介して基板の第１面側の配線路と第２面側の配線路との間で信号を伝達する場合、基板の厚さｔを下記数式２で示す不等式を満足するように設定する。これにより、ビアでの共振が回避され、反射損失を小さくすることができる。
【００２１】
【数２】
但し、上記数式２において、ｆは高周波信号の周波数、εは基板材料の比誘電率、ｃは光の速度である。
【００２３】
本発明の高周波マルチチップモジュールをレーダ装置等に適用する場合、端子をパッチアンテナとして使用することができる。これにより、部品点数を削減することができる。
【００２４】
多層配線路の絶縁材料としては、ポリイミドやベンゾサイクロブテン等を使用することができる。また、基板材料としては、酸化アルミニウム（アルミナ）及び窒化アルミニウム等を主成分とするセラミックを使用することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２６】
図１は本発明の実施の形態の高周波マルチチップモジュールを示す断面図、図２は同じくそのマルチチップモジュールの基板１０の一部を示す模式的断面図である。
【００２７】
基板１０はアルミナ又は窒化アルミニウム等のセラミックにより形成されている。基板１０の厚さｔは、取り扱う信号の周波数に応じて前記数式２で示す不等式を満足するように設定されており、例えば７７ＧＨｚの信号を取り扱う場合、セラミックの比誘電率εを９．９とすると、基板１０の厚さは約０．３１ｍｍ以下とすることが必要である。
【００２８】
この基板１０の一方の面（図では上面：以下、第１面という）側には高周波信号を伝送するためのコプレーナ配線路１１が形成され、他方の面（図では下面：以下、第２面という）側には高周波信号、その他の信号及び電源電圧が入出力される端子（Ｉ／Ｏポート）１３と、低周波信号を伝達したり直流電圧を供給するための配線が設けられた薄膜多層配線路１４が配置されている。
【００２９】
基板１０の第１面側のコプレーナ配線路１１には、複数個のモノリシックマイクロウェーブ集積回路（monolithic microwave integrated circuit ）のベア半導体チップ（以下、「ＭＭＩＣ」という）１５がバンプ１６を介して機械的及び電気的に接続されている。また、基板１０の第１面側には金属キャップ１７が接合されている。ＭＭＩＣ１５は、このキャップ１７と基板１０とにより形成される空間内に配置されている。この空間内は、キャップ１７と基板１０とにより気密性が保持される。
【００３０】
一方、基板１０の第２面側に形成された薄膜多層配線路１４は、配線層とポリイミド又はベンゾサイクロブテン等の樹脂からなる絶縁層とを交互に積層した構造を有する。この薄膜多層配線路１４には比較的周波数が低い信号の処理を行う半導体チップ（半導体デバイス）１８が接合される。
【００３１】
樹脂の誘電材料は、一般的に吸湿性が高いので、気密封止すべき部分に使用すると水分が樹脂内を透過し、気密性が損なわれる。従って、基板材料や気密部分には樹脂を使用することは好ましくない。しかし、ポリイミドやベンゾサイクロブテン等の樹脂は数十μｍと薄い膜を均一に形成することができるため、薄膜多層配線路１４の形成には適しており、配線収容能を上げることができる。
【００３２】
基板１０の第１面側のコプレーナ配線路１１は、図２に示すように、ギガヘルツ（ＧＨｚ）帯の高周波信号を伝達する信号線４ａと、信号線４ａを囲む接地パターン４ｂとにより構成される。また、基板１０の第２面側には、高周波信号が入出力される端子（Ｉ／Ｏポート）１３と、比較的低い周波数（メガヘルツ（ＭＨｚ）帯）の信号が通る信号線６ａが形成されている。この信号線６ａは、第１面側の接地パターン４ｂとともにマイクロストリップ配線路を構成する。すなわち、本実施の形態においては、コプレーナ配線路の接地パターンと、マイクロストリップ配線路の接地パターンとが共通になっている。
【００３３】
更に、基板１０には、第１面側から第２面側に挿通する孔内に導電材料を埋め込んでなる気密ビア５が形成されている。この気密ビア５により、第１面側の信号線４ａと第２面側の端子１３との間や、第１面側の接地パターン４ｂと第２面側の接地線（図示せず）などとの間が電気的に接続されている。
【００３４】
図３はミリ波レーダユニットの回路構成を示すブロック図である。レーダーユニットの送信側は、ＶＣＯ（voltage controlled oscillator ：電圧制御発振回路）モジュール２１と、逓倍器（ＤＢＬ）及びアンプ（ＡＭＰ）からなるＴＸモジュール２２とにより構成される。ＶＣＯモジュール２１にはＦＭ−ＣＷ用の三角波変調信号を印加する。ＶＣＯモジュール２１は３０ＧＨｚの信号を出力し、逓倍器（ＤＢＬ）はＶＣＯモジュール２１から出力された信号を基に、６０ＧＨｚの信号を生成して出力する。この信号は、送信導波管端のアンテナ２４を介して外部に放出される。
【００３５】
受信側は、アンプモジュール（ＡＭＰ）２６と、アンプ（ＡＭＰ）及び混合器（ＭＩＸ）からなるＲＸモジュール２５とにより構成され、受信導波管端のアンテナを介して６０ＧＨｚの信号を受信し、増幅及び周波数変換して中間周波信号（ＩＦ）を出力する。混合器（ＭＩＸ）には送信信号の一部を方向性結合器によりローカル信号として導く。受信側初段のアンプ２６は、スイッチングによる簡易ヘテロダイン方式により変換雑音の低減を図り、レーダシステムとして良好なＳ／Ｎ比を実現している。
【００３６】
このミリ波レーダーユニットでは、ＶＣＯモジュール２１をＧａＡｓＦＥＴを集積した集積回路にて構成し、ＴＸモジュール２２、アンプモジュール２６及びＲＸモジュール２５はいずれもＭＭＩＣ（ＨＥＭＴ：High Electron Mobility Transistor ）にて構成している。
【００３７】
このミリ波レーダユニットを本実施の形態のマルチチップモジュールにより実現する場合、ＴＸモジュール２２、アンプモジュール２６、ＲＸモジュール２５及び高周波用配線（コプレーナ配線）を基板１０の第１面側に配置し、ＶＣＯモジュール２１、低周波配線及び電源供給用配線等を基板１０の第２面側に配置する。一般的に、ミリ波レーダユニット等の高周波アナログ回路では、取り扱いの困難な高周波信号用パスはごく一部であり、大部分は中間周波信号（メガヘルツ（ＭＨｚ）帯の信号）用パス又はそれよりも周波数が低い低周波信号用パスである。本実施の形態においては、高周波アナログ回路を構成するＭＭＩＣ及び配線（コプレーナ配線）のみを基板１０の第１面側に配置する。
【００３８】
また、アンテナは、いわゆるパッチアンテナとして実現することができる。すなわち、送信導波管端又は受信導波管端に接続される端子（Ｉ／Ｏポート）１３のサイズを送信又は受信する信号の波長の１／２とすることにより、端子１３自体をアンテナとして使用することができる。
【００３９】
本実施の形態においては、上述の如く、ギガヘルツ（ＧＨｚ）帯の高周波信号を伝達するコプレーナ配線路１１を基板１０の第１面側に形成し、このコプレーナ配線路１１にＭＭＩＣ１５を接合する。また、セラミック基板１０の第１面側にキャップ１７を接合して、ＭＭＩＣ１５を密閉する。これにより、高周波信号の挿入損失が抑制される。また、基板１０の厚さが前記数式２に示す不等式に応じて設定されているので、Ｉ／Ｏポート部での反射損失が小さい。更に、コプレーナ配線路の接地パターンとマイクロストリップ配線路の接地パターンとを共通としているので、グランド遷移がない。更にまた、直流電圧及び低周波信号を伝達する配線を多層配線構造としているので、配線収容能にも優れている。更にまた、端子（Ｉ／Ｏポート）１３をパッチアンテナとして使用するので、アンテナを別に用意する必要がなく、部品点数を低減することができる。
【００４０】
図４は本実施の形態の高周波マルチチップモジュールの製造方法を示すフローチャートである。
【００４１】
まず、気密ビア５を有するセラミック基板１０を用意する（ステップＳ１）。そして、このセラミック基板１０の第１面側に高周波用コプレーナ配線路を形成する（ステップＳ２）。コプレーナ配線路の例を図５に示す。この図５において、ハッチングした部分が導体パターン（金属膜）である。
【００４２】
次に、セラミック基板１０の第２面側に、低周波用配線及び引出用マイクロストリップ配線路を形成する（ステップＳ３）。図６に、セラミック基板の第２面側に形成した導体パターンの例を示す。その後、第２面に樹脂薄膜を塗布形成し、該樹脂薄膜をパターニングしてビアホールを形成する。そして、このビアホール内に導電材料を埋め込んでビアを形成する。その後、樹脂薄膜の上に導電膜を形成し、該導電膜をパターニングして配線を形成する（ステップＳ４）。ステップＳ３及びＳ４は必要回数だけ、すなわち、信号を伝達する配線の層数だけ繰り返す。
【００４３】
一般に、樹脂の誘電体材料は、酸化アルミニウム及び窒化アルミニウム等のセラミックと比較して、誘電損失が大きく、且つ伝送配線路の損失が大きくなるので、高周波基板用の絶縁材料には適さない。しかし、樹脂の誘電体材料では、数十μｍの薄膜を均一に形成できるので、薄膜回路の形成には適し、且つ配線収容能には優れている。
【００４４】
次に、樹脂薄膜上に電源供給用直流（ＤＣ）配線路を形成する（ステップＳ５）。そして、更にその上に電源供給用直流配線路を形成する場合は、ステップＳ４に戻って、樹脂薄膜を塗布し、該樹脂薄膜をパターニングしてビアホールを形成する。そして、ビアホール内に導電材料を埋め込んでビアを形成する。ステップＳ５及びＳ４も必要回数だけ、すなわち、電源供給用直流配線の必要層数だけ繰り返す。
【００４５】
次いで、セラミック基板１０の第１面に複数個のＭＭＩＣ１５を実装する（ステップＳ６）。そして、セラミック基板１０の上にキャップ１７を接合して、ＭＭＩＣ１５をキャップ１７の内側に気密的に封止する（ステップＳ７）。これにより、本実施の形態の高周波マルチチップモジュールが完成する。
【００４６】
以下、本実施の形態の高周波マルチチップモジュールを実際に製造して、利得特性を表示した結果について、比較例と比較して説明する。
【００４７】
（実施例）
まず、基板として、ビアを有し、１辺が１０ｍｍの正方形で厚さが０．２ｍｍのアルミナ基板を用意した。アルミナの純度は９９．６％、比誘電率は９．９、１ＭＨｚにおける誘電損失は２×１０-4であった。また、ビアには、タングステン埋め込みビアを用いて、ビア部分における気密性を確保した。
【００４８】
次に、アルミナ基板の第１面側にコプレーナ配線路を形成した。コプレーナ配線路は、基板の第１面上に厚さが０．１μｍのチタン（Ｔｉ）膜、厚さが０．１μｍのパラジウム（Ｐｄ）膜、及び厚さが３μｍの金（Ａｕ）膜を順次形成し、これらの膜をフォトリソグラフィによりパターニングすることにより形成した。コプレーナ配線路のインピーダンスは５０Ωであった。
【００４９】
次に、アルミナ基板の第２面側に、低周波及び中間周波回路用として、幅が１９０μｍ、厚さが３．２μｍのマイクロストリップ配線路の信号線を形成した。マイクロストリップ配線路は、基板の表面上に厚さが０．１μｍの第１のクロム（Ｃｒ）膜、厚さが３μｍの銅（Ｃｕ）膜、及び厚さが０．１μｍの第２のクロム（Ｃｒ）膜を順次形成し、これらの膜をフォトリソグラフィによりパターニングすることにより形成した。このマイクロストリップ配線路３６の接地パターンはコプレーナ配線路の接地パターンと共通とした。マイクロストリップ配線路のインピーダンスは５０Ωであった。
【００５０】
次に、アルミナ基板の第２面側に感光性ポリイミドをスピンコーティングし、マイクロストリップ配線路を感光性ポリイミドで被覆した。その後、プリベークした後に、所定の配線パターンを有するフォトマスクを介して感光性ポリイミドに紫外線を露光した。その後、現像処理を施し、更にハードベークして、層間ビア部と、高周波引出線部に孔を有するポリイミド膜を作製した。このポリイミド膜の膜厚は２０μｍ、比誘電率は３．５であり、１ＭＨｚにおける誘電損失は０．１であった。
【００５１】
次いで、ポリイミド膜の上に、電源回路用として幅が２００μｍ、厚さが３．２μｍの配線を形成した。この配線は、厚さが０．１μｍのＣｒ（クロム）膜、厚さが３μｍのＣｕ（銅）膜、厚さが１μｍのＮｉ（ニッケル）膜、及び厚さが０．５μｍのＡｕ（金）膜の４層構造を有する。これにより、回路基板が完成した。
【００５２】
この回路基板の第１面側に、周波数７７ＧＨｚで動作するアナログアンプのＭＭＩＣベアチップを２個搭載した。ＭＭＩＣベアチップは、厚さが３００μｍ、外形が２ｍｍ×３ｍｍであり、フェイス面（片面）に直径が５０μｍ、高さが２０μｍの円柱状金バンプを形成してある。これらのベアチップを、アルミナ基板上に２個直列に実装した。基板と前記ベアチップとの接合には、渋谷工業社製のフリップチップボンダ（商品名）を使用した。なお、接合時の温度は、４００℃、接合時間は３秒とした。
【００５３】
一方、封止用キャップとして、８×８×１ｍｍのコバール板に、７×７×０．５ｍｍの凹部を設けたものを用意した。そして、このキャップの凹部が形成された面を基板側に向け、金スズはんだを用いて、窒素雰囲気中で３２０℃の温度で基板上に接合し、ＭＭＩＣチップを封止した。
【００５４】
このようにして作製した本発明の実施例の高周波マルチチップモジュールの利得特性及び気密性を調べた。なお、予備調査の段階で、ＭＭＩＣの７７ＧＨｚでの利得特性を調べたところ、単独で１０ｄＢの利得特性が得られた。
【００５５】
実施例の高周波マルチチップモジュールの利得特性を評価したところ、ＭＭＩＣを２個直列したときの利得特性は１８ｄＢであり、反射損失は−１５ｄＢであった。また、Ｈｅ（ヘリウム）によるファインリーク試験を行なった結果、リークは５×１０-8 atm cc/秒の検出限界以下であり、十分な気密性を有することが確認できた。
【００５６】
（比較例）
比較例として、全ての配線を一方の面側に薄膜多層配線で形成した基板を作製し、この基板上にＭＭＩＣを搭載した。使用した基板はアルミナ単板であり、薄膜配線層は、基板側から電源層、低周波信号伝送用配線層、グランド層、高周波信号伝送用配線層の順に積層した。各配線層間にはいずれも厚さが２０μｍの絶縁層が介在する。また、低周波信号伝送用配線層と高周波信号伝送用配線層とは、グランド層を共通とするマイクロストリップ構造とし、配線幅は４５μｍとした。
【００５７】
ＭＭＩＣの封止にはコバール製のキャップを使用し、該キャップを金スズはんだでポリイミド層上にはんだ付けした。高周波信号の取出しは、キャップの内側と外側にそれぞれ高周波信号伝送用配線を形成し、これらの配線をビア及び低周波信号伝送用配線層の配線を介して電気的に接続することにより行った。
【００５８】
そして、上記の実施例と同様に、基板上に周波数７７ＧＨｚで動作するアナログアンプのＭＭＩＣベアチップを２個搭載した。
【００５９】
比較例のマルチチップモジュールの利得特性を評価したところ、ＭＭＩＣを２個直列接続したときの利得特性は１２ｄＢであり、反射損失は−１０ｄＢであった。また、Ｈｅによるファインリーク試験を行った結果、Ｈｅリークは１×１０-6 atm cc/秒であり、十分な気密性を確保することができなかった。
【００６０】
上述した実施例及び比較例の評価結果より、実施例では、比較例と比較して周波数７７ＧＨｚでの利得特性が６ｄＢ、反射損失が５ｄＢ改善できた。
【００６１】
【発明の効果】
上述したように、本発明によれば、基板の第１面側にコプレーナ配線路が配置され、このコプレーナ配線路の上に半導体チップが接合されてキャップにより気密封止され、基板の第２面側には多層配線路が配置されているので、半導体チップの収納された空間の気密性が確保されるとともに、配線収納能が高く、高周波信号の挿入損失が小さい。また、マイクロストリップ配線路の信号線を第２面側に配置し、該マイクロストリップ配線路の接地パターンを前記コプレーナ配線路の接地パターンと共通とすることにより、グランド遷移が回避される。更にまた、基板の厚さを前記半導体チップに入出力される信号に応じた厚さ以下に設定することにより、ビアでの共振の発生が回避される。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態の高周波マルチチップモジュールを示す断面図である。
【図２】図２は同じくそのマルチチップモジュールの基板の一部を示す模式的断面図である。
【図３】図３はミリ波レーダユニットの回路構成を示すブロック図である。
【図４】図４は本発明の実施の形態の高周波マルチチップモジュールの製造方法を示すフローチャートである。
【図５】図５はセラミック基板の第１面側に形成したコプレーナ配線路の例を示す平面図である。
【図６】図６はセラミック基板の第２面側に形成した導体パターンの例を示す平面図である。
【図７】図７は従来のマイクロ波装置用パッケージの一例を示す斜視図である。
【図８】図８は同じくそのマイクロ波装置用パッケージの組立図である。
【図９】図９は従来のマイクロ波装置用パッケージの他の例を示す斜視図である。
【図１０】図１０は図９のII−II線における縦断面図である。
【図１１】図１１は同じくそのマイクロ波装置用パッケージの組立図である。
【符号の説明】
１０ セラミック基板、
１１ コプレーナ配線路、
１３ 端子（Ｉ／Ｏポート）、
１４ 薄膜多層配線路、
１５ ＭＭＩＣ（半導体チップ）、
１７，６６ キャップ、
１８ 半導体チップ、
２１ ＶＣＯユニット、
２２ ＴＸユニット、
２５ ＲＸユニット、
２６ アンプユニット、
６１，７１ キャリア、
６２，６３，７２ 誘電体基板、
６４，７４ リード、
６５，７５ｂ，７５ｃ 金属膜。
Claims (2)
- 基板と、
前記基板の第１面側に形成されたコプレーナ配線路と、
前記基板の第２面側に形成された多層配線路と、
前記基板に設けられて前記コプレーナ配線路の一部と前記多層配線路の一部とを電気的に接続する気密ビアと、
前記コプレーナ配線路に接合された複数の半導体チップと、
前記基板の前記第１面側に接合されて前記複数の半導体チップを気密封止するキャップと、
信号が通る信号線と該信号線から離隔した接地パターンとから構成されるマイクロストリップ配線路とを有し、
前記マイクロストリップ配線路の前記信号線が前記基板の前記第２面側に配置され、前記接地パターンが前記コプレーナ配線路の接地パターンと共通であることを特徴とする高周波マルチチップモジュール。 - 基板と、
前記基板の第１面側に形成されたコプレーナ配線路と、
前記基板の第２面側に形成された多層配線路と、
前記基板に設けられて前記コプレーナ配線路の一部と前記多層配線路の一部とを電気的に接続する気密ビアと、
前記コプレーナ配線路に接合された複数の半導体チップと、
前記基板の前記第１面側に接合されて前記複数の半導体チップを気密封止するキャップと、
信号が通る信号線と該信号線から離隔した接地パターンとから構成されるマイクロストリップ配線路とを有し、
前記基板の前記第２面側に、前記ビアを介して前記半導体チップと電気的に接続される端子を有し、かつ、前記コプレーナ配線路を通る信号のうち最も周波数が高い信号の周波数をｆ、基板材料の比誘電率をε、光の速度をｃとしたときに、前記基板の厚さｔが、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37106098A JP3992862B2 (ja) | 1998-12-25 | 1998-12-25 | 高周波マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP37106098A JP3992862B2 (ja) | 1998-12-25 | 1998-12-25 | 高周波マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195988A JP2000195988A (ja) | 2000-07-14 |
| JP3992862B2 true JP3992862B2 (ja) | 2007-10-17 |
Family
ID=18498073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37106098A Expired - Fee Related JP3992862B2 (ja) | 1998-12-25 | 1998-12-25 | 高周波マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3992862B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755832B1 (ko) * | 2001-10-18 | 2007-09-07 | 엘지전자 주식회사 | 모듈 패키지 및 모듈 패키징 방법 |
| JP6173611B1 (ja) | 2016-04-27 | 2017-08-02 | 三菱電機株式会社 | 高周波回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2616698B2 (ja) * | 1994-05-13 | 1997-06-04 | 日本電気株式会社 | 複合高周波回路モジュール |
-
1998
- 1998-12-25 JP JP37106098A patent/JP3992862B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000195988A (ja) | 2000-07-14 |
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