JPS60178562A - デ−タ転送方法 - Google Patents
デ−タ転送方法Info
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- JPS60178562A JPS60178562A JP59033374A JP3337484A JPS60178562A JP S60178562 A JPS60178562 A JP S60178562A JP 59033374 A JP59033374 A JP 59033374A JP 3337484 A JP3337484 A JP 3337484A JP S60178562 A JPS60178562 A JP S60178562A
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- JP
- Japan
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- row
- memory
- memory cell
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 10
- 230000015654 memory Effects 0.000 claims abstract description 47
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業」二”の利用分野］
本発明は、同一のメモリあるいは異なったメモリ間にお
けるデータの転送方法に関する。
けるデータの転送方法に関する。
ＣＰＵ （中央処理装置）を搭載した電子機器では、Ｃ
ＰＵあるいはＤＭＡＣ（ダイレクトメモリーｒクセスコ
ントＤ−ラ）を用い−Ｃメモリを制御し、必要なデータ
の読み出しや書き込みを行っている。
ＰＵあるいはＤＭＡＣ（ダイレクトメモリーｒクセスコ
ントＤ−ラ）を用い−Ｃメモリを制御し、必要なデータ
の読み出しや書き込みを行っている。
第１図は、ＣＰｔＪＩＩがメモリ１２を直接制御する場
合の回路構成を示したものである。データの書き込みを
行う場合、ｃｐｕｌｔは制御ライン１３を書き込み状態
とし、アドレスバス１４を用いで書き込みを行うアドレ
スを指定する。そしてデータバス１５を用いて、ＣＰＵ
ＩＩからメモリ１２ヘデータの転送を行う。第２図は、
Ｄ ＭＡＣ１６がメモリの制御を行う場合を表わしたも
のである。この場合には、ＣＰ ＩＪの負担が軽減され
るという利点がある。
合の回路構成を示したものである。データの書き込みを
行う場合、ｃｐｕｌｔは制御ライン１３を書き込み状態
とし、アドレスバス１４を用いで書き込みを行うアドレ
スを指定する。そしてデータバス１５を用いて、ＣＰＵ
ＩＩからメモリ１２ヘデータの転送を行う。第２図は、
Ｄ ＭＡＣ１６がメモリの制御を行う場合を表わしたも
のである。この場合には、ＣＰ ＩＪの負担が軽減され
るという利点がある。
第３図は、このようなメモリ制御ンステｌ、におけるメ
モリの構成の概略を表わしたものである。
モリの構成の概略を表わしたものである。
このメモリ１２はｌ ２８Ｘ６４のマトリックスに配列
されたメモリセル２１を備えているとする。
されたメモリセル２１を備えているとする。
行デコーダ２２は、１２８行から１行を選択するために
−に１位７ビツトのアドレスＡ３〜Ａ、を人力するよう
になっている。また８つの列デコーダ２３は８本の列線
のうらからそれぞれ１本を選択するために、下位３ビツ
トのアドレスΔ。〜Ａ２を入力するようになっている。
−に１位７ビツトのアドレスＡ３〜Ａ、を人力するよう
になっている。また８つの列デコーダ２３は８本の列線
のうらからそれぞれ１本を選択するために、下位３ビツ
トのアドレスΔ。〜Ａ２を入力するようになっている。
各列デコーダ２３はそれぞれ１本ずつデータバスＤ。−
Ｄ７ に接続されている。
Ｄ７ に接続されている。
このようなメモリ１２では、メモリセル２１の同一行に
記憶された全データ（前記した１２８×６４のメモリセ
ルでは６４ビツト）を他のメモリ領域に転送する場合、
次のように行っていた。
記憶された全データ（前記した１２８×６４のメモリセ
ルでは６４ビツト）を他のメモリ領域に転送する場合、
次のように行っていた。
（ｉ）まず、データの読み出しを行おうとする行を行デ
コーダ２２で指示する。
コーダ２２で指示する。
（ｉｉ ）’ ｌワードずつ列デコーダ２３で順次指示
をしながら、ワード単位でデータをデータバスに出力す
る。前記したメモリセルではｌワードが８ビツトである
。１列が６４ビツトなので、全データは８回に分割され
てデータバスに送り出されることになる。
をしながら、ワード単位でデータをデータバスに出力す
る。前記したメモリセルではｌワードが８ビツトである
。１列が６４ビツトなので、全データは８回に分割され
てデータバスに送り出されることになる。
（山）転送先のメモリ領域が他のメモリ内に存在する場
合には、データバスに一出力されたデータはｌワードず
つ該当するメモリに書き込まれる。
合には、データバスに一出力されたデータはｌワードず
つ該当するメモリに書き込まれる。
転送先のメモリ領域が同一のメモリ内に存在する場合に
は、データバスに出力されたデータはレジスタに蓄えら
れ、その後、ｌワードずつ該当するメモリ領域に書き込
まれる。
は、データバスに出力されたデータはレジスタに蓄えら
れ、その後、ｌワードずつ該当するメモリ領域に書き込
まれる。
このように従来のデータ転送方法では、転送するデータ
がデータバスの幅よりも大きい場合には、ワード単位で
データの転送を行っていた。このため例えばワードプロ
セッザで文章の移動を行うときのように大債のデータを
メモリ領域間で転送する場合には、この処理に比較的長
い時間を必要とする欠点があった。
がデータバスの幅よりも大きい場合には、ワード単位で
データの転送を行っていた。このため例えばワードプロ
セッザで文章の移動を行うときのように大債のデータを
メモリ領域間で転送する場合には、この処理に比較的長
い時間を必要とする欠点があった。
本発明はこのような事情に鑑み、データの転送を一度に
行うことのできるデータ転送方法を提供することを目的
とする。
行うことのできるデータ転送方法を提供することを目的
とする。
本発明では、メモリセルから出力されるデータを複数の
記憶手段に配分するようにして並列に記憶させ、これら
の記憶手段に記憶されたデータを並列に読み出し、前記
メモリセルあるいはこれと異なったメモリセルにこれら
のデータを同時に書き込むことＬする。これにより、デ
ータバスの幅でデータを時分割的に処理する必要がなく
なり、同一メモリあるいは異なったメモリ間におけるデ
ータの転送速度が高速化する。
記憶手段に配分するようにして並列に記憶させ、これら
の記憶手段に記憶されたデータを並列に読み出し、前記
メモリセルあるいはこれと異なったメモリセルにこれら
のデータを同時に書き込むことＬする。これにより、デ
ータバスの幅でデータを時分割的に処理する必要がなく
なり、同一メモリあるいは異なったメモリ間におけるデ
ータの転送速度が高速化する。
第４図は本発明のデータ転送方法を同一メモリ内におい
て実現するためのメモリ構成の一例を表わしたものであ
る。第３図と同一部分には同一の符号を付しており、そ
れらの説明を適宜省略する。
て実現するためのメモリ構成の一例を表わしたものであ
る。第３図と同一部分には同一の符号を付しており、そ
れらの説明を適宜省略する。
さてメモリセル２１は１２８Ｘ６４のマトリックス構成
となっており、データバスＩ）。−１）、は８ビツトの
データを並列に入出力するようになっている。メモリセ
ル２１と各列デコーダ２３の間には、８ビツト（ｌワー
ド）ずつの列データを書き込んだり読み出したりするた
めのレジスタ３１）＜それぞれ配置されている。
となっており、データバスＩ）。−１）、は８ビツトの
データを並列に入出力するようになっている。メモリセ
ル２１と各列デコーダ２３の間には、８ビツト（ｌワー
ド）ずつの列データを書き込んだり読み出したりするた
めのレジスタ３１）＜それぞれ配置されている。
このようなメモリ１２で、ある行の全データを他の行に
転送する場合には次のような操作を行う。
転送する場合には次のような操作を行う。
（ｉ）まず転送を行おうとする行を行デコーダ２２で指
示する。このとき制御ライン１３を読み出し状態とする
。これにより、指示された行の６４ビツトのデータは、
８ビツトずつ８つのグループに配分され、８つのレジス
タ３１に並列に記憶される。
示する。このとき制御ライン１３を読み出し状態とする
。これにより、指示された行の６４ビツトのデータは、
８ビツトずつ８つのグループに配分され、８つのレジス
タ３１に並列に記憶される。
（ｉｉ ）次に転送先の行を行デコーダ２２で指示し、
制御ライン１３を書き込み状態きする。、これにより、
６４ビツトのデータはメモリセル２１の該当する行に直
ちに古き込まれる。
制御ライン１３を書き込み状態きする。、これにより、
６４ビツトのデータはメモリセル２１の該当する行に直
ちに古き込まれる。
（ｉｉｉ）ｌワードずつデータをデータバスに出方した
り、データの入力を行う場合には、列デニ】−ダ２３を
用いて従来と同様に行う。
り、データの入力を行う場合には、列デニ】−ダ２３を
用いて従来と同様に行う。
以ヒ同−メモリ内におけるデータの転送を説明した。メ
モリ間でデータの転送を１１う場合には、各レジスタ３
１を介してこれらのメモリの人出力を接続しておけばよ
い。
モリ間でデータの転送を１１う場合には、各レジスタ３
１を介してこれらのメモリの人出力を接続しておけばよ
い。
なお以」−説明した実施例では１ワ、−ドを構成する８
ビツトのデータを各レジスタ３１に１ビツトずつ振り分
けて格納したが、ｌワードずつあるいはこれよりも小さ
な単位でデータの格納を行ってもよい。
ビツトのデータを各レジスタ３１に１ビツトずつ振り分
けて格納したが、ｌワードずつあるいはこれよりも小さ
な単位でデータの格納を行ってもよい。
、二〇）ように本発明によＩＬばデータバスの幅ｊす１
θ）データ４１度に転送するこよかできるので、簡易な
一ノンピユータ／スデｌ、４採用した電」″−機器でｉ
）’＋ ＝ｒでｂ、人ｉ且のデータを短時間で処理する
、二とが可能になる１゜ ４ 図面の簡単な、ｔ）３明 第１図はＣＰ Ｌｌかメモリを直接制御する：ノンビュ
ータシステｌ、の概略構成図、第２図はＩ）Ｍ△（：が
メモリを制御ずろニー」ンピュータンステトの概略構成
図、第３図は従来のデータ転送方法’Ｇ’ Ｒｉ’ｅ明
するためのメモリ構成ｌ″Ｘ１、第１１図は本発明の一
実施例ｔ１ｉ３Ｔｈ明するためのメモリ４１が成田であ
る１゜１２・・ メモリ、 １５ ・・データバス、 ２１・ ・メモリセル、 ２２・ 行デニノーダ、 ：（１・ ・レンスク（配係手段）１、出 願 人 富
１セＴｌ ７クス株式会相代 理 人 弁理 １ 山
内 梅 雄第１図 第２図
θ）データ４１度に転送するこよかできるので、簡易な
一ノンピユータ／スデｌ、４採用した電」″−機器でｉ
）’＋ ＝ｒでｂ、人ｉ且のデータを短時間で処理する
、二とが可能になる１゜ ４ 図面の簡単な、ｔ）３明 第１図はＣＰ Ｌｌかメモリを直接制御する：ノンビュ
ータシステｌ、の概略構成図、第２図はＩ）Ｍ△（：が
メモリを制御ずろニー」ンピュータンステトの概略構成
図、第３図は従来のデータ転送方法’Ｇ’ Ｒｉ’ｅ明
するためのメモリ構成ｌ″Ｘ１、第１１図は本発明の一
実施例ｔ１ｉ３Ｔｈ明するためのメモリ４１が成田であ
る１゜１２・・ メモリ、 １５ ・・データバス、 ２１・ ・メモリセル、 ２２・ 行デニノーダ、 ：（１・ ・レンスク（配係手段）１、出 願 人 富
１セＴｌ ７クス株式会相代 理 人 弁理 １ 山
内 梅 雄第１図 第２図
Claims (1)
- データバスの幅よりも大きな幅のデータを並列に出力す
るメモリセルから出力されるそのデータを萌゛記データ
バスの幅あるいはこれよりも小さな幅のデータを記憶す
ることのできる複数の記憶手段に配分するように並列に
記憶させ、これらの記憶手段に記憶されたデータを並列
に読み出し、前記メモリセルあるいはこれと異なったメ
モリセルにこれらのデータを同時に書き込むことを特１
敷とするデータ転送方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033374A JPS60178562A (ja) | 1984-02-25 | 1984-02-25 | デ−タ転送方法 |
| US06/705,001 US4639894A (en) | 1984-02-25 | 1985-02-25 | Data transferring method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033374A JPS60178562A (ja) | 1984-02-25 | 1984-02-25 | デ−タ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178562A true JPS60178562A (ja) | 1985-09-12 |
Family
ID=12384809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033374A Pending JPS60178562A (ja) | 1984-02-25 | 1984-02-25 | デ−タ転送方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4639894A (ja) |
| JP (1) | JPS60178562A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252590A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| JPS62271291A (ja) * | 1986-05-20 | 1987-11-25 | Ascii Corp | メモリ装置 |
| JPH0243645A (ja) * | 1988-08-04 | 1990-02-14 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
| JPH0336645A (ja) * | 1989-06-26 | 1991-02-18 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
| JPH10508715A (ja) * | 1994-11-03 | 1998-08-25 | パラメトリック テクノロジー コーポレーション | コンピューターグラフィック模型化システム |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270981A (en) * | 1985-07-30 | 1993-12-14 | Kabushiki Kaisha Toshiba | Field memory device functioning as a variable stage shift register with gated feedback from its output to its input |
| JPS62278651A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | 部分書込制御装置 |
| JPS63244393A (ja) * | 1987-03-30 | 1988-10-11 | Nec Corp | 並列入出力回路を有する記憶装置 |
| US5195056A (en) * | 1987-05-21 | 1993-03-16 | Texas Instruments, Incorporated | Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits |
| NL8802125A (nl) * | 1988-08-29 | 1990-03-16 | Philips Nv | Geintegreerde geheugenschakeling met parallelle en seriele in- en uitgang. |
| US5146577A (en) * | 1989-04-10 | 1992-09-08 | Motorola, Inc. | Serial data circuit with randomly-accessed registers of different bit length |
| US5036489A (en) * | 1990-04-27 | 1991-07-30 | Codex Corp. | Compact expandable folded first-in-first-out queue |
| JPH04188243A (ja) * | 1990-11-21 | 1992-07-06 | Nippon Steel Corp | 記憶装置 |
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371537A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Information processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906461A (en) * | 1974-03-29 | 1975-09-16 | Sperry Rand Corp | Integrated MNOS memory with decoder |
| JPS55150179A (en) * | 1979-05-04 | 1980-11-21 | Fujitsu Ltd | Semiconductor memory unit |
-
1984
- 1984-02-25 JP JP59033374A patent/JPS60178562A/ja active Pending
-
1985
- 1985-02-25 US US06/705,001 patent/US4639894A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371537A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Information processor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252590A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| JPS62271291A (ja) * | 1986-05-20 | 1987-11-25 | Ascii Corp | メモリ装置 |
| JPH0243645A (ja) * | 1988-08-04 | 1990-02-14 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
| JPH0336645A (ja) * | 1989-06-26 | 1991-02-18 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
| JPH10508715A (ja) * | 1994-11-03 | 1998-08-25 | パラメトリック テクノロジー コーポレーション | コンピューターグラフィック模型化システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US4639894A (en) | 1987-01-27 |
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