JP2638567B2 - 多層配線基板 - Google Patents

多層配線基板

Info

Publication number
JP2638567B2
JP2638567B2 JP7141969A JP14196995A JP2638567B2 JP 2638567 B2 JP2638567 B2 JP 2638567B2 JP 7141969 A JP7141969 A JP 7141969A JP 14196995 A JP14196995 A JP 14196995A JP 2638567 B2 JP2638567 B2 JP 2638567B2
Authority
JP
Japan
Prior art keywords
layer
signal
power supply
wiring
ground
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7141969A
Other languages
English (en)
Other versions
JPH08335784A (ja
Inventor
田中　　慎二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7141969A priority Critical patent/JP2638567B2/ja
Priority to FR9607090A priority patent/FR2735324B1/fr
Priority to US08/660,890 priority patent/US5714718A/en
Publication of JPH08335784A publication Critical patent/JPH08335784A/ja
Application granted granted Critical
Publication of JP2638567B2 publication Critical patent/JP2638567B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0256—Electrical insulation details, e.g. around high voltage areas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0262—Arrangements for regulating voltages or for using plural voltages
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0287—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns
    • H05K1/0289—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns having a matrix lay-out, i.e. having selectively interconnectable sets of X-conductors and Y-conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09336—Signal conductors in same plane as power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は情報処理装置や通信装置
等電子機器に用いられる多層配線基板に関する。
【０００２】
【従来の技術】従来、振幅が異なるインターフェース信
号が混在する配線基板の設計において、通常、あるイン
ターフェース信号と対向が許されるのは、グランド接地
層か、またはその振幅に近い電圧の電源層である。この
一例が、特開昭６０−２３３８８１号公報に示されてい
る。この例では、ある信号層４と他の信号層４との間に
電源層またはアース層６が介在している。
【０００３】このため、インターフェース信号と、その
振幅と異なる電圧の電源層を対向させると、カップリン
グが起きてノイズが発生し、クロストークも発生し、誤
動作を招きやすくするためである。よって、あるインタ
ーフェース信号は、その振幅とは異なる電圧の電源層と
の対向は禁止されることになる。結果として、振幅が異
なるインターフェース信号が混在する配線基板の設計で
は、少なくともその信号種類数の信号層数が必要だっ
た。
【０００４】
【発明が解決しようとする課題】上述したように、振幅
が異なるインターフェースが混在する配線基板の設計で
は、その信号種類数の層数を必要としていた。従って、
信号の種類が増加すると、層数が大幅に増加することに
なり、金物量が増加し、層間接続他の故障も高くなる。
【０００５】本発明の目的は、層数を少なくするように
した多層配線基板を提供することにある。
【０００６】本発明の他の目的は、金物量を減少するよ
うにした多層配線基板を提供することにある。
【０００７】本発明の他の目的は、信頼性を向上するよ
うにした多層配線基板を提供することにある。
【０００８】本発明の他の目的は製造工程を簡略化し生
産性を向上するようにした多層配線基板を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明の第１の多層配線
基板は、信号配線領域（以下信号配線エリア）を有する
第１の信号配線層と、電源供給層と、この電源供給層と
前記第１の信号配線層との間に介在し、前記第１の信号
配線層の信号配線エリアに対応する位置に該信号配線エ
リアの大きさと少なくとも同じ大きさの接地層領域（以
下接地層エリア）を有し、残部に信号配線エリアを有す
る第２の信号配線層とを含む。
【００１０】本発明の第２の多層配線基板は、前記第１
の多層配線基板であって、前記第１の信号配線層の前記
信号配線エリアの残部に信号振幅および供給電圧の少な
くとも一方の異なる信号の信号配線エリアを配置したこ
とを特徴とする。
【００１１】本発明の第３の多層配線基板は、前記第２
の配線基板において前記第１の信号配線層の前記残部の
信号配線エリアの信号と前記第２の信号配線層の信号配
線エリアの信号とが電気的に接続されていることを特徴
とする。
【００１２】本発明の第４の多層配線基板は、２層１組
の信号層が接地電位層（以下グランド接地層）および第
１の種類の電源層の少なくとも一つに対抗しており、前
記２層１組の信号層のうち一方の信号層が信号専用層で
あり、前記２層１組の信号層のうち他方の信号層の一部
がグランド接地層と第２の種類の電源層のどちらかであ
ることを特徴とする。
【００１３】本発明の第５の多層配線基板は、２層１組
の信号層のうち、一方の信号層がグランド接地層に対抗
し、電源層に対抗している他方の信号層の一部が接地電
位層領域（以下グランド接地層エリア）であることを特
徴とする。
【００１４】本発明の第６の多層配線基板は、前記第
１，第２または第３の多層配線基板において前記電源供
給層、前記第１の信号配線層および前記第２の信号配線
層の間に絶縁層が介在することを特徴とする。
【００１５】本発明の第７の多層配線基板は、前記第４
または第５の多層配線基板であって前記２層１組の信号
層の間、これら１組の信号層、前記グランド接地層およ
び前記第１の種類の電源層のそれぞれの間に絶縁層が介
在することを特徴とする。
【００１６】本発明の第８の多層配線基板は、前記第７
の多層配線基板における絶縁層が、ガラスエポキシ、ポ
リイミドおよびガラスセラミックの少なくとも１つを材
料とすることを特徴とする。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
【００１８】図１および図２を参照すると、本発明の一
実施例は、カバー層１，トランジスタ・トランジスタ・
論理（Ｔｒａｎｓｉｓｔｅｒ−Ｔｒａｎｓｉｓｔｅｒ
Ｌｏｇｉｃ 以下ＴＴＬ）信号配線にＴＴＬ信号の振幅
である＋３．３Ｖの電源を与える＋３．３Ｖ電源層２、
この＋３．３Ｖ電源層２とカバー層１との間に介在する
絶縁層１１、ＴＴＬ信号配線エリア３１と接地層エリア
３２とに区分けされて配置されている第１の信号Ｓ１層
３、この第１の信号Ｓ１層３と＋３．３Ｖ電源層２との
間に介在する絶縁層１２、第１の信号Ｓ１層３のＴＴＬ
信号配線エリア３１に対応する位置に配置されたＴＴＬ
信号配線エリア４１および第１の信号Ｓ１層３の接地層
エリア３２に対応する位置に配置されたガニング・トラ
ンシーバ・論理（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖ
ｅｒ Ｌｏｇｉｃ 以下ＧＴＬ）信号配線エリア４２を
有する第２の信号Ｓ２層４、この第２の信号Ｓ２層４と
第１の信号Ｓ１層３との間に介在する絶縁層１３、第１
の信号Ｓ１層３の接地層エリア３２と同様な構造を有す
る接地層５、この接地層５と第２の信号Ｓ２層との間に
介在する絶縁層１４、ＧＴＬ信号の振幅に相当する＋
１．２Ｖの電源を供給するための＋１．２Ｖ電源層６、
およびこの＋１．２Ｖ電源層６と接地層５との間に介在
する絶縁層１５を含む。
【００１９】絶縁層１１，１２，１３，１４および１５
の材料としては、ガラスエポキシ、ポリイミドおよびガ
ラスセラミックの少なくとも一つを用いることができ
る。
【００２０】グランド接地層５および接地層エリア３２
には銅箔が用いられる。
【００２１】本発明の実施例における特徴の１つについ
て図３および図４を参照して詳細に説明する。
【００２２】図３を参照すると本発明の実施例における
第２の信号Ｓ２層は、横方向にのみ配線されたＴＴＬ信
号配線エリア４１とＧＴＬ信号配線エリア４２とに分割
されている。
【００２３】図４を参照すると、第１の信号Ｓ１層は、
図３に示された第２の号Ｓ２層におけるＧＴＬ信号配線
エリア４２と少なくとも同じ大きさの銅箔、すなわちＧ
ＴＬ信号配線エリア４２の大きさ以上の大きさの銅箔を
対応する位置に設けた接地層エリア３２を有する。残り
の領域には第２の信号Ｓ２層４のＴＴＬ信号配線方向と
は異なる縦方向の配線がされ、第２の信号Ｓ２層４のＴ
ＴＬ信号配線エリア４１の配線と電気的に接続されて配
線ネットを形成するＴＴＬ信号配線エリア３１が配置さ
れる。なお、ＧＴＬ信号は、これとは異なり第２の信号
Ｓ２層のＧＴＬ信号配線エリア４２のみで配線ネットが
形成されている。本発明の実施例の特徴の１つは、信号
層の信号振幅または電源電圧の異なる複数の信号配線エ
リア４１および４２を１つの層４に有し、本発明の実施
例の他の特徴の１つは、一方のエリア４１がグランド接
地層５に対向し、他方のエリア３１が＋３．３Ｖ電源層
２に対抗しているペアの信号Ｓ１およびＳ２層３および
４の、電源層２に対向している一方の信号Ｓ１層３がグ
ランド接地層エリア３２と信号配線エリア３１とに分割
されていることにある。
【００２４】この結果、信号層と電源層２との間にグラ
ンド接地層５を介在させる必要がなくなる。
【００２５】従って、層数の増加が招くことはない。
【００２６】
【発明の効果】本発明は信号層と電源層との間に、接地
層エリアを有する信号層を備えたため、信号層と電源層
との間に接地層を設ける必要がない。
【００２７】このため、本発明は多層配線基板の層を少
なくすることができる。
【００２８】この結果、本発明は余分な層で生ずる故障
をなくし信頼性を向上させることができる。
【００２９】本発明は、また、金物量を減少させること
ができる。
【００３０】本発明はさらに製造工程数を減らし生産性
を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の特徴を示す分解斜視図であ
る。
【図２】本発明の一実施例を示す断面図である。
【図３】本発明の一実施例のＳ２層を示す平面図であ
る。
【図４】本発明の一実施例のＳ１層を示す平面図であ
る。
【符号の説明】
１ カバー層 ２ ＋３．３Ｖ電源層 ３ 第１の信号Ｓ１層 ４ 第２の信号Ｓ２層 ５ 接地層 ６ ＋１．２Ｖ電源層 １１，１２，１３，１４，１５ 絶縁層 ３１，４１ ＴＴＬ信号配線エリア ３２ 接地層エリア ４２ ＧＴＬ信号配線エリア

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 信号配線領域を有する第１の信号配線層
    と、 電源供給層と、 この電源供給層と前記第１の信号配線層との間に介在
    し、前記第１の信号配線層の信号配線領域に対応する位
    置に該信号配線領域の大きさと少なくとも同じ大きさの
    接地層領域を有し、残部に信号線配線領域を有する第２
    の信号配線層とを含むことを特徴とする多層配線基板。
  2. 【請求項２】 前記第１の信号配線層の前記信号配線領
    域の残部に信号振幅および供給電圧の少なくとも一方の
    異なる信号の信号配線領域を配置したことを特徴とする
    請求項１記載の多層配線基板。
  3. 【請求項３】 ２層１組の信号層が接地電位層および第
    １の種類の電源層の少なくとも１つに対抗しており、 前記２層１組の信号層のうち一方の信号層が信号専用層
    であり、 前記２層１組の信号層のうち他方の信号層の１部が前記
    接地電位層と第２の種類の電源層のどちらかであること
    を特徴とする多層配線基板。
  4. 【請求項４】 ２層１組の信号層のうち、 一方の信号層が接地電位層に対抗し、 電源層に対抗している他方の信号層の一部が接地電位層
    領域であることを特徴とする多層配線基板。
JP7141969A 1995-06-08 1995-06-08 多層配線基板 Expired - Lifetime JP2638567B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7141969A JP2638567B2 (ja) 1995-06-08 1995-06-08 多層配線基板
FR9607090A FR2735324B1 (fr) 1995-06-08 1996-06-07 Carte de cablage stratifiee
US08/660,890 US5714718A (en) 1995-06-08 1996-06-10 Laminate wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7141969A JP2638567B2 (ja) 1995-06-08 1995-06-08 多層配線基板

Publications (2)

Publication Number Publication Date
JPH08335784A JPH08335784A (ja) 1996-12-17
JP2638567B2 true JP2638567B2 (ja) 1997-08-06

Family

ID=15304345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7141969A Expired - Lifetime JP2638567B2 (ja) 1995-06-08 1995-06-08 多層配線基板

Country Status (3)

Country Link
US (1) US5714718A (ja)
JP (1) JP2638567B2 (ja)
FR (1) FR2735324B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3610221B2 (ja) * 1998-01-27 2005-01-12 キヤノン株式会社 多層プリント配線基板
JP3201345B2 (ja) * 1998-05-13 2001-08-20 日本電気株式会社 多層プリント配線板
WO2000005932A1 (fr) * 1998-07-20 2000-02-03 Samsung Electronics Company, Limited Unite radio-electronique
KR100341077B1 (en) * 1998-12-31 2002-09-27 Simm Tech Co Ltd Structure of multi-layered module in pcb
JP3669219B2 (ja) * 1999-08-10 2005-07-06 日本電気株式会社 多層プリント配線板
JP2001160663A (ja) * 1999-12-02 2001-06-12 Nec Corp 回路基板
US6483176B2 (en) 1999-12-22 2002-11-19 Kabushiki Kaisha Toshiba Semiconductor with multilayer wiring structure that offer high speed performance
US7333606B1 (en) * 2000-04-13 2008-02-19 Adc Telecommunications, Inc. Splitter architecture for a telecommunications system
US7257223B2 (en) * 2001-05-10 2007-08-14 Adc Telecommunications, Inc. Splitter assembly for a telecommunications system
US6628525B2 (en) 2001-06-29 2003-09-30 Adc Telecommunications, Inc. Card guide for a telecommunications splitter assembly
US6804352B2 (en) 2001-06-29 2004-10-12 Adc Telecommunications, Inc. High circuit density pots splitter assembly
US6738463B2 (en) 2001-06-29 2004-05-18 Adc Telecommunications, Inc. Splitter assembly with inverted pots and line connectors
US6804353B2 (en) 2001-06-29 2004-10-12 Adc Telecommunications, Inc. Splitter assembly with high density backplane board
US6747216B2 (en) * 2002-02-04 2004-06-08 Intel Corporation Power-ground plane partitioning and via connection to utilize channel/trenches for power delivery
JP4720184B2 (ja) * 2005-01-07 2011-07-13 船井電機株式会社 プリント回路基板及びそれを備えた電子機器
US7934156B2 (en) * 2006-09-06 2011-04-26 Apple Inc. Deletion gestures on a portable multifunction device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1589519A (en) * 1976-11-19 1981-05-13 Solartron Electronic Group Printed circuits
JPS60233881A (ja) * 1984-05-04 1985-11-20 株式会社日立製作所 印刷回路基板
JPH04340795A (ja) * 1991-05-17 1992-11-27 Mitsubishi Electric Corp プリント配線板
US5508938A (en) * 1992-08-13 1996-04-16 Fujitsu Limited Special interconnect layer employing offset trace layout for advanced multi-chip module packages
US5272600A (en) * 1992-09-02 1993-12-21 Microelectronics And Computer Technology Corporation Electrical interconnect device with interwoven power and ground lines and capacitive vias
JP2513443B2 (ja) * 1993-06-11 1996-07-03 インターナショナル・ビジネス・マシーンズ・コーポレイション 多層回路基板組立体

Also Published As

Publication number Publication date
FR2735324B1 (fr) 2000-04-28
JPH08335784A (ja) 1996-12-17
FR2735324A1 (fr) 1996-12-13
US5714718A (en) 1998-02-03

Similar Documents

Publication Publication Date Title
JP2638567B2 (ja) 多層配線基板
EP0353426B1 (en) Semiconductor integrated circuit device comprising conductive layers
EP0617466B1 (en) Improved multi-layer packaging
CN100531511C (zh) 具有改良差分过孔的印刷电路板
KR910000241B1 (ko) 반도체장치
JP2513443B2 (ja) 多層回路基板組立体
CN100505178C (zh) 贯通基板、内插器以及贯通基板的制造方法
KR20090069267A (ko) 프린트 배선판, 프린트 배선판의 제조 방법, 및 전기 기기
JPH1167970A (ja) Ｌｓｉパッケージの配線構造
JP2000269211A (ja) 半導体装置
JP3078763B2 (ja) 集積回路とパッケージの外部端子との間の接続方法
JP2001284488A (ja) 配線基板
JP3328399B2 (ja) 積層コンデンサアレイ
JP2000269612A (ja) 両面フレキシブルプリント配線板
US6495911B1 (en) Scalable high frequency integrated circuit package
JP4125077B2 (ja) ノイズフィルタ
JPH10189593A (ja) 基準平面金属化層を有する集積回路電気装置
JPH0590427A (ja) 半導体集積回路装置
JP2681425B2 (ja) 半導体集積回路装置
CN114968868B (zh) 数据传输模组及移动终端
TWI245390B (en) Circuit layout structure
KR20080086042A (ko) 커플링 노이즈가 감소된 반도체 칩 패키지
JPH0728133B2 (ja) 回路基板
EP0848424A2 (en) Improved wiring structure for high performance chips
JPH04142795A (ja) 多層配線基板

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970318

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080425

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090425

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100425

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110425

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120425

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120425

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130425

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130425

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140425

Year of fee payment: 17

EXPY Cancellation because of completion of term