JP2635229B2 - 高速故障プロセッサ - Google Patents
高速故障プロセッサInfo
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- JP2635229B2 JP2635229B2 JP3051752A JP5175291A JP2635229B2 JP 2635229 B2 JP2635229 B2 JP 2635229B2 JP 3051752 A JP3051752 A JP 3051752A JP 5175291 A JP5175291 A JP 5175291A JP 2635229 B2 JP2635229 B2 JP 2635229B2
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- Japan
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- failure
- memory
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- memories
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
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- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【0001】
【発明の分野】本発明は故障プロセッサに関する。
【0002】
【背景技術】高速パターン発生器によって自動試験装置
で使用される種々のパターンを発生し、そのパターン発
生器が複数のローカル発生器回路に送られるアドレス・
シーケンスを発生することは周知である。各ローカル発
生器回路は、高速ローカル・メモリ、多数のタイミング
発生器、それに対応する多数の補間器、高速フォーマッ
タ、及び高速故障プロセッサを含んでいる。そのうち
で、タイミング発生器と補間器はインタリーブ態様で動
作し、1つのタイミング発生器/補間器の組がすべての
偶数サイクル情報を受信及び発生し、他の組がすべての
奇数サイクル情報を受信及び発生する。
で使用される種々のパターンを発生し、そのパターン発
生器が複数のローカル発生器回路に送られるアドレス・
シーケンスを発生することは周知である。各ローカル発
生器回路は、高速ローカル・メモリ、多数のタイミング
発生器、それに対応する多数の補間器、高速フォーマッ
タ、及び高速故障プロセッサを含んでいる。そのうち
で、タイミング発生器と補間器はインタリーブ態様で動
作し、1つのタイミング発生器/補間器の組がすべての
偶数サイクル情報を受信及び発生し、他の組がすべての
奇数サイクル情報を受信及び発生する。
【0003】
【発明の概要】本発明によれば、1つのノードからの試
験データを受信しその試験データに基づいて故障データ
を発生する故障プロセッサと、各メモリがある故障デー
タを受信及び記憶する複数の故障メモリと、故障データ
が複数の故障メモリにどのような順序で記憶されている
かを示すシーケンス情報を記憶するシーケンス・メモリ
とを設け、試験中の回路のノードから受信した故障情報
を処理する装置が提供される。
験データを受信しその試験データに基づいて故障データ
を発生する故障プロセッサと、各メモリがある故障デー
タを受信及び記憶する複数の故障メモリと、故障データ
が複数の故障メモリにどのような順序で記憶されている
かを示すシーケンス情報を記憶するシーケンス・メモリ
とを設け、試験中の回路のノードから受信した故障情報
を処理する装置が提供される。
【0004】
【実施例】図面は本発明の好適実施例を示し、その構成
及び動作を以下に説明する。
及び動作を以下に説明する。
【0005】まず構成について説明する。図1におい
て、試験システム10はパターン発生器回路12、分配
回路14、複数のローカル(局部)発生器回路16を含
む。それぞれの局部発生器回路は試験中の回路(CU
T)22に対する信号をノード20に与える。
て、試験システム10はパターン発生器回路12、分配
回路14、複数のローカル(局部)発生器回路16を含
む。それぞれの局部発生器回路は試験中の回路(CU
T)22に対する信号をノード20に与える。
【0006】パターン発生器回路12は、122.O7
03125MHz(以下、これを「120MHz」と呼
び、その半分を「60MHz」と呼ぶ)の周波数でアド
レス・パターンを出力する従来の設計の高速パターン発
生器30と、パターン発生器30で発生された高周波数
パターンを受け取り、パターン発生器30によって発生
された高周波数パターンの半分の周波数(即ち60MH
z)の一対の低周波数アドレスを出力する周波数分割器
(分周器)32とを含む。
03125MHz(以下、これを「120MHz」と呼
び、その半分を「60MHz」と呼ぶ)の周波数でアド
レス・パターンを出力する従来の設計の高速パターン発
生器30と、パターン発生器30で発生された高周波数
パターンを受け取り、パターン発生器30によって発生
された高周波数パターンの半分の周波数(即ち60MH
z)の一対の低周波数アドレスを出力する周波数分割器
(分周器)32とを含む。
【0007】分配回路14は一対の信号分配経路40、
42を含む。それぞれの信号分配経路40、42は低周
波数アドレスを複数の局部発生器回路16ヘ同時に与え
る並列−多ビットバスを含む。
42を含む。それぞれの信号分配経路40、42は低周
波数アドレスを複数の局部発生器回路16ヘ同時に与え
る並列−多ビットバスを含む。
【0008】それぞれの局部発生器回路16は一対の信
号発生回路50、52を含む。信号発生回路50は、分
配経路40から情報を受け取ってタイミング発生器56
へデータ出力を与えるローカル(局部)メモリ54を含
み、タイミング発生器56は該データ出力を受け取って
補間器回路58へタイミング発生器出力を与える。同様
に、信号経路52は.分配経路42から情報を受け取る
局部メモリ60と、局部メモリ60から情報を受け取る
タイミング発生器62と、タイミング発生器62から情
報を受け取る補間器回路64とを含む。
号発生回路50、52を含む。信号発生回路50は、分
配経路40から情報を受け取ってタイミング発生器56
へデータ出力を与えるローカル(局部)メモリ54を含
み、タイミング発生器56は該データ出力を受け取って
補間器回路58へタイミング発生器出力を与える。同様
に、信号経路52は.分配経路42から情報を受け取る
局部メモリ60と、局部メモリ60から情報を受け取る
タイミング発生器62と、タイミング発生器62から情
報を受け取る補間器回路64とを含む。
【0009】補間器回路58、64は信号を高速フォー
マット作成器(フォーマッタ)66へ与える。フォーマ
ット作成器66は通常のエミッタ結合論理(ECL)高
速フォーマット作成器であり、タイミングパルスとデー
タとを受け取って特定の時間でのレベルと3ステート
(tri−state)状態とを示す2ビット波形を与
える。ドライバ68はこれらの信号を受け取って、特定
のCUTのための適性な電圧レベルと3ステート状態と
を持つ出力をノード20に与える。
マット作成器(フォーマッタ)66へ与える。フォーマ
ット作成器66は通常のエミッタ結合論理(ECL)高
速フォーマット作成器であり、タイミングパルスとデー
タとを受け取って特定の時間でのレベルと3ステート
(tri−state)状態とを示す2ビット波形を与
える。ドライバ68はこれらの信号を受け取って、特定
のCUTのための適性な電圧レベルと3ステート状態と
を持つ出力をノード20に与える。
【0010】対の検知器70もノード20に接続され
る。対の検知器70はノード20から信号を受け取って
高速フォーマット作成器66へ出力を与える。高速フォ
ーマット作成器66も一対の故障プロセッサ72、74
に接続される。故障プロセッサ72、74はそれぞれの
故障メモリ76、78を含む。それぞれの故障メモリ7
6、78はシーケンス・メモリ部80、82を含む。
る。対の検知器70はノード20から信号を受け取って
高速フォーマット作成器66へ出力を与える。高速フォ
ーマット作成器66も一対の故障プロセッサ72、74
に接続される。故障プロセッサ72、74はそれぞれの
故障メモリ76、78を含む。それぞれの故障メモリ7
6、78はシーケンス・メモリ部80、82を含む。
【0011】動作について説明する。図1において、試
験システム10はCUTのノード20に信号を与えると
ともに該ノードから情報を検知する。更に詳細に述べる
と、信号をノード20へ与えると、パターン発生器30
は周波数120MHzでアドレスパターンを発生する。
この情報は、120MHzのアドレスパターンを受け取
り、2つの交互の周期の1/2の速度(即ち60MH
z)のアドレスパターンをそれぞれ信号分配経路40、
42へ与える周波数分割器回路32に与えられる。交互
の周期はそれぞれ線40、42を(偶数周期は線40
を、奇数周期は線42を)移動する。連続する周期はそ
の前縁で識別される。パターンは局部発生器16へ伝送
される前に周波数分割されるので、信号分配経路40、
42は、120MHzの周波数の信号ではなく60MH
zの周波数の信号を伝送するために適切である必要があ
る。
験システム10はCUTのノード20に信号を与えると
ともに該ノードから情報を検知する。更に詳細に述べる
と、信号をノード20へ与えると、パターン発生器30
は周波数120MHzでアドレスパターンを発生する。
この情報は、120MHzのアドレスパターンを受け取
り、2つの交互の周期の1/2の速度(即ち60MH
z)のアドレスパターンをそれぞれ信号分配経路40、
42へ与える周波数分割器回路32に与えられる。交互
の周期はそれぞれ線40、42を(偶数周期は線40
を、奇数周期は線42を)移動する。連続する周期はそ
の前縁で識別される。パターンは局部発生器16へ伝送
される前に周波数分割されるので、信号分配経路40、
42は、120MHzの周波数の信号ではなく60MH
zの周波数の信号を伝送するために適切である必要があ
る。
【0012】それぞれのパターン・バーストのパワーア
ップ又は開始時に、試験システム10は再同期化され
る。更に詳細に述べると、周波数分割器回路32は、パ
ワーアップ時に及び再同期化時に、周波数分割器回路3
2から与えられる次の信号が信号経路40に乗るように
構成されている。
ップ又は開始時に、試験システム10は再同期化され
る。更に詳細に述べると、周波数分割器回路32は、パ
ワーアップ時に及び再同期化時に、周波数分割器回路3
2から与えられる次の信号が信号経路40に乗るように
構成されている。
【0013】分配回路14は分割器回路32によって発
生された2つの1/2速度のアドレスパターンを412
のチャンネルに与える。それぞれのチャンネルは図1に
示すように局部発生器回路16を含む。
生された2つの1/2速度のアドレスパターンを412
のチャンネルに与える。それぞれのチャンネルは図1に
示すように局部発生器回路16を含む。
【0014】それぞれの局部発生器回路16は高周波数
信号をノード20に与え、該ノードからの高周波数信号
を検知する。ノード20からの信号を検知すると、対の
検知器は高周波数信号を受け取り、該高周波数信号をフ
ォーマット作成器66へ与える。フォーマット作成器6
6は2つの1/2速度の信号を故障プロセッサ72、7
4へ与える。高速信号は1/2速度アドレスパターンの
周期に対応する。故障プロセッサは故障情報を、フォー
マット作成器66の半分の速度で独立に機能する故障メ
モリ76、78に蓄積する。故障メモリ76、78はフ
ォーマット作成器66の速度の半分の速度で動作するの
で、低コストのメモリを使用することができる。
信号をノード20に与え、該ノードからの高周波数信号
を検知する。ノード20からの信号を検知すると、対の
検知器は高周波数信号を受け取り、該高周波数信号をフ
ォーマット作成器66へ与える。フォーマット作成器6
6は2つの1/2速度の信号を故障プロセッサ72、7
4へ与える。高速信号は1/2速度アドレスパターンの
周期に対応する。故障プロセッサは故障情報を、フォー
マット作成器66の半分の速度で独立に機能する故障メ
モリ76、78に蓄積する。故障メモリ76、78はフ
ォーマット作成器66の速度の半分の速度で動作するの
で、低コストのメモリを使用することができる。
【0015】情報は3つの動作モードの1つにおいて故
障メモリ76、78に蓄積される。全蓄積(Store
All)モードでは、故障情報は故障メモリ76、7
8の引き続くロケーションに連続的に交互に書き込まれ
る。表1は、全蓄積モードにおいてどのように故障情報
が蓄積されるかの例を示す。当該ベクトル蓄積(ST
V)モードでは、故障情報はベクトルビットの値に基づ
いて選択的に故障メモリに書き込まれる。故障のみ蓄積
(SOF)モードでは、故障情報は故障を含む周期で故
障メモリ76、78に書き込まれる。または、STVと
SOFとを結合したモードが選択される。表2は、ST
Vモード及びSOFモードに対して故障メモリ76、7
8にどのように故障情報が蓄積されるかの例を示す。表
2から明らかなように、STVモード及びSOFモード
においては、故障情報は情報が発生された周期に対応す
る故障メモリに蓄積される。したがって、故障情報が故
障メモリ76、78に蓄積されたシーケンス(順序)を
再構成(再生)するには、別の情報が必要である。
障メモリ76、78に蓄積される。全蓄積(Store
All)モードでは、故障情報は故障メモリ76、7
8の引き続くロケーションに連続的に交互に書き込まれ
る。表1は、全蓄積モードにおいてどのように故障情報
が蓄積されるかの例を示す。当該ベクトル蓄積(ST
V)モードでは、故障情報はベクトルビットの値に基づ
いて選択的に故障メモリに書き込まれる。故障のみ蓄積
(SOF)モードでは、故障情報は故障を含む周期で故
障メモリ76、78に書き込まれる。または、STVと
SOFとを結合したモードが選択される。表2は、ST
Vモード及びSOFモードに対して故障メモリ76、7
8にどのように故障情報が蓄積されるかの例を示す。表
2から明らかなように、STVモード及びSOFモード
においては、故障情報は情報が発生された周期に対応す
る故障メモリに蓄積される。したがって、故障情報が故
障メモリ76、78に蓄積されたシーケンス(順序)を
再構成(再生)するには、別の情報が必要である。
【0016】故障情報蓄積シーケンスを再構成(再生)
するために、故障メモリ76、78はそれぞれのシーケ
ンスメモリ部80、82を使用する。表3は、故障情報
及びシーケンス情報が故障メモリ76、78及びシーケ
ンスメモリ部80、82にどのように蓄積されるかの例
を示す。シーケンスメモリ部80、82は、情報が故障
メモリ76、78に蓄積されるとき、故障情報が蓄積さ
れる順序を追跡(監視)することにより故障情報蓄積シ
ーケンスの再生を可能とする。更に詳細には、先行の書
き込みが同一の経路であれば、ロー(low)がそれぞ
れのシーケンスメモリ部に蓄積され、先行の書き込みが
他方の経路であれば、ハイ(high)がそれぞれのシ
ーケンスメモリ部に蓄積される。この情報を使用するこ
とにより、2つの故障メモリ76、78への故障情報蓄
積シーケンスを容易に再生することができる。
するために、故障メモリ76、78はそれぞれのシーケ
ンスメモリ部80、82を使用する。表3は、故障情報
及びシーケンス情報が故障メモリ76、78及びシーケ
ンスメモリ部80、82にどのように蓄積されるかの例
を示す。シーケンスメモリ部80、82は、情報が故障
メモリ76、78に蓄積されるとき、故障情報が蓄積さ
れる順序を追跡(監視)することにより故障情報蓄積シ
ーケンスの再生を可能とする。更に詳細には、先行の書
き込みが同一の経路であれば、ロー(low)がそれぞ
れのシーケンスメモリ部に蓄積され、先行の書き込みが
他方の経路であれば、ハイ(high)がそれぞれのシ
ーケンスメモリ部に蓄積される。この情報を使用するこ
とにより、2つの故障メモリ76、78への故障情報蓄
積シーケンスを容易に再生することができる。
【0017】他の実施例について説明する。故障プロセ
ッサ72、74は共通のシーケンス・メモリに接続する
ことができる。シーケンス情報を中心に記憶することに
よって、故障メモリは独立に動作することができる。更
に、シーケンス情報は中心に記憶されるので、故障メモ
リ72、74は、記憶ビットのシーケンスを決定するロ
ーカル手段を設けることなく、分散することができる。
ッサ72、74は共通のシーケンス・メモリに接続する
ことができる。シーケンス情報を中心に記憶することに
よって、故障メモリは独立に動作することができる。更
に、シーケンス情報は中心に記憶されるので、故障メモ
リ72、74は、記憶ビットのシーケンスを決定するロ
ーカル手段を設けることなく、分散することができる。
【0018】更に、好適実施例は2つの信号発生経路を
含むが、複数の故障プロセッサ以外は1つの信号発生経
路でシステムを動作させることができる。そのようなシ
ステムの場合、故障情報は発生されたパターンよりも低
い周波数で記憶することができる。
含むが、複数の故障プロセッサ以外は1つの信号発生経
路でシステムを動作させることができる。そのようなシ
ステムの場合、故障情報は発生されたパターンよりも低
い周波数で記憶することができる。
【0019】更に、好適実施例は2つの故障プロセッサ
と2つの故障メモリを含んでいるが、システムは1つの
故障プロセッサと2つの故障メモリで動作することが可
能である。そのようなシステムでは、故障情報は故障プ
ロセッサが動作する周波数よりも低い周波数記憶するこ
とが可能である。
と2つの故障メモリを含んでいるが、システムは1つの
故障プロセッサと2つの故障メモリで動作することが可
能である。そのようなシステムでは、故障情報は故障プ
ロセッサが動作する周波数よりも低い周波数記憶するこ
とが可能である。
【0020】更に、好適実施例2つの故障メモリを示し
ているが、より多くのビットをシーケンス・メモリに与
えることによって、故障メモリの数を簡単に増加するこ
とができる。その場合、ビットはメモリにおける前の書
き込み位置を示すことになる。
ているが、より多くのビットをシーケンス・メモリに与
えることによって、故障メモリの数を簡単に増加するこ
とができる。その場合、ビットはメモリにおける前の書
き込み位置を示すことになる。
【0021】
【表1】 モード = 全蓄積
【0022】周期 故障情報のロケーション 0 メモリ76 アドレス0 2 メモリ76 アドレス1 4 メモリ76 アドレス2 6 メモリ76 アドレス3 8 メモリ76 アドレス4周期 故障情報のロケーション 1 メモリ78 アドレス0 3 メモリ78 アドレス1 5 メモリ78 アドレス2 7 メモリ78 アドレス3 9 メモリ78 アドレス4
【0023】
【表2】 モード = 当該ベクトル蓄積、故障のみ蓄
積又は両者
積又は両者
【0024】周期 故障情報のロケーション 18 メモリ76 アドレス0 26 メモリ76 アドレス1 28 メモリ76 アドレス2周期 故障情報のロケーション 5 メモリ78 アドレス0 9 メモリ78 アドレス1 15 メモリ78 アドレス2 17 メモリ78 アドレス3 19 メモリ78 アドレス4
【0025】
【表3】 モード = 当該ベクトル蓄積、故障のみ蓄
積又は両者
積又は両者
【0026】 (シーケンスビット付き)周期 故障情報のロケーション シーケンスビット 18 メモリ76 アドレス0 1 26 メモリ76 アドレス1 1 28 メモリ76 アドレス2 0周期 故障情報のロケーション シーケンスビット 5 メモリ78 アドレス0 0 9 メモリ78 アドレス1 0 15 メモリ78 アドレス2 0 17 メモリ78 アドレス3 0 19 メモリ78 アドレス4 1
【図1】本発明による試験システムのブロック図であ
る。
る。
【符号の説明】 10 試験システム 12 パターン発生器回路 14 分配回路 16 局部発生器回路
フロントページの続き (72)発明者 ベンジャミン・ジョセフ・ブラウン アメリカ合衆国カリフォルニア州ウエス トレイク・ヴィレッジ,ブライトストー ン・コート 945 (72)発明者 ピーター・アビソン・レイチャート アメリカ合衆国カリフォルニア州ニュー バリー・パーク,パセオ・デ・レオン 683 (56)参考文献 特開 昭60−210000(JP,A)
Claims (8)
- 【請求項1】 被試験回路のノードから受けた故障情報
を処理する装置であって、前記被試験回路に前記ノードを介して試験信号を伝送す
る複数の並列経路と 、前記ノードを介して前記被試験回路から 試験データを受
け、その試験データに基づいて故障データを発生するよ
うに構成される故障プロセッサと、 各故障メモリが前記複数の経路の1つに関する故障デー
タを受けて記憶するように構成される複数の故障メモリ
と、 前記故障データが前記複数の故障メモリに記憶される順
序を示すシーケンス情報を記憶するように構成されるシ
ーケンス・メモリと、 から構成される装置。 - 【請求項2】 前記故障情報が記憶されるとき前記シー
ケンス情報が記憶される、請求項1記載の装置。 - 【請求項3】 複数の故障プロセッサと、 前記ノードから試験データを受け、夫々の故障プロセッ
サに複数の試験データ信号を与えるように構成されるフ
ォーマッタと、 を更に含む請求項1記載の装置。 - 【請求項4】 前記複数の故障プロセッサが前記複数の
故障メモリに対応している、請求項3記載の装置。 - 【請求項5】 前記シーケンス・メモリを複数含み、各
シーケンス・メモリが特定の故障メモリと対応する、請
求項1記載の装置。 - 【請求項6】 前記シーケンス・メモリは前記複数の故
障メモリが相互に非同期動作をすることを可能にする、
請求項1記載の装置。 - 【請求項7】 被試験回路のノードから受けた故障情報
を処理する方法であって、 前記ノードからの故障情報を複数の故障メモリに記憶
し、前記故障情報が前記複数の故障メモリに記憶される順序
を追跡し、前記故障情報の記憶順序の再生を可能にす
る 、 ステップから構成される方法。 - 【請求項8】 前記故障情報を受け、該故障情報が前記
ノードにおける蓄積モードを示すか否かを決定するよう
に構成された故障プロセッサを設け、 前記複数の故障メモリの蓄積モード(STV,SOF,
または両方)に対応する故障情報のみを記憶する、 ステップを更に含む請求項7記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US49460190A | 1990-03-16 | 1990-03-16 | |
US494601 | 1990-03-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05126905A JPH05126905A (ja) | 1993-05-25 |
JP2635229B2 true JP2635229B2 (ja) | 1997-07-30 |
Family
ID=23965152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3051752A Expired - Lifetime JP2635229B2 (ja) | 1990-03-16 | 1991-03-16 | 高速故障プロセッサ |
Country Status (5)
Country | Link |
---|---|
JP (1) | JP2635229B2 (ja) |
CA (1) | CA2038295A1 (ja) |
DE (1) | DE4108594C2 (ja) |
FR (1) | FR2659745B1 (ja) |
GB (1) | GB2243702B (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3748650A (en) * | 1972-08-21 | 1973-07-24 | Ibm | Input/output hardware trace monitor |
GB2144228B (en) * | 1983-07-13 | 1987-08-05 | Instrumentation Engineering | Digital pin electronics module for computerized automatic diagnostic testing systems |
US4656632A (en) * | 1983-11-25 | 1987-04-07 | Giordano Associates, Inc. | System for automatic testing of circuits and systems |
US4709366A (en) * | 1985-07-29 | 1987-11-24 | John Fluke Mfg. Co., Inc. | Computer assisted fault isolation in circuit board testing |
US4816750A (en) * | 1987-01-16 | 1989-03-28 | Teradyne, Inc. | Automatic circuit tester control system |
US4875210A (en) * | 1988-01-06 | 1989-10-17 | Teradyne, Inc. | Automatic circuit tester control system |
DE3827959A1 (de) * | 1988-08-17 | 1990-02-22 | Siemens Ag | Testgeraet zur funktionspruefung von elektroischen bausteinen |
-
1991
- 1991-03-14 CA CA 2038295 patent/CA2038295A1/en not_active Abandoned
- 1991-03-15 GB GB9105577A patent/GB2243702B/en not_active Expired - Fee Related
- 1991-03-15 DE DE19914108594 patent/DE4108594C2/de not_active Expired - Fee Related
- 1991-03-16 JP JP3051752A patent/JP2635229B2/ja not_active Expired - Lifetime
- 1991-03-18 FR FR9103262A patent/FR2659745B1/fr not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
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