JP2629141B2 - 半導体装置の素子の隔離方法 - Google Patents
半導体装置の素子の隔離方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置における各ト
ランジスター内の活性領域とフィールド領域とを隔離さ
せる方法に関するもので、特に、底の浅い溝（shallow
trench）を利用してＬＯＣＯＳ（Local Oxidation of S
ilicon）のバーズ−ビーク(Bird's Beak) を除去した素
子の隔離方法に関するものである。
ランジスター内の活性領域とフィールド領域とを隔離さ
せる方法に関するもので、特に、底の浅い溝（shallow
trench）を利用してＬＯＣＯＳ（Local Oxidation of S
ilicon）のバーズ−ビーク(Bird's Beak) を除去した素
子の隔離方法に関するものである。
【０００２】
【従来の技術】半導体と関連のある人間に一番広く知ら
れている素子の隔離技術は、ＬＯＣＯＳである。
れている素子の隔離技術は、ＬＯＣＯＳである。
【０００３】このＬＯＣＯＳという用語を聞いた当業者
は、一番先にバーズ−ビーク(Bird's Beak) を思い出す
であろう。
は、一番先にバーズ−ビーク(Bird's Beak) を思い出す
であろう。
【０００４】バーズ−ビークとは、ＬＯＣＯＳ工程時に
活性領域に水平的に浸透した、鳥のくちばし形状の酸化
領域を指称する。このようなバース−ビークに因って素
子の活性領域の大きさは、実際のマスクの大きさに比べ
縮小される。
活性領域に水平的に浸透した、鳥のくちばし形状の酸化
領域を指称する。このようなバース−ビークに因って素
子の活性領域の大きさは、実際のマスクの大きさに比べ
縮小される。
【０００５】したがって、６４Ｍ以上の集積度を要求す
るＵＬＳＩの製造に重大な問題の一つとなっている。
るＵＬＳＩの製造に重大な問題の一つとなっている。
【０００６】最近、バーズ−ビークを減らすために、単
結晶シリコンより熱酸化の速度が迅速な多結晶シリコン
を利用したＰＢＬ（Polysilicon Buffered LOCOS)工程
が開発された。
結晶シリコンより熱酸化の速度が迅速な多結晶シリコン
を利用したＰＢＬ（Polysilicon Buffered LOCOS)工程
が開発された。
【０００７】図１は、ＰＢＬ工程によってフィールド領
域が隔離された状態の断面の構造を示している。参照の
符号１５はポリシリコンを示す。ＰＢＬ工程時に、前記
ポリシリコン層１５の酸化速度はシリコン基板１１の酸
化速度より速いのでポリシリコン層１５は活性領域への
酸素の浸透を防止してバーズ−ビークの拡張を阻止させ
る。
域が隔離された状態の断面の構造を示している。参照の
符号１５はポリシリコンを示す。ＰＢＬ工程時に、前記
ポリシリコン層１５の酸化速度はシリコン基板１１の酸
化速度より速いのでポリシリコン層１５は活性領域への
酸素の浸透を防止してバーズ−ビークの拡張を阻止させ
る。
【０００８】しかし、前記ポリシリコン層１５が酸化さ
れることにより発生するストレスに因って窒化膜１７は
上の方向に、内部応力の差によって歪曲される（ストレ
ーンされる）。その結果、ストレーンされた窒化膜１７
とポリシリコン層１５との間に酸素が浸透されて図１に
おける、ＢＢで表記された程の幅をもつバーズ−ビーク
が発生される。
れることにより発生するストレスに因って窒化膜１７は
上の方向に、内部応力の差によって歪曲される（ストレ
ーンされる）。その結果、ストレーンされた窒化膜１７
とポリシリコン層１５との間に酸素が浸透されて図１に
おける、ＢＢで表記された程の幅をもつバーズ−ビーク
が発生される。
【０００９】このＰＢＬ工程（図１参照）を改善した方
法によって酸化工程を遂行した場合の断面構造を図２に
示した。この方法は異方性エッチングを利用して側面窒
化膜２８を形成してから酸化工程を遂行したもので、前
記ＰＢＬのように側面に酸素が浸透することを防止して
バース−ビークの幅ＢＢを減らそうとしたものである。
法によって酸化工程を遂行した場合の断面構造を図２に
示した。この方法は異方性エッチングを利用して側面窒
化膜２８を形成してから酸化工程を遂行したもので、前
記ＰＢＬのように側面に酸素が浸透することを防止して
バース−ビークの幅ＢＢを減らそうとしたものである。
【００１０】しかし、この方法でも、側面窒化膜２８と
基板２１との間の界面を通じて浸透する酸素を完璧に遮
断することができないので、酸化時に前記側面窒化膜２
８の下部にストレスが生ずる。
基板２１との間の界面を通じて浸透する酸素を完璧に遮
断することができないので、酸化時に前記側面窒化膜２
８の下部にストレスが生ずる。
【００１１】したがって、前記界面のギャップの幅が大
きくなり、再び酸化される一連の過程が進行されてバー
ズ−ビークが発生される。
きくなり、再び酸化される一連の過程が進行されてバー
ズ−ビークが発生される。
【００１２】図３は最近報告された、バーズ−ビークの
幅ＢＢを最小化した技術である。該技術では、図１のＰ
ＢＬ工程を利用するとともに酸化時に窒化膜のストレス
に因る変形を防止して側面からの酸素の界面の浸透を抑
制したものである。
幅ＢＢを最小化した技術である。該技術では、図１のＰ
ＢＬ工程を利用するとともに酸化時に窒化膜のストレス
に因る変形を防止して側面からの酸素の界面の浸透を抑
制したものである。
【００１３】図３（Ａ）は熱酸化の工程の前の断面の構
造を、また、図３（Ｂ）は熱酸化の後の断面の構造を、
示したものである。この方法は、２層のパッド酸化膜３
３，３４を形成してから、窒化膜３７のパターニング時
に前記上層のパッド酸化膜３４を過渡にエッチングして
（ｏｖｅｒ ｅｔｃｈ）側面に凹部を形成する。続い
て、この側面の凹部を包含して窒化膜３７の全面に多結
晶シリコン３５を塗布し、熱酸化する。これによって窒
化膜３７の変形を防止するとともに、酸素の側面の浸透
を阻止している。
造を、また、図３（Ｂ）は熱酸化の後の断面の構造を、
示したものである。この方法は、２層のパッド酸化膜３
３，３４を形成してから、窒化膜３７のパターニング時
に前記上層のパッド酸化膜３４を過渡にエッチングして
（ｏｖｅｒ ｅｔｃｈ）側面に凹部を形成する。続い
て、この側面の凹部を包含して窒化膜３７の全面に多結
晶シリコン３５を塗布し、熱酸化する。これによって窒
化膜３７の変形を防止するとともに、酸素の側面の浸透
を阻止している。
【００１４】
【発明が解決しようとする課題】上述したとおり、ＬＯ
ＣＯＳ工程が開発されて以後、バーズ−ビークを最小化
するために各種の方法が提示されてきた。しかし、この
バーズ−ビークを完全に除去できていないのが実状であ
る。特に、６４Ｍ級以上の集積度を要求するＩＣにおい
ては素子の大きさが小さくなることからバーズ−ビーク
の最小化はさらに難しい課題である。
ＣＯＳ工程が開発されて以後、バーズ−ビークを最小化
するために各種の方法が提示されてきた。しかし、この
バーズ−ビークを完全に除去できていないのが実状であ
る。特に、６４Ｍ級以上の集積度を要求するＩＣにおい
ては素子の大きさが小さくなることからバーズ−ビーク
の最小化はさらに難しい課題である。
【００１５】したがって、ＩＣの集積度の向上という側
面から、バーズ−ビークの幅を可及的に最小化、あるい
は、完全に除去することができる素子の隔離方法の開発
が急がれていた。
面から、バーズ−ビークの幅を可及的に最小化、あるい
は、完全に除去することができる素子の隔離方法の開発
が急がれていた。
【００１６】本発明の目的は、バーズ−ビークのないフ
ィールド領域（またはフィールド酸化膜）を形成するこ
とができる素子の隔離方法を提供することにある。
ィールド領域（またはフィールド酸化膜）を形成するこ
とができる素子の隔離方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明は上記目的を達成
するためになされたもので、その第１の態様としては、
半導体装置の製造のためのＬＯＣＯＳ（Local Oxidatio
n of Silicon) 方法において、ａ）半導体基板上にパッ
ド酸化膜、ポリシリコン層、硅素酸化膜、窒化膜および
硅素酸化膜を順次的に形成する工程、ｂ）活性領域を定
義してから、非活性領域の前記硅素酸化膜、窒化膜およ
び硅素酸化膜を、順次、エッチングする工程、ｃ）定義
された活性領域の側面に側面窒化膜を形成し、前記非活
性領域の露出されたポリシリコン層の上部に絶縁層を形
成する工程、ｄ）前記側面窒化膜を開口し開口された側
面窒化膜のパタンを利用して前記基板の所定の部位まで
エッチングしてから、このエッチング部位に絶縁物を埋
没して、前記除去された側面窒化膜のパタンに対応した
幅をもっており、絶縁物によって満たされた溝（insula
tor-filled shallow trench)を形成する工程、ｅ）前記
溝によって隔離された活性領域の窒化膜と非活性領域の
パッド酸化膜をそれぞれ露出させてから、基板を熱酸化
してバーズ−ビークのないフィールド酸化膜を形成する
工程、およびｆ）前記活性領域に残存しているパッド酸
化膜の上部の層を順に除去する工程、を含んでなる。
するためになされたもので、その第１の態様としては、
半導体装置の製造のためのＬＯＣＯＳ（Local Oxidatio
n of Silicon) 方法において、ａ）半導体基板上にパッ
ド酸化膜、ポリシリコン層、硅素酸化膜、窒化膜および
硅素酸化膜を順次的に形成する工程、ｂ）活性領域を定
義してから、非活性領域の前記硅素酸化膜、窒化膜およ
び硅素酸化膜を、順次、エッチングする工程、ｃ）定義
された活性領域の側面に側面窒化膜を形成し、前記非活
性領域の露出されたポリシリコン層の上部に絶縁層を形
成する工程、ｄ）前記側面窒化膜を開口し開口された側
面窒化膜のパタンを利用して前記基板の所定の部位まで
エッチングしてから、このエッチング部位に絶縁物を埋
没して、前記除去された側面窒化膜のパタンに対応した
幅をもっており、絶縁物によって満たされた溝（insula
tor-filled shallow trench)を形成する工程、ｅ）前記
溝によって隔離された活性領域の窒化膜と非活性領域の
パッド酸化膜をそれぞれ露出させてから、基板を熱酸化
してバーズ−ビークのないフィールド酸化膜を形成する
工程、およびｆ）前記活性領域に残存しているパッド酸
化膜の上部の層を順に除去する工程、を含んでなる。
【００１８】本発明の第２の態様としては、半導体装置
の製造のためのＬＯＣＯＳ（LocalOxidation of Silico
n) 方法において、ａ）半導体基板上の全面にパッド酸
化膜、ポリシリコン層、硅素酸化膜、窒化膜および多結
晶硅素の薄膜を、順次、形成する工程、ｂ）トレンチの
隔離マスクを利用して前記基板の所定の部位を包含し、
前記基板上に形成された各層を貫いて基板内に達する深
さをもつトレンチを形成するためのトレンチエッチング
工程、ｃ）前記トレンチのパタンを充分に被覆すること
ができる程度の厚さに隔離絶縁膜を塗布する工程、ｄ）
前記多結晶硅素の薄膜を１次の研磨中止膜として利用
し、前記窒化膜を２次の研磨中止膜として利用して前記
隔離絶縁膜を機械化学的な研磨方法によって平坦化する
工程、ｅ）前記平坦化された隔離絶縁膜によって定義さ
れた活性領域の上部を後続工程の熱酸化から保護するた
めに、前記隔離絶縁膜を包含した活性領域の上部に窒化
膜のパタンを形成する工程、ｆ）前記非活性領域のパッ
ド酸化膜を露出させてから、基板を熱酸化してバーズ−
ビークのないフィールド酸化膜を形成する工程、および
ｇ）前記活性領域に残存しているパッド酸化膜の上部の
層を順に除去する工程、を含んでなる。
の製造のためのＬＯＣＯＳ（LocalOxidation of Silico
n) 方法において、ａ）半導体基板上の全面にパッド酸
化膜、ポリシリコン層、硅素酸化膜、窒化膜および多結
晶硅素の薄膜を、順次、形成する工程、ｂ）トレンチの
隔離マスクを利用して前記基板の所定の部位を包含し、
前記基板上に形成された各層を貫いて基板内に達する深
さをもつトレンチを形成するためのトレンチエッチング
工程、ｃ）前記トレンチのパタンを充分に被覆すること
ができる程度の厚さに隔離絶縁膜を塗布する工程、ｄ）
前記多結晶硅素の薄膜を１次の研磨中止膜として利用
し、前記窒化膜を２次の研磨中止膜として利用して前記
隔離絶縁膜を機械化学的な研磨方法によって平坦化する
工程、ｅ）前記平坦化された隔離絶縁膜によって定義さ
れた活性領域の上部を後続工程の熱酸化から保護するた
めに、前記隔離絶縁膜を包含した活性領域の上部に窒化
膜のパタンを形成する工程、ｆ）前記非活性領域のパッ
ド酸化膜を露出させてから、基板を熱酸化してバーズ−
ビークのないフィールド酸化膜を形成する工程、および
ｇ）前記活性領域に残存しているパッド酸化膜の上部の
層を順に除去する工程、を含んでなる。
【００１９】
【作用】本発明では、図１〜図３のような既存の隔離方
法とは異なり、絶縁膜によって満たされた溝（insulato
r-filled shallow trench)を利用して酸化工程時に酸素
の側面の浸透を根本的に防止することによってバーズ−
ビークを完全に除去することができる。
法とは異なり、絶縁膜によって満たされた溝（insulato
r-filled shallow trench)を利用して酸化工程時に酸素
の側面の浸透を根本的に防止することによってバーズ−
ビークを完全に除去することができる。
【００２０】本発明の他の特徴は、添付の図面を参照し
て詳細に説明される実施例によってより明確にする。
て詳細に説明される実施例によってより明確にする。
【００２１】
【実施例】図４は本発明によって製作された隔離構造を
示したものである。図５乃至図１６は、図４の隔離構造
を製作するための本発明の第１実施例による隔離方法を
示したものである。図１７乃至図２４は本発明の第２実
施例による隔離方法を示したものである。
示したものである。図５乃至図１６は、図４の隔離構造
を製作するための本発明の第１実施例による隔離方法を
示したものである。図１７乃至図２４は本発明の第２実
施例による隔離方法を示したものである。
【００２２】説明を容易にするために、各図において
は、素子を構成する各部のうち同じ部分については、終
りの数の番号（１の位）が同じ数字となるように参照符
号を付与している。重複部分に対する説明は省略する。
は、素子を構成する各部のうち同じ部分については、終
りの数の番号（１の位）が同じ数字となるように参照符
号を付与している。重複部分に対する説明は省略する。
【００２３】以下、本発明の第１実施例を図５〜図１６
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２４】図５に示すとおり、シリコン基板５１を酸
化してパッド酸化膜５２を形成してから、ポリシリコン
層５３、硅素酸化膜５４、窒化膜５５および硅素酸化膜
５６を、順次、形成する。
化してパッド酸化膜５２を形成してから、ポリシリコン
層５３、硅素酸化膜５４、窒化膜５５および硅素酸化膜
５６を、順次、形成する。
【００２５】前記パッド酸化膜５２は約３００〜５００
Åの厚さに形成され、ポリシリコン層５３は約２０００
Åの厚さに形成される。
Åの厚さに形成され、ポリシリコン層５３は約２０００
Åの厚さに形成される。
【００２６】図６に示すとおり、所定の感光膜のパタン
（図示していない）を利用して活性領域を定義してか
ら、非活性領域の硅素酸化膜５６、窒化膜５５および硅
素酸化膜５４を順にエッチングする。続いて、窒化物を
全面に塗布してから、異方性のエッチングを利用して定
義された活性領域の側面に側面窒化膜５７を形成する。
非活性領域の露出されたポリシリコン層５３の上には硅
素酸化膜５８を形成する。前記側面窒化膜５７の幅によ
って溝（trench）の幅が決定される。
（図示していない）を利用して活性領域を定義してか
ら、非活性領域の硅素酸化膜５６、窒化膜５５および硅
素酸化膜５４を順にエッチングする。続いて、窒化物を
全面に塗布してから、異方性のエッチングを利用して定
義された活性領域の側面に側面窒化膜５７を形成する。
非活性領域の露出されたポリシリコン層５３の上には硅
素酸化膜５８を形成する。前記側面窒化膜５７の幅によ
って溝（trench）の幅が決定される。
【００２７】図７に示すとおり、前記側面窒化膜５７を
除去する。そして、パッド酸化膜５２およびポリシシリ
コン層５３の、除去された側面窒化膜５７の下側に位置
していた部分と、さらに該部分の下側に位置する基板５
１の所定の部位までと、を連続的にエッチングして溝
（trench）を形成する。このとき、この溝の深さは、後
述のフィールド酸化膜の形成のための酸化工程時にバー
ズ−ビークの形成を完全に除去することができる程度の
深さであれば任意である。前記溝の幅は３μｍ以下であ
り、その深さは５μｍを以下であることが、好ましい。
除去する。そして、パッド酸化膜５２およびポリシシリ
コン層５３の、除去された側面窒化膜５７の下側に位置
していた部分と、さらに該部分の下側に位置する基板５
１の所定の部位までと、を連続的にエッチングして溝
（trench）を形成する。このとき、この溝の深さは、後
述のフィールド酸化膜の形成のための酸化工程時にバー
ズ−ビークの形成を完全に除去することができる程度の
深さであれば任意である。前記溝の幅は３μｍ以下であ
り、その深さは５μｍを以下であることが、好ましい。
【００２８】続いて、前記溝を絶縁物で満たす。
【００２９】前記絶縁膜に満たされた溝５９の高さは図
８に示したように、前記硅素酸化膜５６の高さと一致す
る。このとき、前記絶縁物として、硼素と燐を包含した
ＢＰＳＧ(Boron Phosphorous Sillica Glass）や窒化物
（Ｓｉ3Ｎ4）、またはポリイミドを使用することができ
る。
８に示したように、前記硅素酸化膜５６の高さと一致す
る。このとき、前記絶縁物として、硼素と燐を包含した
ＢＰＳＧ(Boron Phosphorous Sillica Glass）や窒化物
（Ｓｉ3Ｎ4）、またはポリイミドを使用することができ
る。
【００３０】続いて、図９に示すとおり、前記硅素酸化
膜５８，５６をエッチングする。このとき、前記硅素酸
化膜５８，５６が除去されると同時に前記絶縁膜に満た
された溝５９も前記硅素酸化膜５６の厚さ程エッチング
される。この工程から、前記窒化膜５５はエッチングの
中止膜として使用される。
膜５８，５６をエッチングする。このとき、前記硅素酸
化膜５８，５６が除去されると同時に前記絶縁膜に満た
された溝５９も前記硅素酸化膜５６の厚さ程エッチング
される。この工程から、前記窒化膜５５はエッチングの
中止膜として使用される。
【００３１】図１０に示すとおり、前記絶縁膜に満たさ
れた溝５９に隔離された非活性の領域またはフィールド
領域のポリシリコン層５３をエッチングする。
れた溝５９に隔離された非活性の領域またはフィールド
領域のポリシリコン層５３をエッチングする。
【００３２】図１１は、硅素基板５１を熱酸化する工程
を示している。
を示している。
【００３３】前記窒化膜５５と絶縁膜に満たされた溝５
９とが、上部と側面からの酸素の流入を防ぐ。
９とが、上部と側面からの酸素の流入を防ぐ。
【００３４】その結果、バーズ−ビークのないフィール
ド酸化膜５０が形成される。このとき、ポリシリコンの
迅速な酸化の特性を利用すると同時に前記窒化膜５５の
ストレーンを防止するために、熱酸化の工程（図１１参
照）の前に図１２に示すような工程を追加することがで
きる。
ド酸化膜５０が形成される。このとき、ポリシリコンの
迅速な酸化の特性を利用すると同時に前記窒化膜５５の
ストレーンを防止するために、熱酸化の工程（図１１参
照）の前に図１２に示すような工程を追加することがで
きる。
【００３５】即ち、図１２に示すように、約４００Å厚
さのポリシリコン層（５５′）を塗布した後に熱酸化の
工程を遂行すると、図１３に示しているように、熱酸化
時に発生することのある窒化膜５５の変形を防止するこ
とができる。
さのポリシリコン層（５５′）を塗布した後に熱酸化の
工程を遂行すると、図１３に示しているように、熱酸化
時に発生することのある窒化膜５５の変形を防止するこ
とができる。
【００３６】図１４〜図１６に示すように、前記フィー
ルド酸化膜５０によって隔離された活性領域に残存して
いるパッド酸化膜５２の上部の層、即ち窒化膜５５、硅
素酸化膜５４およびポリシリコン層５３を順に除去す
る。この状態においても、活性領域の上部はパッド酸化
膜５２によって隔離されている。また、活性領域の側面
は前記絶縁膜に満たされた溝５９によって隔離され、バ
ーズ−ビークの発生が抑えられたフィールド酸化膜５０
が得られる。
ルド酸化膜５０によって隔離された活性領域に残存して
いるパッド酸化膜５２の上部の層、即ち窒化膜５５、硅
素酸化膜５４およびポリシリコン層５３を順に除去す
る。この状態においても、活性領域の上部はパッド酸化
膜５２によって隔離されている。また、活性領域の側面
は前記絶縁膜に満たされた溝５９によって隔離され、バ
ーズ−ビークの発生が抑えられたフィールド酸化膜５０
が得られる。
【００３７】次に本発明の第２実施例を、図１７〜図２
４を参照して詳細に説明する。
４を参照して詳細に説明する。
【００３８】上述の側面の窒化膜５７のパタンによって
絶縁膜の満たされた溝（insulator-filled trench)を利
用して活性領域を定義する第１実施例と異なり、本発明
の第２実施例はトレンチの隔離マスクによるトレンチの
エッチング工程を利用して製作される。
絶縁膜の満たされた溝（insulator-filled trench)を利
用して活性領域を定義する第１実施例と異なり、本発明
の第２実施例はトレンチの隔離マスクによるトレンチの
エッチング工程を利用して製作される。
【００３９】図１７に示すとおり、シリコン基板６１の
全面にパッド酸化膜６２、ポリシリコン層６３、硅素酸
化膜６４、窒化膜６５および多結晶硅素の薄膜６６を、
順次、形成する。
全面にパッド酸化膜６２、ポリシリコン層６３、硅素酸
化膜６４、窒化膜６５および多結晶硅素の薄膜６６を、
順次、形成する。
【００４０】前記パッド酸化膜６２は約３００〜５００
Åの厚さに形成され、ポリシリコン層６３は約２０００
Åの厚さに形成される。
Åの厚さに形成され、ポリシリコン層６３は約２０００
Åの厚さに形成される。
【００４１】また、後続の平坦化の工程から１次の研磨
中止膜として利用される前記多結晶硅素の薄膜６６の厚
さと、２次の研磨中止膜として利用される窒化膜６５の
厚さとは、後述の隔離絶縁膜との研磨比を考慮してそれ
ぞれ決定される。
中止膜として利用される前記多結晶硅素の薄膜６６の厚
さと、２次の研磨中止膜として利用される窒化膜６５の
厚さとは、後述の隔離絶縁膜との研磨比を考慮してそれ
ぞれ決定される。
【００４２】図１８に示すとおり、トレンチの隔離マス
ク（図示されていない）を利用してトレンチの形成のた
めのトレンチのエッチングの工程を遂行する。
ク（図示されていない）を利用してトレンチの形成のた
めのトレンチのエッチングの工程を遂行する。
【００４３】即ち、前記マスクを利用して活性領域を定
義してから、前記多結晶硅素の薄膜６６、窒化膜６５、
硅素酸化膜６４、ポリシリコン層６３およびパッド酸化
膜６２、さらに、基板６１の所定の部位までを、連続的
にエッチングする。この工程において形成されたトレン
チのパタンは、前記基板６１の所定の部位を包含する。
義してから、前記多結晶硅素の薄膜６６、窒化膜６５、
硅素酸化膜６４、ポリシリコン層６３およびパッド酸化
膜６２、さらに、基板６１の所定の部位までを、連続的
にエッチングする。この工程において形成されたトレン
チのパタンは、前記基板６１の所定の部位を包含する。
【００４４】その望ましい例として、前記トレンチのパ
タンの幅は３μｍを超過しておらず、トレンチのパタン
の深さは５μｍを超過していないことが好ましい。
タンの幅は３μｍを超過しておらず、トレンチのパタン
の深さは５μｍを超過していないことが好ましい。
【００４５】続いて、前記トレンチ（または溝）を充分
に被覆することができる程度の厚さに隔離絶縁膜６７を
塗布する。この時の状態を図１８に示した。
に被覆することができる程度の厚さに隔離絶縁膜６７を
塗布する。この時の状態を図１８に示した。
【００４６】前記隔離絶縁膜６７を多結晶硅素の薄膜６
６が露出されるまで機械化学的な研磨方法によって研磨
することで平坦化する。この工程から、前記多結晶硅素
の薄膜６６は１次の研磨中止膜として使用される。この
時の状態を図１９に示した。
６が露出されるまで機械化学的な研磨方法によって研磨
することで平坦化する。この工程から、前記多結晶硅素
の薄膜６６は１次の研磨中止膜として使用される。この
時の状態を図１９に示した。
【００４７】続いて、露出された多結晶硅素の薄膜６６
を乾式のエッチングまたは湿式のウエットエッチングに
よって除去してから、前記窒化膜６５を２次の研磨中止
膜として使用して隔離絶縁膜６７を機械化学的に研磨し
て平坦化する。
を乾式のエッチングまたは湿式のウエットエッチングに
よって除去してから、前記窒化膜６５を２次の研磨中止
膜として使用して隔離絶縁膜６７を機械化学的に研磨し
て平坦化する。
【００４８】続いて、前記２次の研磨中止膜として使用
された前記窒化膜６５をエッチングする。この時の状態
を図２０に示した。
された前記窒化膜６５をエッチングする。この時の状態
を図２０に示した。
【００４９】図２１乃至図２２に示すとおり、前記隔離
絶縁膜６７によって定義された活性領域を後続の工程の
熱酸化から保護するために、前記隔離絶縁膜６７を包含
した活性領域の上部に窒化膜のパタン６５′を形成す
る。続いて、非活性領域の多結晶のシリコン薄膜６３を
露出させる。
絶縁膜６７によって定義された活性領域を後続の工程の
熱酸化から保護するために、前記隔離絶縁膜６７を包含
した活性領域の上部に窒化膜のパタン６５′を形成す
る。続いて、非活性領域の多結晶のシリコン薄膜６３を
露出させる。
【００５０】図２３に示すとおり、前記露出された多結
晶のシリコン薄膜６３を除去してから、基板６１を熱酸
化してバーズ−ビークのなしのフィールド酸化膜６０を
形成する。
晶のシリコン薄膜６３を除去してから、基板６１を熱酸
化してバーズ−ビークのなしのフィールド酸化膜６０を
形成する。
【００５１】続いて、前記フィールド酸化膜６０によっ
て隔離された活性領域に残存しているパッド酸化膜６２
の上部の層、即ち窒化膜パタン６５′、硅素酸化膜６４
および多結晶硅素の薄膜６３を、順次、除去すると、図
２４に示しているように、素子の活性領域と非活性領域
が隔離手段（絶縁膜が満たされたトレンチ）によって隔
離された隔離構造が完成される。
て隔離された活性領域に残存しているパッド酸化膜６２
の上部の層、即ち窒化膜パタン６５′、硅素酸化膜６４
および多結晶硅素の薄膜６３を、順次、除去すると、図
２４に示しているように、素子の活性領域と非活性領域
が隔離手段（絶縁膜が満たされたトレンチ）によって隔
離された隔離構造が完成される。
【００５２】
【発明の効果】以上の説明のように本発明の隔離方法に
よると、絶縁膜によって満たされた溝（insulator-fill
ed shallow trench)を利用して活性領域を定義してから
熱酸化の工程を遂行することによって、フィールド酸化
膜の形成時に酸素の側面の浸透を根本的に防止すること
ができる。その結果、バーズ−ビークのなしのフィール
ド酸化膜を形成することができる。
よると、絶縁膜によって満たされた溝（insulator-fill
ed shallow trench)を利用して活性領域を定義してから
熱酸化の工程を遂行することによって、フィールド酸化
膜の形成時に酸素の側面の浸透を根本的に防止すること
ができる。その結果、バーズ−ビークのなしのフィール
ド酸化膜を形成することができる。
【００５３】したがって、ＩＣの集積度の向上という側
面からバーズ−ビークを可及的に最小化、あるいは、完
全に除去することができる素子の隔離方法の開発が時急
な現時点において、本発明の隔離方法によるバーズ−ビ
ークの完全な除去は１Ｇ級程度の集積度を要求する半導
体の製作に大変有用に適用されることができる。
面からバーズ−ビークを可及的に最小化、あるいは、完
全に除去することができる素子の隔離方法の開発が時急
な現時点において、本発明の隔離方法によるバーズ−ビ
ークの完全な除去は１Ｇ級程度の集積度を要求する半導
体の製作に大変有用に適用されることができる。
【図１】従来のＰＢＬ（Polysilicon Buffered LOCOS)
の技術による隔離構造を示している断面図である。
の技術による隔離構造を示している断面図である。
【図２】従来の他の技術による隔離構造を示している断
面図である。
面図である。
【図３】従来のまた他の技術による素子の隔離構造を示
している断面図であって、（Ａ）は酸化工程の前の状態
を、（Ｂ）は酸化工程の後の状態をそれぞれ図示してい
る。
している断面図であって、（Ａ）は酸化工程の前の状態
を、（Ｂ）は酸化工程の後の状態をそれぞれ図示してい
る。
【図４】本発明によって形成される隔離構造を示す断面
図である。
図である。
【図５】本発明の隔離構造を形成する第１実施例におけ
る製造途中の状態を示す断面図である。
る製造途中の状態を示す断面図である。
【図６】本発明の第１実施例における隔離構造製造途中
の状態を示す断面図である。
の状態を示す断面図である。
【図７】本発明の第１実施例における隔離構造製造途中
の状態を示す断面図である。
の状態を示す断面図である。
【図８】本発明の第１実施例における隔離構造製造途中
の状態を示す断面図である。
の状態を示す断面図である。
【図９】本発明の第１実施例における隔離構造製造途中
の状態を示す断面図である。
の状態を示す断面図である。
【図１０】本発明の第１実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１１】本発明の第１実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１２】本発明の第１実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１３】本発明の第１実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１４】本発明の第１実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１５】本発明の第１実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１６】本発明の第１実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１７】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１８】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図１９】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図２０】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図２１】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図２２】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図２３】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
【図２４】本発明の第２実施例における隔離構造製造途
中の状態を示す断面図である。
中の状態を示す断面図である。
１１…シリコン基板、１５…ポリシリコン、１７…窒化
膜、２１…基板、２８…側面窒化膜、３３…パッド酸化
膜、３４…パッド酸化膜、３５…多結晶シリコン、３７
…窒化膜、５１…シリコン基板、５２…パッド酸化膜、
５３…ポリシリコン層、５４…硅素酸化膜、５５…窒化
膜、５６…硅素酸化膜、５７…側面窒化膜、５８…硅素
酸化膜、５９…溝６１…シリコン基板、６２…パッド酸
化膜、６３…ポリシリコン層、６４…硅素酸化膜、６５
…窒化膜、６６…多結晶硅素の薄膜、６７…隔離絶縁膜
膜、２１…基板、２８…側面窒化膜、３３…パッド酸化
膜、３４…パッド酸化膜、３５…多結晶シリコン、３７
…窒化膜、５１…シリコン基板、５２…パッド酸化膜、
５３…ポリシリコン層、５４…硅素酸化膜、５５…窒化
膜、５６…硅素酸化膜、５７…側面窒化膜、５８…硅素
酸化膜、５９…溝６１…シリコン基板、６２…パッド酸
化膜、６３…ポリシリコン層、６４…硅素酸化膜、６５
…窒化膜、６６…多結晶硅素の薄膜、６７…隔離絶縁膜
フロントページの続き (72)発明者 李 秀▲ミン▼ 大韓民国大田直轄市儒城区柯亭洞161番 地 (72)発明者 趙 徳鎬 大韓民国大田直轄市儒城区柯亭洞161番 地 (72)発明者 姜 鎭榮 大韓民国大田直轄市儒城区柯亭洞161番 地 (56)参考文献 特開 昭59−139643（ＪＰ，Ａ) 特開 平１−99233（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 半導体装置の製造のためのＬＯＣＯＳ方
法において、 ａ）半導体基板（５１）上にパッド酸化膜（５２）、ポ
リシリコン層（５３）、硅素酸化膜（５４）、窒化膜
（５５）および硅素酸化膜（５６）を、順次、形成する
工程、 ｂ）活性領域を定義してから、非活性領域の前記硅素酸
化膜（５６）、窒化膜（５５）および硅素酸化膜（５
４）を、順次、エッチングする工程、 ｃ）定義された活性領域の側面に側面窒化膜（５７）を
形成し、前記非活性領域の露出されたポリシリコン層
（５３）の上部に絶縁層（５８）を形成する工程、 ｄ）前記側面窒化膜（５７）を開口し、該開口された側
面窒化膜のパタンを利用して前記基板（５１）の所定の
部位までエッチングしてから、このエッチング部位に絶
縁物を埋没して、前記除去された側面窒化膜（５７）の
パタンに対応した幅をもっており、絶縁物によって満た
された溝（５９）を形成する工程、 ｅ）前記溝によって隔離された活性領域の窒化膜（５
５）と非活性領域のパッド酸化膜（５２）をそれぞれ露
出させてから、基板を熱酸化してバーズ−ビークのない
フィールド酸化膜（５０）を形成する工程、および ｆ）前記活性領域に残存しているパッド酸化膜（５２）
の上部の層を順に除去する工程、 を含んで構成される半導体装置の素子の隔離方法。 - 【請求項２】前記絶縁物によって満たされた溝（５９）
の幅が３μｍ以下であり、その深さは５μｍ以下である
こと、 を特徴とする請求項１記載の半導体装置の素子の隔離方
法。 - 【請求項３】前記（ｄ）工程の溝（５９）を満たす絶縁
物は、ＢＰＳＧ（Boron Phosphorous Silica Glass）、
Ｓｉ3Ｎ4またはポリイミドのうちの一つからなること、 を特徴とする請求項１記載の半導体装置の素子の隔離方
法。 - 【請求項４】半導体装置の製造のためのＬＯＣＯＳ（Lo
cal Oxidation of Silicon）方法にいて、 ａ）半導体基板（６１）の全面にパッド酸化膜（６
２）、ポリシリコン層（６３）、硅素酸化膜（６４）、
窒化膜（６５）および多結晶硅素の薄膜（６６）を順次
的に形成する工程、 ｂ）トレンチの隔離マスクを利用して前記基板（６１）
の所定の部位を包含し、前記基板上に形成された各層を
貫いて基板内に達する深さをもつトレンチを形成するた
めのトレンチエッチング工程、 ｃ）前記トレンチのパタンを充分に被覆することができ
る程度の厚さに隔離絶縁膜（６７）を塗布する工程、 ｄ）前記多結晶硅素の薄膜（６６）を１次の研磨中止膜
として利用し、前記窒化膜（６５）を２次の研磨中止膜
として利用して前記隔離絶縁膜（６７）を機械化学的な
研磨方法によって平坦化する工程、 ｅ）前記平坦化された隔離絶縁膜（６７）によって定義
された活性領域の上部を後続工程の熱酸化から保護する
ために、前記隔離絶縁膜（６７）を包含した活性領域の
上部に窒化膜のパタン（６５′）を形成する工程、 ｆ）前記非活性領域のパッド酸化膜（６２）を露出させ
てから、基板を熱酸化してバーズ−ビークのないフィー
ルド酸化膜（６０）を形成する工程、 ｇ）前記活性領域に残存しているパッド酸化膜（５２）
の上部の層を順に除去する工程、 を含んで構成される半導体装置の素子の隔離方法。 - 【請求項５】前記（ｂ）工程において形成されたトレン
チのパタンの幅は３μｍ以下であり、トレンチのパタン
の深さは５μｍ以下であること、 を特徴とする請求項４記載の半導体装置の素子の隔離方
法。 - 【請求項６】前記１次の研磨中止膜として使用された前
記多結晶硅素の薄膜（６６）の厚さと、２次の研磨中止
膜として使用された窒化膜（６５）の厚さとは、前記隔
離絶縁膜（６７）との研磨比を考慮して決定され、 前記ポリシリコン層（６３）の厚さは約２０００Åであ
り、前記パッド酸化膜（６２）の厚さは約３００〜５０
０Åであること、 を特徴とする請求項４記載の半導体装置の素子の隔離方
法。 - 【請求項７】前記（ｃ）工程において塗布される隔離絶
縁膜（６７）は、ＢＰＳＧ（BoronPhosphorous Silica
Glass）、Ｓｉ3Ｎ4またはポリイミドのうちの一つから
なること、 を特徴とする請求項４記載の半導体装置の素子の隔離方
法。 - 【請求項８】 半導体装置の製造のためのＬＯＣＯＳ方
法において、 ａ）半導体基板（５１）上にパッド酸化膜（５２）、ポ
リシリコン層（５３）、硅素酸化膜（５４）、窒化膜
（５５）および硅素酸化膜（５６）を、順次、形成する
工程、 ｂ）活性領域を定義してから、非活性領域の前記硅素酸
化膜（５６）、窒化膜（５５）および硅素酸化膜（５
４）を、順次、エッチングする工程、 ｃ）定義された活性領域の側面に側面窒化膜（５７）を
形成し、前記非活性領域の露出されたポリシリコン層
（５３）の上部に絶縁層（５８）を形成する工程、 ｄ）前記側面窒化膜（５７）を開口し、該開口された側
面窒化膜のパタンを利用して前記基板（５１）の所定の
部位までエッチングしてから、このエッチング部位に絶
縁物を埋没して、前記除去された側面窒化膜（５７）の
パタンに対応した幅をもっており、絶縁物によって満た
された溝（５９）を形成する工程、 ｅ）前記溝によって隔離された活性領域の窒化膜（５
５）と非活性領域のパッド酸化膜（５２）をそれぞれ露
出させてから、基板の全面に、ポリシリコン層（５
５′）を蒸着する工程、 ｆ）前記基板を熱酸化して、フィールド酸化膜（５０）
を形成する工程、および、 ｇ）前記活性領域に残存しているパッド酸化膜（５２）
の上部の層を順に除去する工程、 を含んで構成される半導体装置の素子の隔離方法。 - 【請求項９】前記（ｅ）工程において、掲載されるポリ
シリコン層（５５′）は、ポリシリコンの迅速な酸化特
性を利用すると同時に前記窒化膜（５５）のストレーン
を防止するための層であり、約４００Å厚さで形成され
ること を特徴とする請求項８記載の半導体装置の素子の
隔離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-30900 | 1994-11-23 | ||
| KR1019940030900A KR0148602B1 (ko) | 1994-11-23 | 1994-11-23 | 반도체 장치의 소자 격리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148554A JPH08148554A (ja) | 1996-06-07 |
| JP2629141B2 true JP2629141B2 (ja) | 1997-07-09 |
Family
ID=19398731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6307946A Expired - Fee Related JP2629141B2 (ja) | 1994-11-23 | 1994-12-12 | 半導体装置の素子の隔離方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5874347A (ja) |
| JP (1) | JP2629141B2 (ja) |
| KR (1) | KR0148602B1 (ja) |
| DE (1) | DE4444609C2 (ja) |
| FR (1) | FR2727245B1 (ja) |
| GB (1) | GB2295487B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414230B1 (ko) * | 1996-12-24 | 2004-03-26 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
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| KR100576249B1 (ko) * | 2001-04-27 | 2006-05-03 | 서울전자통신(주) | 다이아몬드 박막을 이용한 표면 탄성파 필터 및 그의 제조 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4331708A (en) * | 1980-11-04 | 1982-05-25 | Texas Instruments Incorporated | Method of fabricating narrow deep grooves in silicon |
| JPS5864044A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
| JPS59139643A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6038832A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS6054453A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| US4597164A (en) * | 1984-08-31 | 1986-07-01 | Texas Instruments Incorporated | Trench isolation process for integrated circuit devices |
| IT1200725B (it) * | 1985-08-28 | 1989-01-27 | Sgs Microelettronica Spa | Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa |
| US4630356A (en) * | 1985-09-19 | 1986-12-23 | International Business Machines Corporation | Method of forming recessed oxide isolation with reduced steepness of the birds' neck |
| WO1988004106A1 (en) * | 1986-11-24 | 1988-06-02 | Xicor, Inc. | Apparatus and method for forming self-aligned trench isolation |
| JPS63300526A (ja) * | 1987-05-29 | 1988-12-07 | Sony Corp | 半導体装置の製造方法 |
| US5002898A (en) * | 1989-10-19 | 1991-03-26 | At&T Bell Laboratories | Integrated-circuit device isolation |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
| US5240512A (en) * | 1990-06-01 | 1993-08-31 | Texas Instruments Incorporated | Method and structure for forming a trench within a semiconductor layer of material |
| US5130268A (en) * | 1991-04-05 | 1992-07-14 | Sgs-Thomson Microelectronics, Inc. | Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby |
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