JP2626532B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にLDD構造を有するMISトランジ
スタとその製造方法に関する。
造方法に関し、特にLDD構造を有するMISトランジ
スタとその製造方法に関する。
【0002】
【従来の技術】LSIの微細化が進むにつれてMOSト
ランジスタの内部電界が高くなったため、デバイスの信
頼性を確保するために、ドレイン端部に低濃度の不純物
拡散層を形成して電界を緩和させるLDD構造が広く用
いられるようになった。また、通常のLDD構造では、
熱処理後の不純物拡散層がゲートの下に回り込んで実効
的なゲート長が必要以上に短くなってしまい、短チャネ
ル効果を抑えるのが難しいという欠点があった。この欠
点を克服するために、酸化シリコン膜でゲート電極を覆
った後に低濃度拡散層を形成することによって実効的な
ゲート長を長くして短チャネル効果を抑制する構造が、
特開昭64−55866号公報に開示されている。この
従来例についてその製造工程に沿って説明する。
ランジスタの内部電界が高くなったため、デバイスの信
頼性を確保するために、ドレイン端部に低濃度の不純物
拡散層を形成して電界を緩和させるLDD構造が広く用
いられるようになった。また、通常のLDD構造では、
熱処理後の不純物拡散層がゲートの下に回り込んで実効
的なゲート長が必要以上に短くなってしまい、短チャネ
ル効果を抑えるのが難しいという欠点があった。この欠
点を克服するために、酸化シリコン膜でゲート電極を覆
った後に低濃度拡散層を形成することによって実効的な
ゲート長を長くして短チャネル効果を抑制する構造が、
特開昭64−55866号公報に開示されている。この
従来例についてその製造工程に沿って説明する。
【0003】この従来例は、LDD構造を有するNチャ
ネルMOSトランジスタの製造方法に関し、ゲート電極
形成後に第1の絶縁膜として酸化シリコン膜を気相成長
させ、ゲート電極とその側面の酸化シリコン膜をマスク
として低濃度のイオン注入を行うことにより、ゲート電
極をマスクとして注入する場合に比較して低濃度拡散層
を酸化シリコン膜の厚さ分だけゲート電極下部から遠く
なるように形成し、アニール時における横方向拡散に備
えた例である。
ネルMOSトランジスタの製造方法に関し、ゲート電極
形成後に第1の絶縁膜として酸化シリコン膜を気相成長
させ、ゲート電極とその側面の酸化シリコン膜をマスク
として低濃度のイオン注入を行うことにより、ゲート電
極をマスクとして注入する場合に比較して低濃度拡散層
を酸化シリコン膜の厚さ分だけゲート電極下部から遠く
なるように形成し、アニール時における横方向拡散に備
えた例である。
【0004】すなわち、図7(a)に示すように、あら
かじめ選択酸化によりフィールド酸化膜2を形成してP
型シリコン基板の表面に素子形成領域3を区画し、ゲー
ト酸化膜4を形成し多結晶シリコンなどのゲート電極材
料を被着し、パターニングを行ってゲート電極5を形成
する。
かじめ選択酸化によりフィールド酸化膜2を形成してP
型シリコン基板の表面に素子形成領域3を区画し、ゲー
ト酸化膜4を形成し多結晶シリコンなどのゲート電極材
料を被着し、パターニングを行ってゲート電極5を形成
する。
【0005】次に図7(b)に示すように、上述のよう
な基板表面の全面に例えば酸化シリコンからなる第1の
絶縁膜6をCVD法などによって被着する。このときの
第1の絶縁膜6の膜厚は、拡散層がゲート電極直下部に
回り込まないように後のイオン注入と熱処理条件を考慮
して決定される。
な基板表面の全面に例えば酸化シリコンからなる第1の
絶縁膜6をCVD法などによって被着する。このときの
第1の絶縁膜6の膜厚は、拡散層がゲート電極直下部に
回り込まないように後のイオン注入と熱処理条件を考慮
して決定される。
【0006】次に図7(c)に示すように、例えばリン
などの不純物イオンを第1の絶縁膜6を貫通するエネル
ギーで注入することによって、低濃度不純物導入を行
い、P型シリコン基板1の表面部に低濃度不純物注入領
域10−1,10−2を形成する。このとき、ゲート電
極5が充分に厚ければゲート電極5と第1の絶縁膜6の
垂直部の下には不純物は導入されない。
などの不純物イオンを第1の絶縁膜6を貫通するエネル
ギーで注入することによって、低濃度不純物導入を行
い、P型シリコン基板1の表面部に低濃度不純物注入領
域10−1,10−2を形成する。このとき、ゲート電
極5が充分に厚ければゲート電極5と第1の絶縁膜6の
垂直部の下には不純物は導入されない。
【0007】次に図8(a)に示すように、上述の基板
の全面に酸化シリコンからなる第2の絶縁膜8を気相成
長させる。
の全面に酸化シリコンからなる第2の絶縁膜8を気相成
長させる。
【0008】次に、図8(b)に示すように、異方性エ
ッチングによって第2の絶縁膜8の一部と第1の絶縁膜
6の水平部を除去する。これによってゲート電極5の側
面にスペーサ11ができる。
ッチングによって第2の絶縁膜8の一部と第1の絶縁膜
6の水平部を除去する。これによってゲート電極5の側
面にスペーサ11ができる。
【0009】次に、図8(c)に示すように、ゲート電
極4とスペーサ11とをマスクとして、例えばヒ素のイ
オン注入などによって高濃度不純物導入を行った後、ア
ニールを行い、P型シリコン基板1の表面部に、低濃度
拡散層9−1a,9−2a(低濃度不純物注入領域10
−1,10−2が拡散によって拡がったもの)および高
濃度拡散層9−1b,9−2bを形成する。
極4とスペーサ11とをマスクとして、例えばヒ素のイ
オン注入などによって高濃度不純物導入を行った後、ア
ニールを行い、P型シリコン基板1の表面部に、低濃度
拡散層9−1a,9−2a(低濃度不純物注入領域10
−1,10−2が拡散によって拡がったもの)および高
濃度拡散層9−1b,9−2bを形成する。
【0010】この結果、アニールによって仮に横方向の
拡散が生じたとしても、チャネル長を十分な長さに保つ
ことができる。しかし、短チャネル効果を抑えるために
は、浅い拡散層を形成しなければならず、低濃度不純物
注入領域の縦方向拡散を抑える必要がある。一般に、低
濃度拡散層の不純物濃度は高濃度拡散層の100分の1
程度なので、ソース・ドレインの寄生抵抗は、ほとんど
低濃度拡散層の広がり抵抗できまる。よってこの部分を
浅くするほど、トランジスタの寄生抵抗が高くなって電
流駆動力が下がってしまう。
拡散が生じたとしても、チャネル長を十分な長さに保つ
ことができる。しかし、短チャネル効果を抑えるために
は、浅い拡散層を形成しなければならず、低濃度不純物
注入領域の縦方向拡散を抑える必要がある。一般に、低
濃度拡散層の不純物濃度は高濃度拡散層の100分の1
程度なので、ソース・ドレインの寄生抵抗は、ほとんど
低濃度拡散層の広がり抵抗できまる。よってこの部分を
浅くするほど、トランジスタの寄生抵抗が高くなって電
流駆動力が下がってしまう。
【0011】
【発明が解決しようとする課題】上述のような従来の半
導体装置は、デバイスの信頼性を確保するためにソース
・ドレイン端に低濃度拡散層を有しているが、短チャネ
ル効果を抑えるためにこの拡散層を浅く形成すると、拡
がり抵抗が高くなり、トランジスタの電流駆動能力が下
がってしまうという欠点がある。
導体装置は、デバイスの信頼性を確保するためにソース
・ドレイン端に低濃度拡散層を有しているが、短チャネ
ル効果を抑えるためにこの拡散層を浅く形成すると、拡
がり抵抗が高くなり、トランジスタの電流駆動能力が下
がってしまうという欠点がある。
【0012】そこで本発明の目的は、ソース・ドレイン
端の低濃度拡散層を浅く形成しても、寄生抵抗が大きく
ならないMISトランジスタを有する半導体装置を提供
することにある。
端の低濃度拡散層を浅く形成しても、寄生抵抗が大きく
ならないMISトランジスタを有する半導体装置を提供
することにある。
【0013】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板表面にゲート絶縁膜を介して設けられたゲー
ト電極と、前記ゲート電極の側面に設けられた第1の絶
縁性スペーサと、前記第1の絶縁性スペーサおよび前記
半導体基板表面に接して前記ゲート電極の両側に設けら
れたシリコン膜と、前記第1の絶縁性スペーサの側面お
よび前記シリコン膜の一部に接して設けられた第2の絶
縁性スペーサと、前記ゲート電極下の領域を挟んで前記
半導体基板の表面部にそれぞれ選択的に形成された一対
のソース・ドレイン拡散層とを有し、前記ソース・ドレ
イン拡散層が前記ゲート電極下の領域側の低濃度拡散層
と前記低濃度拡散層に連結する高濃度拡散層からなり、
前記シリコン膜が前記第1の絶縁性スペーサ側の低濃度
不純物領域と前記低濃度不純物領域に連結する高濃度不
純物領域とからなるMISトランジスタを有するという
ものである。
半導体基板表面にゲート絶縁膜を介して設けられたゲー
ト電極と、前記ゲート電極の側面に設けられた第1の絶
縁性スペーサと、前記第1の絶縁性スペーサおよび前記
半導体基板表面に接して前記ゲート電極の両側に設けら
れたシリコン膜と、前記第1の絶縁性スペーサの側面お
よび前記シリコン膜の一部に接して設けられた第2の絶
縁性スペーサと、前記ゲート電極下の領域を挟んで前記
半導体基板の表面部にそれぞれ選択的に形成された一対
のソース・ドレイン拡散層とを有し、前記ソース・ドレ
イン拡散層が前記ゲート電極下の領域側の低濃度拡散層
と前記低濃度拡散層に連結する高濃度拡散層からなり、
前記シリコン膜が前記第1の絶縁性スペーサ側の低濃度
不純物領域と前記低濃度不純物領域に連結する高濃度不
純物領域とからなるMISトランジスタを有するという
ものである。
【0014】また、本発明の半導体装置の製造方法は、
半導体基板の表面部に素子分離構造体を形成して素子形
成領域を区画する工程と、前記素子形成領域表面にゲー
ト絶縁膜を形成し前記ゲート絶縁膜を介して前記素子形
成領域と交差するゲート電極を形成する工程と、第1の
絶縁膜を全面に形成し異方性エッチングを行ない前記ゲ
ート電極の側面に残して第1の絶縁性スペーサを形成す
るとともに前記素子形成領域のうち前記ゲート電極また
は第1の絶縁性スペーサで覆われていない部分の半導体
基板表面を露出させる工程と、前記半導体基板表面の露
出面にシリコン膜を選択成長させる工程と、前記シリコ
ン膜に前記半導体基板表面部と逆導電型の第1の不純物
イオンを注入する工程と、第2の絶縁膜を全面に形成し
異方性エッチングを行なって前記第1の絶縁性スペーサ
の側面に残して第2の絶縁性スペーサを形成する工程
と、前記第2の絶縁性スペーサをマスクとして前記ポリ
シリコン膜に前記第1の不純物イオンと同じ導電型の第
2の不純物イオンを注入する工程と、前記ポリシリコン
膜から第1,第2の不純物をそれぞれ前記半導体基板の
表面部に拡散させてソース・ドレイン拡散層として互い
に連結する低濃度拡散層および高濃度拡散層とを形成す
る工程とを含むMISトランジスタ形成工程を有すると
いうものである。
半導体基板の表面部に素子分離構造体を形成して素子形
成領域を区画する工程と、前記素子形成領域表面にゲー
ト絶縁膜を形成し前記ゲート絶縁膜を介して前記素子形
成領域と交差するゲート電極を形成する工程と、第1の
絶縁膜を全面に形成し異方性エッチングを行ない前記ゲ
ート電極の側面に残して第1の絶縁性スペーサを形成す
るとともに前記素子形成領域のうち前記ゲート電極また
は第1の絶縁性スペーサで覆われていない部分の半導体
基板表面を露出させる工程と、前記半導体基板表面の露
出面にシリコン膜を選択成長させる工程と、前記シリコ
ン膜に前記半導体基板表面部と逆導電型の第1の不純物
イオンを注入する工程と、第2の絶縁膜を全面に形成し
異方性エッチングを行なって前記第1の絶縁性スペーサ
の側面に残して第2の絶縁性スペーサを形成する工程
と、前記第2の絶縁性スペーサをマスクとして前記ポリ
シリコン膜に前記第1の不純物イオンと同じ導電型の第
2の不純物イオンを注入する工程と、前記ポリシリコン
膜から第1,第2の不純物をそれぞれ前記半導体基板の
表面部に拡散させてソース・ドレイン拡散層として互い
に連結する低濃度拡散層および高濃度拡散層とを形成す
る工程とを含むMISトランジスタ形成工程を有すると
いうものである。
【0015】
【実施例】図1(a)は本発明の第1の実施例のMOS
トランジスタの主要部を示す平面図、図1(b)は図1
(a)のX−X線断面図である。
トランジスタの主要部を示す平面図、図1(b)は図1
(a)のX−X線断面図である。
【0016】この実施例はフィールド酸化膜2(素子分
離構造体)で区画された素子形成領域3のP型シリコン
基板1表面に厚さ3〜10nmの酸化シリコン膜からな
るゲート絶縁膜4を介して設けられたゲート電極5と、
ゲート電極5の側面に設けられた第1の絶縁性スペーサ
6Aaと、第1の絶縁性スペーサ6AaおよびP型シリ
コン基板1表面に接してゲート電極5の両側に設けられ
たシリコン膜と、第1の絶縁性スペーサ6Aaの側面お
よび前述のシリコン膜の一部に接して設けられた第2の
絶縁性スペーサ8Aaと、ゲート電極6下の領域を挟ん
でP型シリコン基板1の表面部にそれぞれ選択的に形成
された一対のソース・ドレイン拡散層とを有し、前述の
ソース・ドレイン拡散層がゲート電極5下の領域側の低
濃度拡散層9−1Aa,9−2Aaと低濃度拡散層9−
1Aa,9−2Aaにそれぞれ連結する高濃度拡散層9
−1Ab,9−2Abからなり、前述のシリコン膜が第
1の絶縁性スペーサ6Aa側の低濃度不純物領域7−1
c,7−2cと低濃度不純物領域7−1c,7−2cに
それぞれ連結する高濃度不純物領域7−1d,7−2d
とからなるMOSトランジスタを有するというものであ
る。
離構造体)で区画された素子形成領域3のP型シリコン
基板1表面に厚さ3〜10nmの酸化シリコン膜からな
るゲート絶縁膜4を介して設けられたゲート電極5と、
ゲート電極5の側面に設けられた第1の絶縁性スペーサ
6Aaと、第1の絶縁性スペーサ6AaおよびP型シリ
コン基板1表面に接してゲート電極5の両側に設けられ
たシリコン膜と、第1の絶縁性スペーサ6Aaの側面お
よび前述のシリコン膜の一部に接して設けられた第2の
絶縁性スペーサ8Aaと、ゲート電極6下の領域を挟ん
でP型シリコン基板1の表面部にそれぞれ選択的に形成
された一対のソース・ドレイン拡散層とを有し、前述の
ソース・ドレイン拡散層がゲート電極5下の領域側の低
濃度拡散層9−1Aa,9−2Aaと低濃度拡散層9−
1Aa,9−2Aaにそれぞれ連結する高濃度拡散層9
−1Ab,9−2Abからなり、前述のシリコン膜が第
1の絶縁性スペーサ6Aa側の低濃度不純物領域7−1
c,7−2cと低濃度不純物領域7−1c,7−2cに
それぞれ連結する高濃度不純物領域7−1d,7−2d
とからなるMOSトランジスタを有するというものであ
る。
【0017】次に、この実施例の製造方法について説明
する。
する。
【0018】図1,図2(a)に示すように、P型シリ
コン基板1の表面部に素子分離構造体としてフィールド
酸化膜2を形成して素子形成領域3を区画し、素子形成
領域3表面にゲート絶縁膜4を形成し、厚さ100〜2
00nmの多結晶シリコン膜と厚さ20〜100nmの
酸化シリコン膜12を順次に被着し、パターニングを行
ないゲート電極5を形成する。
コン基板1の表面部に素子分離構造体としてフィールド
酸化膜2を形成して素子形成領域3を区画し、素子形成
領域3表面にゲート絶縁膜4を形成し、厚さ100〜2
00nmの多結晶シリコン膜と厚さ20〜100nmの
酸化シリコン膜12を順次に被着し、パターニングを行
ないゲート電極5を形成する。
【0019】次に図2(b)に示すように、上述のよう
な基体の表面全面に例えば酸化シリコンからなる第1の
絶縁膜6AをCVD法等により被着する(ゲート電極5
の上には酸化シリコン膜12が残ったままである)。こ
のときの第1の絶縁膜6Aの膜厚は、ゲート電極直下部
に低濃度拡散層がほとんど回り込んで形成されないよう
にすれば良く30〜100nmが適当である。
な基体の表面全面に例えば酸化シリコンからなる第1の
絶縁膜6AをCVD法等により被着する(ゲート電極5
の上には酸化シリコン膜12が残ったままである)。こ
のときの第1の絶縁膜6Aの膜厚は、ゲート電極直下部
に低濃度拡散層がほとんど回り込んで形成されないよう
にすれば良く30〜100nmが適当である。
【0020】図2(c)に示すように、異方性エッチン
グによって第1の絶縁膜6Aの水平部を除去し、第1の
絶縁膜6Aのうち少なくともゲート電極5の側面に接し
た部分を残す。すなわちゲート電極5、および酸化シリ
コン膜11の側面に第1の絶縁性スペーサ6Aaが形成
される。このときゲート電極5,第1の絶縁性スペーサ
6Aaの設けられていない部分の素子形成領域のP型シ
リコン基板表面を露出させる。
グによって第1の絶縁膜6Aの水平部を除去し、第1の
絶縁膜6Aのうち少なくともゲート電極5の側面に接し
た部分を残す。すなわちゲート電極5、および酸化シリ
コン膜11の側面に第1の絶縁性スペーサ6Aaが形成
される。このときゲート電極5,第1の絶縁性スペーサ
6Aaの設けられていない部分の素子形成領域のP型シ
リコン基板表面を露出させる。
【0021】次に図2(d)に示すように、P型シリコ
ン基板1の露出面にCVD法等により選択的に単結晶ま
たは多結晶のシリコン膜7−1,7−2を成長させる。
このシリコン膜7−1,7−2の膜厚は大きいほどソー
ス・ドレインの寄生抵抗は小さくなるが後のイオン注入
の深さを制御するのがむずかしくなるため50nm〜1
00nm程度が適当である。
ン基板1の露出面にCVD法等により選択的に単結晶ま
たは多結晶のシリコン膜7−1,7−2を成長させる。
このシリコン膜7−1,7−2の膜厚は大きいほどソー
ス・ドレインの寄生抵抗は小さくなるが後のイオン注入
の深さを制御するのがむずかしくなるため50nm〜1
00nm程度が適当である。
【0022】次に図3(a)に示すように、シリコン膜
7−1,7−2に5×1012〜2×1014cm-2のリン
イオンを注入する。この時の注入エネルギーは拡散後に
リンがゲート電極直下部端まで届くように決めれば良
く、10〜40keV程度が適当である。
7−1,7−2に5×1012〜2×1014cm-2のリン
イオンを注入する。この時の注入エネルギーは拡散後に
リンがゲート電極直下部端まで届くように決めれば良
く、10〜40keV程度が適当である。
【0023】次に図3(b)に示すように、基体の表面
全面あるいは一部(ゲート電極とその近傍上)に例えば
酸化シリコンからなる第2の絶縁膜8AをCVD法等に
より被着形成する。このときの第2の絶縁膜8Aの膜厚
は、ゲート電極直下部両端から高濃度拡散層を離す寸法
に応じて決定すれば良く、50〜150nmが適当であ
る。
全面あるいは一部(ゲート電極とその近傍上)に例えば
酸化シリコンからなる第2の絶縁膜8AをCVD法等に
より被着形成する。このときの第2の絶縁膜8Aの膜厚
は、ゲート電極直下部両端から高濃度拡散層を離す寸法
に応じて決定すれば良く、50〜150nmが適当であ
る。
【0024】次に図3(c)に示すように、異方性エッ
チングによって第2の絶縁膜8Aの水平部を除去し、第
2の絶縁膜8Aのうち少なくとも第1の絶縁性スペーサ
6Aaの側面に接した部分を残し、第1の絶縁性スペー
サ6Aaに接して第2の絶縁性スペーサ8Aaが形成さ
れる。
チングによって第2の絶縁膜8Aの水平部を除去し、第
2の絶縁膜8Aのうち少なくとも第1の絶縁性スペーサ
6Aaの側面に接した部分を残し、第1の絶縁性スペー
サ6Aaに接して第2の絶縁性スペーサ8Aaが形成さ
れる。
【0025】次に図3(d)に示すように、シリコン膜
7−1,7−2に5×1014〜1×1016cm-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めればよく、50
〜100keVが適当である。こうして、シリコン膜7
−1,7−2にリン注入領域7−1a,7−2aとヒ素
注入領域7−1b,7−2bができる。
7−1,7−2に5×1014〜1×1016cm-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めればよく、50
〜100keVが適当である。こうして、シリコン膜7
−1,7−2にリン注入領域7−1a,7−2aとヒ素
注入領域7−1b,7−2bができる。
【0026】次に、1000℃,10秒程度の熱処理を
行ない、リンおよびヒ素をシリコン基板に拡散させるこ
とにより、図1に示すように、ソース・ドレイン低濃度
拡散層9−1Aa,9−2Aa(リンの拡散による)、
ソース・ドレイン高濃度拡散層9−1Ab,9−2Ab
を形成する。同時に、ポリシリコン膜の低濃度不純物領
域7−1c,7−2c、高濃度不純物領域7−1d,7
−2dが形成される。
行ない、リンおよびヒ素をシリコン基板に拡散させるこ
とにより、図1に示すように、ソース・ドレイン低濃度
拡散層9−1Aa,9−2Aa(リンの拡散による)、
ソース・ドレイン高濃度拡散層9−1Ab,9−2Ab
を形成する。同時に、ポリシリコン膜の低濃度不純物領
域7−1c,7−2c、高濃度不純物領域7−1d,7
−2dが形成される。
【0027】この後、通常の工程にしたがって図示しな
い層間絶縁膜を形成し、所定の位置に図示しない電極窓
を形成し、図示しない金属配線を施してNチャネルMO
Sトランジスタを完成する。
い層間絶縁膜を形成し、所定の位置に図示しない電極窓
を形成し、図示しない金属配線を施してNチャネルMO
Sトランジスタを完成する。
【0028】なお、PチャネルMOSトランジスタも以
上に準じて形成できることは言うまでもない。
上に準じて形成できることは言うまでもない。
【0029】ソース・ドレインがシリコン基板内の拡散
層とシリコン膜の2層構造になっているので寄生抵抗が
小さくできる。短チャネル効果の抑制にはシリコン基板
内の拡散層を浅くすればよいので、寄生抵抗が同じなら
一層浅い接合を形成できる。また、シリコン基板にイオ
ン注入を行なわなくてもよいので浅い接合の形成が容易
に行える。
層とシリコン膜の2層構造になっているので寄生抵抗が
小さくできる。短チャネル効果の抑制にはシリコン基板
内の拡散層を浅くすればよいので、寄生抵抗が同じなら
一層浅い接合を形成できる。また、シリコン基板にイオ
ン注入を行なわなくてもよいので浅い接合の形成が容易
に行える。
【0030】次に第2の実施例について説明する。
【0031】まず図4(a)に示すように、あらかじめ
選択酸化法で形成したフィールド酸化膜2で区画された
P型シリコン基板の素子形成領域上にゲート絶縁膜4を
介して多結晶シリコン等のゲート電極材料を被着し、パ
ターニングを行ないゲート電極5Aを形成する。
選択酸化法で形成したフィールド酸化膜2で区画された
P型シリコン基板の素子形成領域上にゲート絶縁膜4を
介して多結晶シリコン等のゲート電極材料を被着し、パ
ターニングを行ないゲート電極5Aを形成する。
【0032】次に図4(b)に示すように、上述のよう
な基体の表面全面に例えば酸化シリコンからなる第1の
絶縁膜6AをCVD法等により被着する。このときの第
1の絶縁膜6Aの膜厚は、P型シリコン基板のゲート電
極直下部に低濃度拡散層がほとんど回り込んで形成され
ないようにすれば良く30〜100nmが適当である。
な基体の表面全面に例えば酸化シリコンからなる第1の
絶縁膜6AをCVD法等により被着する。このときの第
1の絶縁膜6Aの膜厚は、P型シリコン基板のゲート電
極直下部に低濃度拡散層がほとんど回り込んで形成され
ないようにすれば良く30〜100nmが適当である。
【0033】次に図4(c)に示すように、異方性エッ
チングによって第1の絶縁膜6Aの水平部を除去し、第
1の絶縁膜6Aのうち少なくともゲート電極5Aの側面
に接した部分を残す。すなわちゲート電極5Aの側面に
第1の絶縁性スペーサ6Abが形成される。また、ゲー
ト電極5A、第1の絶縁性スペーサ6Abの設けられて
いない素子形成領域のP型シリコン基板表面を露出させ
る。
チングによって第1の絶縁膜6Aの水平部を除去し、第
1の絶縁膜6Aのうち少なくともゲート電極5Aの側面
に接した部分を残す。すなわちゲート電極5Aの側面に
第1の絶縁性スペーサ6Abが形成される。また、ゲー
ト電極5A、第1の絶縁性スペーサ6Abの設けられて
いない素子形成領域のP型シリコン基板表面を露出させ
る。
【0034】次に図4(d)に示すように、露出したP
型シリコン基板1の表面およびゲート電極6Ab上にC
VD法等により選択的に単結晶または多結晶のシリコン
膜7−1,7−2,7−3を成長させる。シリコン膜7
−1,7−2の膜厚は大きいほどソース・ドレインの寄
生抵抗は小さくなるが後のイオン注入の深さを制御する
のがむずかしくなるため50nm〜100nm程度が適
当である。
型シリコン基板1の表面およびゲート電極6Ab上にC
VD法等により選択的に単結晶または多結晶のシリコン
膜7−1,7−2,7−3を成長させる。シリコン膜7
−1,7−2の膜厚は大きいほどソース・ドレインの寄
生抵抗は小さくなるが後のイオン注入の深さを制御する
のがむずかしくなるため50nm〜100nm程度が適
当である。
【0035】次に図5(a)に示すように、シリコン膜
7−1,7−2,7−3に5×1012〜2×1014cm
-2のリンイオン注入する。この時の注入エネルギーは拡
散後にリンがゲート電極直下部端まで届くように決めれ
ば良く、10〜40keV程度が適当である。
7−1,7−2,7−3に5×1012〜2×1014cm
-2のリンイオン注入する。この時の注入エネルギーは拡
散後にリンがゲート電極直下部端まで届くように決めれ
ば良く、10〜40keV程度が適当である。
【0036】次に図5(b)に示すように、基体の表面
全面あるいは一部(ゲート電極とその近傍上)に例えば
酸化シリコンからなる第2の絶縁膜8AをCVD等によ
り被着する。このときの第2の絶縁膜8Aの膜厚は、ゲ
ート電極直下部両端からの高濃度拡散層を離す寸法に応
じて決定すれば良く、50〜150nmが適当である。
全面あるいは一部(ゲート電極とその近傍上)に例えば
酸化シリコンからなる第2の絶縁膜8AをCVD等によ
り被着する。このときの第2の絶縁膜8Aの膜厚は、ゲ
ート電極直下部両端からの高濃度拡散層を離す寸法に応
じて決定すれば良く、50〜150nmが適当である。
【0037】次に図5(c)に示すように、異方性エッ
チングによって第2の絶縁膜8Aの水平部を除去し、第
2の絶縁膜8Aのうち少なくとも第1の絶縁性スペーサ
6Abの側面に接した部分を残し、第1の絶縁性スペー
サ6Abに接して第2の絶縁性スペーサ8Abが形成さ
れる。
チングによって第2の絶縁膜8Aの水平部を除去し、第
2の絶縁膜8Aのうち少なくとも第1の絶縁性スペーサ
6Abの側面に接した部分を残し、第1の絶縁性スペー
サ6Abに接して第2の絶縁性スペーサ8Abが形成さ
れる。
【0038】次に図5(d)に示すように、シリコン膜
7−1〜7−3に5×1014〜1×1016cm-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めれば良く、50
〜100keV程度が適当である。
7−1〜7−3に5×1014〜1×1016cm-2のヒ素
イオンを注入する。この時の注入エネルギーは拡散後に
ヒ素がシリコン基板まで届くように決めれば良く、50
〜100keV程度が適当である。
【0039】次に、1000℃、10秒程度の熱処理を
行ない、リンおよびヒ素をシリコン基板に拡散させて、
ソース・ドレイン低濃度拡散層9−1Aa,9−2A
a,ソース・ドレイン高濃度拡散層9−1Ab、9−2
Abを形成する。
行ない、リンおよびヒ素をシリコン基板に拡散させて、
ソース・ドレイン低濃度拡散層9−1Aa,9−2A
a,ソース・ドレイン高濃度拡散層9−1Ab、9−2
Abを形成する。
【0040】同時に、ポリシリコン膜の低濃度不純物領
域7−1c,7−2c、高濃度不純物領域7−1d,7
−2d,高濃度シリコン膜7−3aが形成される。
域7−1c,7−2c、高濃度不純物領域7−1d,7
−2d,高濃度シリコン膜7−3aが形成される。
【0041】次に図6に示すように、7−1d,7−2
d,7−3a上にチタンなどの高融点金属を被着した後
に熱処理を行うことによって金属シリサイド膜13−
1,13−2,13−3を形成する。この金属シリサイ
ド膜を形成すると、ソース・ドレインの寄生抵抗を一層
小さくでき、ゲート電極の低抵抗化が利れ、一層高速動
作が可能となる利点がある。
d,7−3a上にチタンなどの高融点金属を被着した後
に熱処理を行うことによって金属シリサイド膜13−
1,13−2,13−3を形成する。この金属シリサイ
ド膜を形成すると、ソース・ドレインの寄生抵抗を一層
小さくでき、ゲート電極の低抵抗化が利れ、一層高速動
作が可能となる利点がある。
【0042】この後、通常の工程にしたがって、図示し
ない層間絶縁膜を形成し、所定の位置に図示しない電極
窓を形成し、図示しない金属配線を施してNチャネルM
OSトランジスタを完成する。
ない層間絶縁膜を形成し、所定の位置に図示しない電極
窓を形成し、図示しない金属配線を施してNチャネルM
OSトランジスタを完成する。
【0043】なお、PチャネルMOSトランジスタも以
上に準じて形成できることは言うまでもない。
上に準じて形成できることは言うまでもない。
【0044】第1の実施例では、第1の絶縁性スペーサ
6Aa形成時の異方性エッチングにおいてゲート電極5
がエッチングされないように酸化シリコン膜12を形成
したが、第2の実施例ではその必要がない。たとえ、ゲ
ート電極がエッチングされることがあっても、後にシリ
コン膜7−3が形成されるからである。
6Aa形成時の異方性エッチングにおいてゲート電極5
がエッチングされないように酸化シリコン膜12を形成
したが、第2の実施例ではその必要がない。たとえ、ゲ
ート電極がエッチングされることがあっても、後にシリ
コン膜7−3が形成されるからである。
【0045】
【発明の効果】以上の説明から明らかなように、本発明
は、ゲート電極側面の第1の絶縁性スペーサに接して素
子形成領域の一部にシリコン膜を設けてソース・ドレイ
ン領域を基板内の拡散層とシリコン膜との積層構造とす
ることによって、基板内部の拡散層を浅くすることがで
きる。あるいはソース・ドレインの寄生抵抗を下げるた
めに低濃度拡散層の濃度を比較的高くしても、基板内部
の拡散層が深くなって短チャネル効果が強くあらわれる
ようなこともない。したがって、MISトランジスタの
高い駆動能力を維持したまま、短チャネル効果を抑える
ことが可能となる。
は、ゲート電極側面の第1の絶縁性スペーサに接して素
子形成領域の一部にシリコン膜を設けてソース・ドレイ
ン領域を基板内の拡散層とシリコン膜との積層構造とす
ることによって、基板内部の拡散層を浅くすることがで
きる。あるいはソース・ドレインの寄生抵抗を下げるた
めに低濃度拡散層の濃度を比較的高くしても、基板内部
の拡散層が深くなって短チャネル効果が強くあらわれる
ようなこともない。したがって、MISトランジスタの
高い駆動能力を維持したまま、短チャネル効果を抑える
ことが可能となる。
【図1】本発明の第1の実施例のMOSトランジスタを
示す平面図(図1(a))および断面図(図1(b))
である。
示す平面図(図1(a))および断面図(図1(b))
である。
【図2】第1の実施例の製造方法の説明のため(a)〜
(d)に分図して示す工程順断面図である。
(d)に分図して示す工程順断面図である。
【図3】図2に対応する工程の次工程の説明のため
(a)〜(d)に分図して示す工程順断面図である。
(a)〜(d)に分図して示す工程順断面図である。
【図4】本発明の第2の実施例について製造工程に沿っ
て説明するため(a)〜(d)に分図して示す工程順断
面図である。
て説明するため(a)〜(d)に分図して示す工程順断
面図である。
【図5】図4に対応する次工程の説明のため(a)〜
(d)に分図して示す工程順断面図である。
(d)に分図して示す工程順断面図である。
【図6】図5に対応する次工程の説明のための断面図で
ある。
ある。
【図7】従来例について製造工程に沿って説明するため
(a)〜(c)に分図して示す工程順断面図である。
(a)〜(c)に分図して示す工程順断面図である。
【図8】図7に対応する次工程の説明のため(a)〜
(c)に分図して示す工程順断面図である。
(c)に分図して示す工程順断面図である。
1 P型シリコン基板 2 フィールド酸化膜 3 素子形成領域 4 ゲート絶縁膜 5 ゲート電極 6,6A 第1の絶縁膜 6Aa,6Ab 第1の絶縁性スペーサ 7−1,7−2 シリコン膜 7−1a,7−2a リン注入領域 7−1b,7−2b ヒ素注入領域 7−1c,7−2c 低濃度不純物領域 7−1d,7−2d 高濃度不純物領域 8,8A 第2の絶縁膜 8Aa,8Ab 第2の絶縁性スペーサ 9−1a,9−1Aa,9−2a,9−2Aa ソー
ス・ドレイン低濃度拡散層 9−1b,9−2Ab,9−2b,9−2ab ソー
ス・ドレイン低濃度拡散層 10−1,10−2 低濃度・不純物注入領域 11 スペーサ 12 酸化シリコン膜 13−1,13−2,13−3 金属シリサイド膜
ス・ドレイン低濃度拡散層 9−1b,9−2Ab,9−2b,9−2ab ソー
ス・ドレイン低濃度拡散層 10−1,10−2 低濃度・不純物注入領域 11 スペーサ 12 酸化シリコン膜 13−1,13−2,13−3 金属シリサイド膜
Claims (3)
- 【請求項1】 半導体基板表面にゲート絶縁膜を介して
設けられたゲート電極と、前記ゲート電極の側面に設け
られた第1の絶縁性スペーサと、前記第1の絶縁性スペ
ーサおよび前記半導体基板表面に接して前記ゲート電極
の両側に設けられたシリコン膜と、前記第1の絶縁性ス
ペーサの側面および前記シリコン膜の一部に接して設け
られた第2の絶縁性スペーサと、前記ゲート電極下の領
域を挟んで前記半導体基板の表面部にそれぞれ選択的に
形成された一対のソース・ドレイン拡散層とを有し、前
記ソース・ドレイン拡散層が前記ゲート電極下の領域側
の低濃度拡散層と前記低濃度拡散層に連結する高濃度拡
散層からなり、前記シリコン膜が前記第1の絶縁性スペ
ーサ側の低濃度不純物領域と前記低濃度不純物領域に連
結する高濃度不純物領域とからなるMISトランジスタ
を有することを特徴とする半導体装置。 - 【請求項2】 半導体基板の表面部に素子分離構造体を
形成して素子形成領域を区画する工程と、前記素子形成
領域表面にゲート絶縁膜を形成し前記ゲート絶縁膜を介
して前記素子形成領域と交差するゲート電極を形成する
工程と、第1の絶縁膜を全面に形成し異方性エッチング
を行ない前記ゲート電極の側面に残して第1の絶縁性ス
ペーサを形成するとともに前記素子形成領域のうち前記
ゲート電極または第1の絶縁性スペーサで覆われていな
い部分の半導体基板表面を露出させる工程と、前記半導
体基板表面の露出面にシリコン膜を選択成長させる工程
と、前記シリコン膜に前記半導体基板表面部と逆導電型
の第1の不純物イオンを注入する工程と、第2の絶縁膜
を全面に形成し異方性エッチングを行なって前記第1の
絶縁性スペーサの側面に残して第2の絶縁性スペーサを
形成する工程と、前記第2の絶縁性スペーサをマスクと
して前記ポリシリコン膜に前記第1の不純物イオンと同
じ導電型の第2の不純物イオンを注入する工程と、前記
ポリシリコン膜から第1,第2の不純物をそれぞれ前記
半導体基板の表面部に拡散させてソース・ドレイン拡散
層として互いに連結する低濃度拡散層および高濃度拡散
層とを形成する工程とを含むMISトランジスタ形成工
程を有することを特徴とする半導体装置の製造方法。 - 【請求項3】 第1の不純物イオンがリン・イオン、第
2の不純物イオンがヒ素イオンである請求項2記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5330333A JP2626532B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5330333A JP2626532B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07193235A JPH07193235A (ja) | 1995-07-28 |
JP2626532B2 true JP2626532B2 (ja) | 1997-07-02 |
Family
ID=18231456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5330333A Expired - Fee Related JP2626532B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2626532B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000043199A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
KR100546369B1 (ko) * | 2003-08-22 | 2006-01-26 | 삼성전자주식회사 | 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법 |
JP5114919B2 (ja) | 2006-10-26 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02222153A (ja) * | 1988-12-22 | 1990-09-04 | Texas Instr Inc <Ti> | 電界効果トランジスタおよびその製造方法 |
-
1993
- 1993-12-27 JP JP5330333A patent/JP2626532B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02222153A (ja) * | 1988-12-22 | 1990-09-04 | Texas Instr Inc <Ti> | 電界効果トランジスタおよびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH07193235A (ja) | 1995-07-28 |
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