JP2973955B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2973955B2
JP2973955B2 JP8348042A JP34804296A JP2973955B2 JP 2973955 B2 JP2973955 B2 JP 2973955B2 JP 8348042 A JP8348042 A JP 8348042A JP 34804296 A JP34804296 A JP 34804296A JP 2973955 B2 JP2973955 B2 JP 2973955B2
Authority
JP
Japan
Prior art keywords
forming
insulating film
semiconductor substrate
contact hole
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8348042A
Other languages
English (en)
Other versions
JPH10189471A (ja
Inventor
真吾 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP8348042A priority Critical patent/JP2973955B2/ja
Priority to US08/997,644 priority patent/US5933716A/en
Priority to KR1019970074435A priority patent/KR100255837B1/ko
Priority to CN97125879A priority patent/CN1186327A/zh
Publication of JPH10189471A publication Critical patent/JPH10189471A/ja
Application granted granted Critical
Publication of JP2973955B2 publication Critical patent/JP2973955B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、基板コンタクト
のために不純物導入を行う半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳＦＥＴにおいて、ソース・ドレイ
ン領域にそれぞれの電極配線を接続する場合、電極とソ
ース・ドレイン界面における接触抵抗を下げる必要があ
る。このために、ソース・ドレイン表面に新たに不純物
を導入してより高濃度とするようにしている。以下、Ｃ
ＭＯＳ構成を用いたＳＲＡＭ製造において、その不純物
導入プロセスを行う場合について説明する。
【０００３】まず、通常のプロセスによりｎチャネルＭ
ＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを形成する。す
なわち、図３（ａ）に示すように、まず、ｎ形の半導体
基板３１上の所定領域にｐ形ウエル３２を形成し、その
ｐ形ウエル３２上にゲート酸化膜３３を介してｎチャネ
ルＭＯＳＦＥＴを構成するゲート電極３４を形成し、ま
た、半導体基板３１上の他の所定領域上に、ゲート酸化
膜３３を介してｐチャネルＭＯＳＦＥＴを構成するゲー
ト電極３５を形成する。なお、ｎチャネルＭＯＳトラン
ジスタの領域とｐチャネルＭＯＳＦＥＴの領域は、フィ
ールド酸化膜３６で区画されている。引き続き、ソース
・ドレインとなるｎ形の拡散層３７およびｐ形の拡散層
３８を形成する。また、ｐ形ウエル３２上の他の領域に
おいて、ボディコンタクトのためのｎ形の拡散層３７ａ
を形成する。
【０００４】次に、図３（ｂ）に示すように、ゲート電
極３４，３５およびフィールド酸化膜３６を含む半導体
基板３１上に、層間絶縁膜３９を形成する。ついで、図
３（ｃ）に示すように、層間絶縁膜３９の拡散層３７ａ
上の領域に、コンタクトホール３７ｂを形成する。そし
て、図３（ｄ）に示すように、このコンタクトホール３
７ｂ内に不純物がドープされた多結晶シリコンからなる
プラグ４０ａを埋め込み、これに接続するＧＮＤ配線４
０ｂを形成する。
【０００５】次に、図４（ｅ）に示すように、ＧＮＤ配
線４０ｂを含む層間絶縁膜３９上に平坦化層間絶縁膜４
１を形成する。また、図４（ｆ）に示すように、ソース
・ドレインとなる拡散層３７，３８が露出するようにコ
ンタクトホール４２，４３を形成する。そして、図４
（ｇ）に示すように、拡散層３７，３８にｐ形不純物を
イオン注入し、ｐ形の高濃度不純物導入層４４とｐ形の
高濃度不純物導入層４５を形成する。ついで、図４
（ｈ）に示すように、コンタクトホール４３部分を含む
ｐチャネルＭＯＳＦＥＴ形成領域をレジストパタン４６
で覆った状態で、ｎ形ＭＯＳＦＥＴを構成するソース・
ドレインとなる拡散層３７にｎ形不純物をイオン注入
し、ｎ形の高濃度不純物導入層４４ａを形成する。
【０００６】この高濃度不純物導入層４４，４５ａによ
り、ソース・ドレインに接続するソース・ドレイン配線
を形成した場合、その電極配線層と各拡散層３７，３８
とのコンタクト抵抗を下げることができる。また、上述
したように、ＧＮＤ配線とソース・ドレインに接続する
ソース・ドレイン配線を異なる層で形成する、すなわ
ち、多層配線構造とすることで、電極配線の取り回しに
余裕を持たせることができ、より集積度を向上させるこ
とが可能となる。
【０００７】
【発明が解決しようとする課題】ここで、従来では、以
上に説明したように、ソース・ドレインにおける電極配
線層とのコンタクト抵抗を下げるための不純物導入にお
いて、異なる導電形の不純物を所定の領域に導入するた
めに、工程が長くなるという問題があった。すなわち、
ｎ形不純物を導入するときは、ｐ形不純物が導入される
ところはレジストパタンなどによりマスクしておく必要
があり、このレジストパタン形成のためのフォトリソグ
ラフィを含む工程が必要となる。このため、異なる導電
形の不純物を、それぞれ所定の領域に導入する場合は、
どうしても工程が長くなってしまう。
【０００８】この発明は、以上のような問題点を解消す
るためになされたものであり、ｎチャネルＭＯＳＦＥＴ
と、ｐチャネルＭＯＳＦＥＴとが、同一基板上に形成さ
れている場合などの半導体装置の製造工程を、より短縮
できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に絶縁膜を形成する工程と、
絶縁膜の所定領域に第１と第２のコンタクトホールを形
成する工程と、第１のコンタクトホール内にその底部に
露出している半導体基板に接触して半導体層を形成する
工程と、第２のコンタクトホール底部の半導体基板表面
が見えない角度以上で、その絶縁膜をマスクとして半導
体基板に対して斜めにイオン注入を行う工程とを少なく
とも備えるようにした。以上示したようにすることで、
半導体基板に対して斜めにおこなったイオン注入では、
注入するイオンが第２のコンタクトホール底部に露出し
ている半導体基板には到達しない。
【００１０】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１，２は、この発明の実施の形態
における半導体装置の製造方法を示す説明図である。以
下、この図１，２を用いて、この発明における製造方法
の要部に関して説明する。まず、図１（ａ）に示すよう
に、ｎ形の半導体基板１上の所定領域にｐ形ウエル２を
形成し、そのｐ形ウエル２上にゲート酸化膜３を介して
ｎチャネルＭＯＳＦＥＴを構成するゲート電極４を形成
する。また、半導体基板１上の他の所定領域上に、ゲー
ト酸化膜３を介してｐチャネルＭＯＳＦＥＴを構成する
ゲート電極５を形成する。なお、ｎチャネルＭＯＳトラ
ンジスタの領域とｐチャネルＭＯＳＦＥＴの領域は、フ
ィールド酸化膜６で区画されている。引き続き、ソース
・ドレインとなるｎ形の拡散層７およびｐ形の拡散層８
を形成する。また、ｐ形ウエル２上の他の領域において
ボディコンタクトのためのｎ形の拡散層７ａを形成す
る。
【００１１】次に、図１（ｂ）に示すように、ゲート電
極４，５およびフィールド酸化膜６を含む半導体基板１
上に層間絶縁膜９を形成する。ついで、図１（ｃ）に示
すように、層間絶縁膜９の拡散層７ａ上の領域にコンタ
クトホール７ｂを形成する。ここで、この実施の形態で
は、同時に、拡散層７上にもコンタクトホール７ｃを形
成する。そして、図１（ｄ）に示すように、このコンタ
クトホール７ｂ内にｎ形の不純物がドープされた多結晶
シリコンからなるプラグ１０ａを埋め込み、コンタクト
ホール７ｃ内に、多結晶シリコンからなる埋め込み層１
０ｂを形成する。加えて、プラグ１０ａにおいては、こ
れに接続するＧＮＤ配線１０ｃを形成する。
【００１２】次に、図２（ｅ）に示すように、ＧＮＤ配
線１０ｃを含む層間絶縁膜９上に平坦化層間絶縁膜１１
を形成する。この平坦化層間絶縁膜１１は、例えばケミ
カル・メカニカル・ポリッシュ（ＣＭＰ）方など、通常
用いられる平坦化技術により平坦化するようにすればよ
い。ついで、図２（ｆ）に示すように、埋め込み層１０
ｂおよびソース・ドレインとなる拡散層８が露出するよ
うにコンタクトホール１２，１３を形成し、図２（ｇ）
に示すように、ｐ形不純物を垂直にイオン注入し、ｐ形
の不純物導入層１４とｐ形の高濃度不純物導入層１５を
形成する。ついで、図２（ｈ）に示すように、今度は、
ｎ形不純物を斜め方向からイオン注入し、ｎ形の高濃度
不純物導入層１４ａを形成する。ここで、このイオン注
入は、コンタクトホール１３底部の半導体基板１表面
（拡散層８）が見えない角度以上で、半導体基板１に対
して斜めに行うようにする。
【００１３】このように、このイオン注入では、不純物
イオンが斜め方向から飛来するため、深いコンタクトホ
ール１３の底面にはｎ形不純物イオンが到達しない。し
かし、浅いコンタクトホール１２の底面、すなわち埋め
込み層１０ｂ上にはｎ形不純物イオンが到達し、そこに
はｎ形の高濃度不純物導入層１４ａが形成されることに
なる。なお、この斜めに行うイオン注入は、１方向のみ
からおこなうのではなく、イオン注入処理対象基板を回
転させながらおこなうなど、半導体基板１に対して所定
の角度とした状態で全方位からイオン注入するようにし
た方がよい。
【００１４】以上のように形成した高濃度不純物導入層
１４ａ上にソース・ドレイン配線を形成すれば、従来と
同様に、そのコンタクト抵抗を低減することができる。
また、ｎチャネルＭＯＳＦＥＴを構成するソース・ドレ
インとなる拡散層７上には、ｎ形の不純物がドープされ
た多結晶シリコンからなる埋め込み層１０ｂがあり、こ
の表面のｎ形の高濃度不純物導入層１４ａを介してソー
ス・ドレイン配線が接続するので、やはりそのコンタク
ト抵抗を低減することができる。そして、この実施の形
態によれば、コンタクト抵抗を低減するために形成する
高濃度不純物導入層１４ａ，１５の形成において、それ
らが異なる導電形であっても、フォトリソグラフィによ
るレジストパタンを用いた選択イオン注入を行わない。
したがって、この実施の形態によれば、従来では必要で
あったフォトレジストパタンの形成工程を行わなくても
すむ。
【００１５】
【発明の効果】以上説明したように、この発明では、半
導体基板上に絶縁膜を形成する工程と、絶縁膜の所定領
域に第１と第２のコンタクトホールを形成する工程と、
第１のコンタクトホール内にその底部に露出している半
導体基板に接触して半導体層を形成する工程と、第２の
コンタクトホール底部の半導体基板表面が見えない角度
以上で、その絶縁膜をマスクとして半導体基板に対して
斜めにイオン注入を行う工程とを少なくとも備えるよう
にした。以上示したようにすることで、半導体基板に対
して斜めにおこなったイオン注入では、注入するイオン
が第２のコンタクトホール底部に露出している半導体基
板には到達しない。
【００１６】したがって、この発明によれば、従来では
フォトリソグラフィなどによるレジストパタンをマスク
として形成することで、イオン注入を選択的に行うよう
にしていたところを、そのレジストパタンを用いること
なく、選択的にイオン注入ができることになる。この結
果、この発明によれば、例えば、ｎチャネルＭＯＳＦＥ
ＴとｐチャネルＭＯＳＦＥＴとが同一基板上に形成され
ている半導体装置の製造工程を、より短縮できるという
効果を有する。
【図面の簡単な説明】
【図１】 この発明の実施の形態における半導体装置の
製造方法を示す説明図である。
【図２】 図１に続く、この発明の実施の形態における
半導体装置の製造方法を示す説明図である。
【図３】 従来の半導体装置の製造方法を示す説明図で
ある。
【図４】 図３に続く、従来の半導体装置の製造方法を
示す説明図である。
【符号の説明】
１…半導体基板、２…ｐ形ウエル、３…ゲート絶縁膜、
４，５…ゲート電極、６…フィールド酸化膜、７，７
ａ，８…拡散層、７ｂ，７ｃ，１２，１３…コンタクト
ホール、９…層間絶縁膜、１０ａ…プラグ、１０ｂ…埋
め込み層、１０ｃ…ＧＮＤ配線、１１…平坦化層間絶縁
膜、１４…不純物導入層、１４ａ，１５…高濃度不純物
導入層。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に絶縁膜を形成する工程
    と、 前記絶縁膜の所定領域に第１と第２のコンタクトホール
    を形成する工程と、 前記第１のコンタクトホール内にその底部に露出してい
    る前記半導体基板に接触して半導体層を形成する工程
    と、 前記第２のコンタクトホール底部の前記半導体基板表面
    が見えない角度以上で、前記絶縁膜をマスクとして前記
    半導体基板に対して斜めにイオン注入を行う工程とを少
    なくとも備えたことを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、 前記半導体層には、あらかじめ不純物が導入されている
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 半導体基板上に第１の絶縁膜を形成する
    工程と、 前記半導体基板の第１の領域上の前記第１の絶縁膜に第
    １のコンタクトホールを形成する工程と、 前記第１のコンタクトホール内に半導体層を充填する工
    程と、 前記半導体層を含めた前記第１の絶縁膜上に第２の絶縁
    膜を形成する工程と、 前記第１のコンタクトホールが形成されている領域の上
    の前記第２の絶縁膜に第２のコンタクトホールを形成
    し、同時に前記半導体基板の第２の領域上の第１の絶縁
    膜および第２の絶縁膜に第３のコンタクトホールを形成
    する工程と、 前記第２の絶縁膜をマスクとして前記半導体基板に対し
    て垂直に第２導電形のイオン注入を行う工程と、 前記第３のコンタクトホール底部の前記半導体基板表面
    が見えない角度以上で、前記第２の絶縁膜をマスクとし
    て前記半導体基板に対して斜めに第１導電形のイオン注
    入を行う工程とを少なくとも備えたことを特徴とする半
    導体装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 前記半導体層には、あらかじめ第１導電形の不純物が導
    入されていることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 第１導電形の半導体基板上に第２導電形
    のウエルを形成する工程と、 前記ウエル領域上の所定位置にゲート絶縁膜を介して第
    １の電界効果トランジスタを構成する第１のゲート電極
    を形成し、前記半導体基板の前記ウエル外の領域の所定
    位置にゲート絶縁膜を介して第２の電界効果トランジス
    タを構成する第２のゲート電極を形成する工程と、 前記ウエル領域上の前記第１のゲート電極が形成された
    両脇に第１導電形の不純物領域からなる前記第１の電界
    効果トランジスタを構成する第１のソース・ドレイン、
    および、前記ウエルの他の領域に第１導電形の不純物領
    域からなるボディコンタクトを形成する工程と、 前記半導体基板上の前記第２のゲート電極が形成された
    両脇に第２導電形の不純物領域からなる前記第２の電界
    効果トランジスタを構成する第２のソース・ドレインを
    形成する工程と、 前記第１，２のゲート電極を含む前記半導体基板上に第
    １の層間絶縁膜を形成する工程と、 前記ボディコンタクトおよび前記第１のソース・ドレイ
    ン上の前記第１の層間絶縁膜に第１および第２のコンタ
    クトホールを形成する工程と、 前記第１および第２のコンタクトホールに第１導電形の
    不純物が導入された第１および第２の半導体層を充填す
    る工程と、 前記第１の半導体層に接触する電極配線層を形成する工
    程と、 前記電極配線および前記第２の半導体層を含む前記第１
    の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、 前記第２の半導体層上の前記第２の層間絶縁膜および前
    記第２のソース・ドレイン上の前記第１，第２の層間絶
    縁膜に、第３および第４のコンタクトホールを形成する
    工程と、 前記第２の層間絶縁膜をマスクとして前記半導体基板に
    対して垂直に第２導電形のイオン注入を行う工程と、 前記第４のコンタクトホール底部の前記第２のソース・
    ドレインが見えない角度以上で、前記第２の絶縁膜をマ
    スクとして前記半導体基板に対して斜めに第１導電形の
    イオン注入を行う工程とを少なくとも備えたことを特徴
    とする半導体装置の製造方法。
JP8348042A 1996-12-26 1996-12-26 半導体装置の製造方法 Expired - Fee Related JP2973955B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8348042A JP2973955B2 (ja) 1996-12-26 1996-12-26 半導体装置の製造方法
US08/997,644 US5933716A (en) 1996-12-26 1997-12-23 Method of making semiconductor device using oblique ion implantation
KR1019970074435A KR100255837B1 (ko) 1996-12-26 1997-12-26 반도체 디바이스 제조 방법
CN97125879A CN1186327A (zh) 1996-12-26 1997-12-26 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8348042A JP2973955B2 (ja) 1996-12-26 1996-12-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10189471A JPH10189471A (ja) 1998-07-21
JP2973955B2 true JP2973955B2 (ja) 1999-11-08

Family

ID=18394356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8348042A Expired - Fee Related JP2973955B2 (ja) 1996-12-26 1996-12-26 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US5933716A (ja)
JP (1) JP2973955B2 (ja)
KR (1) KR100255837B1 (ja)
CN (1) CN1186327A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101330056B (zh) * 2007-06-19 2010-05-19 中芯国际集成电路制造(上海)有限公司 用于在存储器结构中形成自对准共源极的方法和装置
US7727838B2 (en) * 2007-07-27 2010-06-01 Texas Instruments Incorporated Method to improve transistor Tox using high-angle implants with no additional masks
CN115565979A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种半导体晶体管结构及制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221041A (ja) * 1994-01-28 1995-08-18 Sony Corp 半導体装置の製造方法
JPH0982814A (ja) * 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法

Also Published As

Publication number Publication date
CN1186327A (zh) 1998-07-01
KR19980064707A (ko) 1998-10-07
KR100255837B1 (ko) 2000-05-01
JPH10189471A (ja) 1998-07-21
US5933716A (en) 1999-08-03

Similar Documents

Publication Publication Date Title
JP3175700B2 (ja) メタルゲート電界効果トランジスタの製造方法
JP3181695B2 (ja) Ｓｏｉ基板を用いた半導体装置の製造方法
JPH1050858A (ja) Ｃｍｏｓトランジスタ及びその製造方法
JPH11135779A (ja) 半導体装置及びその製造方法
JP3358611B2 (ja) 半導体装置の製造方法
JP2973955B2 (ja) 半導体装置の製造方法
JPH0738095A (ja) 半導体装置及びその製造方法
JP2626532B2 (ja) 半導体装置およびその製造方法
JP2001024186A (ja) 半導体装置の製造方法
US7253039B2 (en) Method of manufacturing CMOS transistor by using SOI substrate
JPH0864688A (ja) 半導体装置の製造方法
JP2005150565A (ja) 半導体装置及びその製造方法
JPH10326896A (ja) 半導体装置及びその製造方法
JP2596341B2 (ja) 半導体集積回路装置及びその製造方法
JPH0794721A (ja) 半導体装置及びその製造方法
JP3235091B2 (ja) Ｍｉｓ型半導体装置の製造方法
KR100192547B1 (ko) 반도체 소자 및 그 제조방법
JPH05145023A (ja) 半導体装置
JP2004158589A (ja) 半導体装置
JPH06267976A (ja) 半導体装置およびその製造方法
JP2008053275A (ja) 半導体装置及びその製造方法
JPH0127590B2 (ja)
JPH02150058A (ja) バイポーラｃｍｏｓ複合型半導体装置
JPH10163340A (ja) 半導体装置及びその製造方法
JPH11274476A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 11

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 11

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110903

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110903

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120903

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120903

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees