JP2615588B2 - Digital pulse demodulation circuit - Google Patents
Digital pulse demodulation circuitInfo
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.
Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第６図及び第７図） Ｄ発明が解決しようとする問題点 Ｅ問題点を解決するための手段（第１図） Ｆ作用（第１図） Ｇ実施例 （G1）復調の原理 （G2）Ｃパターンの検出方法 （G3）ウインドウの検出方法 （G4）実施例の構成（第１図〜第５図） Ｈ発明の効果 Ａ産業上の利用分野 本発明はデイジタルパルス復調回路に関し、例えばデ
イジタルビデオテープレコーダ（デイジタルVTR）に適
用し得るものである。A Industrial application field B Outline of the invention C Conventional technology (FIGS. 6 and 7) D Problems to be solved by the invention E Means to solve the problems (FIG. 1) F function (FIG. 1) 1) G embodiment (G1) Principle of demodulation (G2) C pattern detection method (G3) Window detection method (G4) Configuration of embodiment (FIGS. 1 to 5) Effect of H invention A Industrial BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital pulse demodulation circuit, and can be applied to, for example, a digital video tape recorder (digital VTR).
Ｂ発明の概要 本発明は、デイジタルパルス復調回路において、順次
入力するシリアル形態のM2FMデータをパラレルデータに
コード変換することにより、同時並列的にM2FMデータを
復調することができ、かくするにつき全体として消費電
力が少ない簡易な構成によつて高い繰り返し周波数のM2
FMデータを調節することができる。B. Summary of the Invention The present invention is capable of demodulating M 2 FM data simultaneously and in parallel in a digital pulse demodulation circuit by code-converting serially input serial M 2 FM data into parallel data. In general, M 2 of high repetition frequency
FM data can be adjusted.
Ｃ従来の技術 従来、デイジタルVTRにおいては、デイジタル符号化
した映像信号を記録する際に、デイジタルパルス復調回
路を用いて所望の信号形態の記録信号に変換して記録す
るようになされている。C Prior Art Conventionally, in a digital VTR, when a digitally coded video signal is recorded, it is converted into a recording signal of a desired signal form using a digital pulse demodulation circuit and recorded.
すなわち、第６図に示すように、映像信号をサンプリ
ングして順次例えば、８ビツトのデイジタル情報に符号
化した後、パラレルシリアル変換回路を介して所定のク
ロツク信号CK（第６図（Ａ））の立上りのタイミングに
同期したシリアルデータDS（第６図（Ｂ））を得る。That is, as shown in FIG. 6, after the video signal is sampled and sequentially encoded into, for example, 8-bit digital information, a predetermined clock signal CK (FIG. 6 (A)) is passed through a parallel-serial conversion circuit. , Serial data DS (FIG. 6 (B)) synchronized with the rising timing is obtained.
かかるシリアルデータDSの論理レベルに対応するよう
に、クロツク信号CKの立上りのタイミングに同期して論
理レベルが反転するNRZ（non return to zero）の変調
方式の変調データを得ることにより、NRZデータDN（第
６図（Ｃ））を得る。In order to correspond to the logical level of the serial data DS, the NRZ data DN is obtained by obtaining the modulation data of the NRZ (non return to zero) modulation method in which the logical level is inverted in synchronization with the rising timing of the clock signal CK. (FIG. 6 (C)) is obtained.
さらにMFM（modified frequency modulation）方式の
変調方式を用いて、NRZデータDNが論理「０」のとき、
１クロツク周期前のNRZデータDNの論理レベルが論理
「０」の場合だけ当該クロツク周期の立上りのタイミン
グで論理レベルが反転し（以下これを第１の条件と呼
ぶ）、NRZデータDNの論理レベルが論理「１」のとき、
クロツク信号CKの立下りのタイミング（すなわちクロツ
ク信号CKの１クロツク周期の中間の時点）で論理レベル
が反転する（以下これを第２の条件と呼ぶ）MFMデータD
M（第６図（Ｄ））を得る。Furthermore, when the NRZ data DN is a logical "0" using the modulation method of the MFM (modified frequency modulation) method,
Only when the logic level of the NRZ data DN one clock cycle before is logic "0", the logic level is inverted at the rising timing of the clock cycle (hereinafter referred to as a first condition), and the logic level of the NRZ data DN Is a logical "1",
The MFM data D inverts the logic level at the falling timing of the clock signal CK (that is, at an intermediate point in one clock cycle of the clock signal CK) (hereinafter, this is referred to as a second condition).
M (FIG. 6 (D)) is obtained.
当該MFMデータDMを磁気テープに記録するようにすれ
ば、シリアルデータDSに同じ論理レベルの情報が連続し
ても、低周波成分の少ない記録信号を得ることができる
と共に、クロツク信号CKを同時に記録しなくても容易に
復調することができる。If the MFM data DM is recorded on a magnetic tape, even if information of the same logical level continues in the serial data DS, it is possible to obtain a recording signal with a small low frequency component and simultaneously record the clock signal CK. The demodulation can be easily performed without the need.
ところが第７図に示すように、MFMデータDM（第７図
（Ａ））には、直流成分が含まれているため、映像信号
によつて、直流成分が連続的に加算されて直流レベルSD
（第７図（Ｂ））が大きく変化する問題があつた。However, as shown in FIG. 7, since the MFM data DM (FIG. 7 (A)) includes a DC component, the DC component is continuously added according to the video signal, and the DC level SD is increased.
(FIG. 7 (B)) has a problem that it changes greatly.
この問題を解決するために、デイジタルVTRにおいて
は、例えば特開昭52−114206号公報において提案されて
いるように、M2FM（modified mirror frequency modula
tion）方式のデイジタルパルス変調回路を用いて直流レ
ベルが所定値以上変動しないような工夫がされている。In order to solve this problem, in a digital VTR, for example, as proposed in JP-A-52-114206, an M 2 FM (modified mirror frequency modula
The digital pulse modulation circuit of the tion tion) system is used so that the DC level does not fluctuate beyond a predetermined value.
すなわちMFMデータDMの変調方式の第１及び第２の条
件に加えて、NRZデータDNを論理レベルが論理「０」の
第１のデータから、続いて現れる論理「０」の第２のデ
ータまで区切り、その間の論理「１」のデータをカウン
トし、当該カウント値が偶数であるとき（以下これをＣ
パターンと呼ぶ）、この連続する最後の論理「１」にお
けるMFMデータDMの論理レベルの反転を禁止すると共
に、論理「０」の第２のデータから新たにMFMデータDM
を区切り直すという第３の条件を設けて、MFMデータDM
全体として論理レベルの反転方向を逆転させることによ
り、直流レベルSD1（第７図（Ｃ））の変化の少ないM2F
Mデータ（第６図（Ｅ））及び（第７図（Ｄ））を得る
ようになされている。That is, in addition to the first and second conditions of the modulation method of the MFM data DM, the NRZ data DN is converted from the first data having a logic level of logic "0" to the second data having a logic level of "0" appearing subsequently. When the count value is an even number (hereinafter referred to as C
This is referred to as a pattern), the inversion of the logic level of the MFM data DM in the last logic "1" is prohibited, and the MFM data DM is newly added from the second data of logic "0".
MFM data DM
By reversing the inversion direction of the logic level as a whole, M 2 F with little change in the DC level SD1 (FIG. 7 (C))
M data (FIG. 6 (E)) and (FIG. 7 (D)) are obtained.
Ｄ発明が解決しようとする問題点 ところが、このようなM2FM方式で記録された磁気テー
プを再生する際に用いるデイジタルパルス復調回路にお
いては、２ビツトのM2FMデータDMMの排他的論理和を用
いて、NRZデータDNに復調すると共にＣパターンの有無
を検出する必要があり、このため従来この種のデイジタ
ルパルス復調回路においては、読み出したM2FMデータDM
Mを順次直列的に処理するようになされていた。However, in the digital pulse demodulation circuit used when reproducing the magnetic tape recorded in the M 2 FM system, the exclusive OR of the 2-bit M 2 FM data DMM is used. , It is necessary to demodulate the data into NRZ data DN and to detect the presence or absence of the C pattern. For this reason, in a conventional digital pulse demodulation circuit of this type, the read M 2 FM data DM
M was to be processed serially.
従つてこのようなM2FMデータDMMのデイジタルパルス
復調回路においては、NRZデータDNのクロツク信号CKの
２倍の周波数のクロツク信号を用いて処理しなければな
らない。Therefore, in such a digital pulse demodulation circuit of the M 2 FM data DMM, the processing must be performed using a clock signal having a frequency twice as high as the clock signal CK of the NRZ data DN.
実際上デイジタルVTRにおいては、NRZデータDNのクロ
ツク周波数が高いため、NTSC方式の映像信号においては
クロツク信号CKの２倍の約120〔MHz〕、PAL方式の映像
信号においては約160〔MHz〕、さらに特殊再生モードの
映像信号を考慮すると約200〔MHz〕のクロツク信号でM2
FMデータDMMを処理しなければならない問題があつた。Actually, in a digital VTR, the clock frequency of the NRZ data DN is high, so that the NTSC video signal is about 120 [MHz] which is twice the clock signal CK, the PAL video signal is about 160 [MHz], M 2 in more specific clock signal reproduction mode about 200 considering the video signal of [MHz]
There was a problem that FM data DMM had to be processed.
このようなクロツク周波数になると、通常の論理回路
において用いられるTTL（transitor transistor logi
c）、CMOS（complimentary metal oxide semicondocto
r）集積回路を用いて安定にデイジタル信号を復調する
ことが困難になり、このため、デイジタルVTRにおいて
は、高速スイツチング動作をし得る例えばECL（emiter
coupled logic）デイジタル集積回路を用いてデイジタ
ルパルス復調回路を構成するようになされていた。At such a clock frequency, a TTL (transitor transistor logi) used in a normal logic circuit is used.
c), CMOS (complementary metal oxide semicondocto
r) It becomes difficult to stably demodulate a digital signal using an integrated circuit. Therefore, in a digital VTR, for example, an ECL (emiter
A digital pulse demodulation circuit was configured using a digital integrated circuit.
ところが、このように構成すると当該デイジタルパル
ス復調回路の消費電力が大きくなると共に高集積化する
ことが困難になり、デイジタルVTR全体として構成が大
型かつ消費電力が大きく、高価になることを避け得なか
つた。However, such a configuration increases the power consumption of the digital pulse demodulation circuit and makes it difficult to achieve high integration.As a result, the configuration of the digital VTR as a whole is large, the power consumption is large, and it cannot be avoided that it becomes expensive. Was.
本発明は以上の点を考慮してなされたもので、高速ス
イツチング動作をし得る消費電力の大きな回路素子を用
いなくても高い繰り返し周波数のデータを容易に復調す
ることができるデイジタルパルス復調回路を提案しよう
とするものである。The present invention has been made in view of the above points, and provides a digital pulse demodulation circuit that can easily demodulate data of a high repetition frequency without using a circuit element having a large power consumption capable of performing high-speed switching operation. It is something to propose.
Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、シリ
アル形態のM2FMデータ（DMM）をシリアル形態のNRZデー
タ（DN）に変換するデイジタルパルス復調回路（１）に
おいて、NZRデータ（DN）の基本クロツク信号（CK）を1
/2分周して得た第１のクロツク信号（CK2）を用いて、
シリアル形態のM2FMデータ（DMM）を所定数ｎビットの
パラレルM2FMデータ（M0〜M3）に変換するシリアルパラ
レル変換回路（２）と、第１のクロツク信号（CK2）を
用いて所定数ｎビツトのパラレルM2FMデータ（M0〜M3）
をラツチする第１のラツチ回路（31）、及び第１のラツ
チ回路（31）から出力される所定数ｎビツトのパラレル
M2FMデータ（QM5〜QM8）を第１のクロツク信号（CK2）
を用いてラツチする第２のラツチ回路（32）、並びに第
２のラツチ回路（32）から出力される所定数ｎビツトの
パラレルM2FMデータ（QM1〜QM4）のうち第ｎビツト（QM
4）を第１のクロツク信号（CK2）を用いてラツチする第
３のラツチ回路（33）と、第１及び第２のラツチ回路
（31、32）からそれぞれ出力される所定数ｎビツトのパ
ラレルM2FMデータ（QM5〜QM8、QM1〜QM4）と第３のラツ
チ回路（33）から出力される１ビツトのデータ（QM0）
とからなる2n＋１ビツトのパラレルデータ（QM0〜QM8）
が入力され、当該2n＋１ビツトのパラレルデータ（QM0
〜QM8）のそれぞれ隣り合うビツトの排他的論理和を得
ることにより2nビツトの復調データ（G0〜G7）を出力す
る排他的論理和回路（40〜47）と、排他的論理和回路
（40〜47）から出力される2nビツトの復調データ（G0〜
G7）が入力され、当該復調データ（G0〜G7）のパターン
に基づいてｎビツトのNZRデータ（QA〜QD）を形成する
パターン検出回路（５）と、排他的論理和回路（40〜4
7）から出力される2nビットの復調データ（G0〜G7）が
入力され、当該復調データ（G0〜G7）のパターンに基づ
いて２ビツトのウインドウ検出信号（WAB、WCD）を生成
するウインドウ検出回路（６）と、パターン検出回路
（５）から出力されるｎビツトのNZRデータ（QA〜QD）
を第１のクロツク信号（CK2）に基づいてラツチし、当
該ｎビツトのNZRデータ（QA〜QD）のうちのn/2ビツトか
らなる第１のビツト群（QA、QB）と残りのビツトからな
る第２のビツト群（QC、QD）とをウインドウ検出信号
（WAB、WCD）に基づいて選択して出力するデータセレク
ト回路（７）と、データセレクト回路（７）から出力さ
れる第１のビツト群（QA、QB）又は第２のビツト群（Q
C、QD）が入力され、第１のクロツク信号（CK2）に基づ
いて第１のビツト群（QA、QB）又は第２のビツト群（Q
C、QD）のビツトデータ（QX、QY）を順次シフトし、当
該シフトされた各ビツトデータ（QX0〜QX3、QY0〜QY3）
を基本クロツク信号（CK）を1/8分周して得た第２のク
ロツク信号（CK8）に基づいてラツチすることにより2n
ビツトのパラレル形態のNRZデータ（NRZ0〜NRZ7）を形
成するシフト及びラツチ回路（８、９）と、シフト及び
ラツチ回路（８、９）から出力される2nビツトのパラレ
ル形態のNRZデータ（NRZ0〜NRZ7）を、第２のクロツク
信号（CK8）及び基本クロツク信号（CK）を用いてシリ
アル形態のNRZデータ（DN）に変換して出力するパラレ
ルシリアル変換回路（10）とを設けるようにする。Means for Solving E Problem In order to solve such a problem, in the present invention, a digital pulse demodulation circuit (1) for converting serial M 2 FM data (DMM) to serial NRZ data (DN) In, the basic clock signal (CK) of NZR data (DN)
Using the first clock signal (CK2) obtained by dividing by 1/2,
A serial-to-parallel conversion circuit (2) for converting serial M 2 FM data (DMM) into a predetermined number of n-bit parallel M 2 FM data (M0 to M3), and a predetermined clock signal using a first clock signal (CK2) Several n-bit parallel M 2 FM data (M0-M3)
A first latch circuit (31) for latching, and a predetermined number n bits of parallel output from the first latch circuit (31).
M 2 FM data (QM5~QM8) a first clock signal (CK2)
Second latch that latches with (32), and the n bits (QM of parallel M 2 FM data of a predetermined number n bits output from the second latch circuit (32) (QM1～QM4)
4) by using the first clock signal (CK2), a third latch circuit (33), and a predetermined number of n bits of parallel output from the first and second latch circuits (31, 32), respectively. M 2 FM data (QM5 to QM8, QM1 to QM4) and 1-bit data (QM0) output from the third latch circuit (33)
2n + 1 bit parallel data (QM0 to QM8)
Is input and the 2n + 1-bit parallel data (QM0
To QM8) to obtain an exclusive OR of adjacent bits, thereby outputting 2n-bit demodulated data (G0 to G7), and an exclusive OR circuit (40 to 47). 47n) demodulated data (G0 ~
G7), a pattern detection circuit (5) for forming n-bit NZR data (QA to QD) based on the pattern of the demodulated data (G0 to G7), and an exclusive OR circuit (40 to 4).
7) The 2n-bit demodulated data (G0 to G7) output from (7) is input, and a window detection circuit that generates a 2-bit window detection signal (WAB, WCD) based on the pattern of the demodulated data (G0 to G7) (6) and n-bit NZR data (QA to QD) output from the pattern detection circuit (5)
Is latched based on the first clock signal (CK2), and the first bit group (QA, QB) consisting of n / 2 bits of the n bits of NZR data (QA to QD) and the remaining bits are used. A second bit group (QC, QD) based on the window detection signals (WAB, WCD) and outputs the selected data, and a first data output from the data select circuit (7). Bit group (QA, QB) or second bit group (Q
C, QD) is input, and based on the first clock signal (CK2), the first bit group (QA, QB) or the second bit group (Q
C, QD) bit data (QX, QY) are sequentially shifted, and the shifted bit data (QX0 to QX3, QY0 to QY3) are shifted.
Is latched based on a second clock signal (CK8) obtained by dividing the basic clock signal (CK) by 1/8 to obtain 2n
Shift and latch circuits (8, 9) for forming bit-parallel NRZ data (NRZ0 to NRZ7), and 2n-bit parallel NRZ data (NRZ0 to NRZ0) output from the shift and latch circuits (8, 9) (NRZ7) is converted to serial NRZ data (DN) using the second clock signal (CK8) and the basic clock signal (CK), and a parallel-serial conversion circuit (10) is provided.
Ｆ作用 第１のクロツク信号（CK2）を用いてシリアル形態のM
2FMデータ（DMM）をパラレルデータ（QM0〜QM8）に変換
し、当該パラレルデータ（QM0〜QM8）のそれぞれ隣り合
うビツトの排他的論理和を得ることにより復調データ
（G0〜G7）を得、さらに復調データ（G0〜G7）のパター
ンに基づいてNRZデータ（QA〜QD）を形成すると共に、
ウインドウ検出信号（WAB、WCD）を生成し、当該ウイン
ドウ検出信号（WAB、WCD）に基づいて第１のビツト群
（QA、QB）と第２のビツト群（QC、QD）とを選択し、こ
れを順次シフトして得たビツトデータ（QX0〜QX3、QY0
〜QY3）を第２のクロツク信号（CK8）に基づいてラツチ
することによりパラレル形態のNRZデータ（NRZ0〜NRZ
7）を形成し、最後に当該NRZデータ（NRZ0〜NRZ7）を第
２のクロツク信号（CK8）及び基本クロツク信号（CK）
を用いてシリアル形態のNRZデータ（DN）に変換するよ
うにしたことにより、基本クロツク信号（CK）よりも周
波数の低い第１及び第２のクロツク信号（CK2、CK8）を
用いて各処理を同時並列的に行つてシリアル形態のM2FM
データ（DMM）を正確にシリアル形態のNRZデータ（DN）
に復調することができる。F function M in serial form using the first clock signal (CK2)
2 Convert the FM data (DMM) into parallel data (QM0 to QM8), obtain the exclusive OR of adjacent bits of the parallel data (QM0 to QM8), and obtain demodulated data (G0 to G7). Furthermore, while forming NRZ data (QA-QD) based on the pattern of demodulated data (G0-G7),
Generating a window detection signal (WAB, WCD) and selecting a first bit group (QA, QB) and a second bit group (QC, QD) based on the window detection signal (WAB, WCD); Bit data (QX0 to QX3, QY0
To QY3) on the basis of the second clock signal (CK8) to obtain parallel NRZ data (NRZ0 to NRZ data).
7), and finally, the NRZ data (NRZ0 to NRZ7) is converted to a second clock signal (CK8) and a basic clock signal (CK).
Is converted to serial NRZ data (DN) by using the first and second clock signals (CK2, CK8) having a lower frequency than the basic clock signal (CK). M 2 FM in serial form running in parallel
NRZ data (DN) in serial form exactly as data (DMM)
Can be demodulated.
Ｇ実施例 以下図面について、本発明の一実施例を詳述する。G Example Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
（G1）復調の原理 NRZデータDNから変換されたM2FMデータDMMは、第１、
第２及び第３の条件に従つて変調されており、第１及び
第２の条件を考慮すればM2FMデータDMMからNRZデータDN
に復調するときには、M2FMデータDMMを２ビツトづつ区
切り（以下これをウインドウと呼ぶ）、当該区切られた
２ビツトの排他的論理和を得れば良い。(G1) M 2 FM data DMM which is converted from the principles NRZ data DN for demodulation, first,
Modulated according to the second and third conditions, and considering the first and second conditions, the M 2 FM data DMM to the NRZ data DN
For demodulation, the M 2 FM data DMM may be divided into two bits (hereinafter referred to as a window), and the exclusive OR of the divided two bits may be obtained.
ところが第１及び第２の条件に加えて第３の条件を考
慮するとNRZデータDNの中に論理「１」、「１」、
「０」と続くパターンが含まれているとき（すなわちＣ
パターンのとき）、中央の論理「１」のNRZデータDNを
変調する際の反転を禁止しているため、M2FMデータDMM
からNRZデータDNに復調する場合にも、NRZデータDNのＣ
パターンが復調されたM2FMデータDMMか否かを正しく検
出する必要がある。However, considering the third condition in addition to the first and second conditions, the logic "1", "1",
When a pattern following “0” is included (ie, C
In the case of a pattern), since the inversion when modulating the NRZ data DN of the central logic “1” is prohibited, the M 2 FM data DMM
When demodulating to NRZ data DN from NRZ data DN,
It is necessary to correctly detect whether or not the pattern is a demodulated M 2 FM data DMM.
ここでM2FMデータDMMのウインドウが正しいとする
と、NRZデータDNのＣパターンの最後の３ビツトが変調
されたM2FMデータDMMの６ビツト（以下これをＣパター
ンエンドと呼ぶ）のビツト列は、論理「０」、「１」、
「１」、「１」、「１」、「１」であるか、又は
「１」、「０」、「０」、「０」、「０」、「０」の２
通りであることから、この中央の２ビツトをNRZデータD
Nに復調するときには、無条件に論理「１」とすればＣ
パターンのM2FMデータDMMをNRZデータDNに正しく復調す
ることができる。Here, assuming that the window of the M 2 FM data DMM is correct, the last three bits of the C pattern of the NRZ data DN are the modulated 6-bit bit sequence of the M 2 FM data DMM (hereinafter referred to as C pattern end). Are logical "0", "1",
“1”, “1”, “1”, “1” or 2 of “1”, “0”, “0”, “0”, “0”, “0”
Because the two bits in the center are NRZ data D
When demodulating to N, if it is unconditionally set to logic "1", C
The pattern M 2 FM data DMM can be correctly demodulated to the NRZ data DN.
またウインドウを正しく設定する方法としては、NRZ
データDNのビツト列が、論理「１」、「０」、「１」と
なる場合に注目する。すなわちNRZデータDNがＣパター
ンである場合を除いてNRZデータDNの３ビツトのビツト
列が、論理「１」、「０」、「１」であるとき、そのNR
ZデータDNをM2FMデータDMMに変調するとM2FMデータDMM
の６ビツトのビツト列は論理「１」、「０」、「０」、
「０」、「０」、「１」であるか、又は「０」、
「１」、「１」、「１」、「１」、「０」の２通りであ
り、このときウインドウの取り方は１通りしかないこと
により、このM2FMデータDMMの６ビツトのビツト列を検
出すればウインドウの取り方を更新することができる。Another way to set the window correctly is to use NRZ
Attention is paid to the case where the bit string of the data DN is logic “1”, “0”, “1”. That is, except when the NRZ data DN is a C pattern, when the 3-bit bit sequence of the NRZ data DN is logic “1,” “0,” or “1”, the NR
Modulate Z data DN to M 2 FM data DMM and M 2 FM data DMM
The bit sequence of 6 bits is logical "1", "0", "0",
"0", "0", "1" or "0",
"1", "1", "1", "1" is a two ways of "0", by this time how to take of the window there is only 1 street, bits of 6 bits of the M 2 FM data DMM If a column is detected, the way of taking a window can be updated.
なお、ウインドウの更新は例えばM2FMデータDMMの６
ビツトのビツト列をQM0、QM1、QM2、QM3、QM4及びQM5と
すれば、それぞれ隣り合う２ビツトすなわちQM0及びQM
1、QM1及びQM2、QM2及びQM3、QM3及びQM4、QM4及びQM5
の排他的論理和でなる５ビツトの出力データG0、G1、G
2、G3及びG4を得て、これが論理「１」、「０」、
「０」、「０」、「１」のとき、NRZデータDNとして出
力データG0、G2及びG4を得るようになされている。In addition, the update of the window is, for example, M 2 FM data DMM 6
If the bit sequence of bits is QM0, QM1, QM2, QM3, QM4 and QM5, two adjacent bits, that is, QM0 and QM
1, QM1 and QM2, QM2 and QM3, QM3 and QM4, QM4 and QM5
5-bit output data G0, G1, G formed by exclusive OR of
2, G3 and G4 are obtained, which are logical "1", "0",
When "0", "0", and "1", output data G0, G2, and G4 are obtained as NRZ data DN.
上述のように、ウインドウの検出及びＣパターンエン
ドの検出をするにはM2FMデータDMMの６ビツト必要であ
る。例えばM2FMデータDMMの２ビツトQM2及びQM3をNRZデ
ータDNの１ビツトに復調するためには、M2FMデータDMM
の６ビツトQM0、QM1、QM2、QM3、QM4及びQM5が必要とな
る。従つてM2FMデータDMMの４ビツトをNRZデータDNの２
ビツトに正しく復調するためには、ウインドウの相異を
考慮すればM2FMデータDMMとしては９ビツトのデータQM0
〜QM8が必要となる。As described above, the detection of the window and the detection of the C pattern end require six bits of the M 2 FM data DMM. For example to demodulate the two bits QM2 and QM3 of M 2 FM data DMM to one bit of NRZ data DN is, M 2 FM data DMM
6 bits QM0, QM1, QM2, QM3, QM4 and QM5 are required. Therefore, 4 bits of M 2 FM data DMM are converted to 2 bits of NRZ data DN.
In order to correctly demodulate the bits as the M 2 FM data DMM Considering differences of the window 9 bits of data QM0
~ QM8 is required.
すなわち、例えばM2FMデータDMMの４ビツトQM2、QM
3、QM4及びQM5を復調してNRZデータDNの２ビツトを得る
ときには、M2FMデータDMMのQM2及びQM3、QM4及びQM5の
組合せでNRZデータDNのQA及びQBに復調する場合と、M2F
MデータDMMのQM3及びQM4、QM5及びQM6の組合せでNRZデ
ータDNのQC及びQDに復調する場合とをウインドウに合せ
て使い分けるようになされている。That is, for example, 4 bits of M 2 FM data DMM QM2, QM
3, when obtaining the QM4 and demodulates the QM5 2 bits of the NRZ data DN and includes a case of demodulating the QA and QB of the NRZ data DN in combination QM2 and QM3, QM4 and QM5 of M 2 FM data DMM, M 2 F
The combination of the combination of the QM3 and QM4 of the M data DMM, the QM5 and the QM6, and the demodulation to the QC and QD of the NRZ data DN are selectively used according to the window.
ここでNRZデータQAを得るときにはM2FMデータQM0〜QM
5を用い、NRZデータQBを得るときにはM2FMデータQM2〜Q
M7を用い、NRZデータQCを得るときにはM2FMデータQM1〜
QM6を用い、NRZデータQDを得るときにはM2FMデータQM3
〜QM8を用いる。かくしてそれぞれM2FMデータDMMを６ビ
ツトづつ用いてＣパターンの検出及びウインドウの検出
を行うことにより、正しいNRZデータDNを得ることがで
きる。Here, when obtaining the NRZ data QA, the M 2 FM data QM0 to QM
5, when obtaining NRZ data QB, M 2 FM data QM2 to Q
With M7, M 2 FM data QM1~ when obtaining NRZ data QC
Using QM6, when obtaining the NRZ data QD M 2 FM data QM3
Use ~ QM8. Thus, the correct NRZ data DN can be obtained by detecting the C pattern and the window by using the M 2 FM data DMM in units of 6 bits.
（G2）Ｃパターンの検出方法 上述のようにＣパターンエンドのM2FMデータDMMは、
論理「０」、「１」、「１」、「１」、「１」、「１」
であるか、又は論理「１」、「０」、「０」、「０」、
「０」、「０」の組合せであり、それぞれ隣り合うビツ
トに対して排他的論理和を得ると、論理「１」、
「０」、「０」、「０」、「０」の１つの組合せとな
る。(G2) C pattern detection method As described above, the C 2 pattern end M 2 FM data DMM is
Logic "0", "1", "1", "1", "1", "1"
Or the logic "1", "0", "0", "0",
It is a combination of "0" and "0", and when an exclusive OR is obtained for each adjacent bit, a logic "1",
One combination of “0”, “0”, “0”, “0”.
従つてM2FMデータの９ビツトQM0〜QM8のそれぞれ隣り
合うビツトすなわちQM0及びQM1、QM1及びQM2、QM2及びQ
M3、QM3及びQM4、QM4及びQM5、QM5及びQM6、QM6及びQM
7、QM7及びQM8の排他的論理和出力をそれぞれ出力デー
タG0、G1、G2、G3、G4、G5、G6、G7とすると、NRZデー
タQAを得るときには、出力データG0、G1、G2、G3及びG4
のビツト列が論理「１」、「０」、「０」、「０」、
「０」であるとき、ＣパターンエンドとしてNRZデータQ
Aの論理レベルを論理「１」に設定し、またNRZデータQB
を得るときには、出力データG2、G3、G4、G5及びG6のビ
ツト列が論理「１」、「０」、「０」、「０」、「０」
であるとき、ＣパターンエンドとしてNRZデータQBの論
理レベルを論理「１」に設定し、またNRZデータQC又はQ
Dを得るときにも同様にしてそれぞれ出力データG1〜G5
又はG3〜G7のビツト列が論理「１」、「０」、「０」、
「０」、「０」であるときＣパターンエンドとしてNRZ
データQC又はQDを論理「１」に設定する。Accordance connexion M 2 bits i.e. QM0 adjacent each 9 bits QM0~QM8 the FM data and QM1, QM1 and QM2, QM2 and Q
M3, QM3 and QM4, QM4 and QM5, QM5 and QM6, QM6 and QM
7, the exclusive OR output of QM7 and QM8 is output data G0, G1, G2, G3, G4, G5, G6, G7, respectively, when obtaining NRZ data QA, output data G0, G1, G2, G3 and G4
Have a logical sequence of "1", "0", "0", "0",
When it is "0", the NRZ data Q
Set the logic level of A to logic "1" and set the NRZ data QB
Is obtained, the bit strings of the output data G2, G3, G4, G5 and G6 are logical "1", "0", "0", "0", "0".
, The logic level of the NRZ data QB is set to logic “1” as the C pattern end, and the NRZ data QC or Q
Similarly, when obtaining D, output data G1 to G5
Alternatively, bit strings of G3 to G7 are logic "1", "0", "0",
When it is "0" or "0", NRZ is used as the C pattern end.
Data QC or QD is set to logic “1”.
（G3）ウインドウの検出方法 また上述のようにウインドウが正しいか否かの検出は
NRZデータDNのビツト列中に論理「１」、「０」、
「１」の組合せが含まれるとき、すなわちこのM2FMデー
タDMMの６ビツトのビツト列のそれぞれの隣り合うビツ
トに対して排他的論理和でなる５ビツトの出力データが
論理「１」、「０」、「０」、「０」、「１」のとき確
認し得るようになされている。(G3) Window detection method As described above, detection of whether a window is correct
Logic “1”, “0”,
"1" when the combinations of, namely the M 2 FM data bits exclusively made logical OR 5 bit output data is logic "1" for each of the adjacent bit column of 6 bits of the DMM, " When "0", "0", "0", and "1", it can be confirmed.
従つてM2FMデータDMMの９ビツトQM0〜QM8のそれぞれ
隣り合うビツトの排他的論理和出力を出力データG0〜G7
とすると、出力データG0〜G4又はG2〜G6の５ビツトのデ
ータいずれかが論理「１」、「０」、「０」、「０」、
「１」の組合せであるとき、NRZデータQA及びQBを正し
いNRZデータDNの組合せとし、出力データG1〜G5又はG3
〜G7の５ビツトのいずれかが論理「１」、「０」、
「０」、「０」、「１」の組合せであるとき、NRZデー
タQC及びQDを正しいNRZデータDNの組合せとするように
なされている。Accordance connexion M 2 FM data DMM output data an exclusive OR output of the respective adjacent bits of 9 bits QM0~QM8 of G0~G7
Then, any one of the five bits of output data G0 to G4 or G2 to G6 is logically "1", "0", "0", "0",
When the combination is “1”, the NRZ data QA and QB are combined with the correct NRZ data DN, and the output data G1 to G5 or G3
One of the five bits G7 to G7 is a logical "1", "0",
When the combination is “0”, “0”, and “1”, the NRZ data QC and QD are set to the correct combination of the NRZ data DN.
（G4）実施例の構成 第１図において、１は全体としてデイジタルパルス復
調回路を示し、NRZデータDNの基本クロツクCKの立上り
及び立下りのタイミングで得られるシリアルデータでな
る入力M2FMデータDMMをシリアルパラレル変換回路２に
おいて、NRZデータDNの基本クロツクCKを1/2分周してな
る第１のクロツクCK2の立上りのタイミングで得られる
４ビツトのM2FMデータM0、M1、M2及びM3に変換する。(G4) Configuration of Embodiment In FIG. 1, reference numeral 1 denotes a digital pulse demodulation circuit as a whole, and an input M 2 FM data DMM composed of serial data obtained at the rising and falling timings of the basic clock CK of the NRZ data DN. In the serial / parallel conversion circuit 2, 4-bit M 2 FM data M0, M1, M2, and M3 obtained at the rising timing of the first clock CK2 obtained by dividing the basic clock CK of the NRZ data DN by 1/2. Convert to
このM2FMデータM0、M1、M2及びM3は入力データラツチ
回路３、データ復調回路４、Ｃパターン検出回路５及び
ウインドウ検出回路６、データセレクト回路７、シフト
回路８によつてNRZ方式のフオーマツトに従つて２ビツ
トづつパラレル処理された後、出力データラツチ回路９
において第１のクロツクCK2の４周期で８ビツト分のNRZ
データNRZ0、NRZ1……NRZ6、NRZ7がラツチされ、パラレ
ルシリアル変換回路10において、基本クロツクCKの立上
りのタイミングで得られるシリアルデータのNRZデータD
Nに復調するようになされている。The M 2 FM data M0, M1, M2 and M3 are input data latch circuit 3, the data demodulation circuit 4, C pattern detection circuit 5 and the window detector circuit 6, the data selector circuit 7, to the format of Yotsute NRZ scheme shifting circuit 8 Therefore, the output data latch circuit 9 is subjected to parallel processing by two bits.
NRZ for 8 bits in 4 cycles of the first clock CK2
NRZ0, NRZ1 ... NRZ6, NRZ7 are latched, and the NRZ data D of serial data obtained at the rising timing of the basic clock CK in the parallel-serial conversion circuit 10.
Demodulated to N.
入力データラツチ回路２は、第２図に示すように、第
１のクロツクCK2の立上りによつて入力パラレルデータM
2FMデータM0、M1、M2、M3を４ビツトの第１のラツチ回
路31にラツチし、続くクロツクCK2の立上りによつて第
１のラツチ回路31の出力を４ビツトの第２のラツチ回路
32にラツチし、続くクロツクCK2の立上りによつてさら
に第２のラツチ回路32の第４の出力Q3を１ビツトの第３
のラツチ回路33にラツチする。As shown in FIG. 2, the input data latch circuit 2 receives the input parallel data M at the rising edge of the first clock CK2.
(2) The FM data M0, M1, M2, and M3 are latched into a 4-bit first latch circuit 31, and the output of the first latch circuit 31 is output by a 4-bit second latch circuit at the rising edge of the clock CK2.
32, and the fourth output Q3 of the second latch circuit 32 is further increased by the third rising edge of the clock CK2.
Latch circuit 33.
これにより、入力データラツチ回路３はラツチ回路31
の４ビツトのラツチ出力Q0、Q1、Q2、Q3を、それ以前に
第２及び第３のラツチ回路32及び33によりラツチされて
いる５ビツトのM2FMデータと共に、９ビツトのパラレル
データQM0、QM1、QM2、QM3、QM4、QM5、QM6、QM7及びQM
8としてデータ復調回路４に送出する。As a result, the input data latch circuit 3 becomes the latch circuit 31.
Latch output Q0 of four bits of, Q1, Q2, and Q3, together with M 2 FM data 5 bits which are latched by the second and third latch circuits 32 and 33 which previously 9 bits of parallel data QM0, QM1, QM2, QM3, QM4, QM5, QM6, QM7 and QM
As 8 is sent to the data demodulation circuit 4.
データ復調回路４は、入力データラツチ回路３より入
力された９ビツトのパラレルデータQM0、QM1、……、QM
7、QM8のそれぞれ隣り合うビツトの排他的論理割をイク
スクルーシブオア回路40、41、42、43、44、45、46、47
により得て、８ビツトでなる復調データG0、G1、G2、G
3、G4、G5、G6及びG7を得るようになされている。The data demodulation circuit 4 includes 9-bit parallel data QM0, QM1,..., QM input from the input data latch circuit 3.
7. The exclusive OR circuits 40, 41, 42, 43, 44, 45, 46, 47
And the demodulated data G0, G1, G2, G
3, G4, G5, G6 and G7.
Ｃパターン検出回路５は、第３図に示すようにデータ
復調回路４より入力される８ビツトの復調データG0〜G7
のうち、復調データG0〜G4でなる５ビツトのパラレルデ
ータを用いてM2FMデータQM2及びQM3の復調データG2がＣ
パターンエンドの中央ビツトか否かを判断し、中央ビツ
トのときは、NRZデータQAの論理レベルを論理「１」に
設定し、またそれ以外のときは、復調データG2を、NRZ
データQAとして出力するようになされている。As shown in FIG. 3, the C-pattern detection circuit 5 outputs 8-bit demodulated data G0 to G7 input from the data demodulation circuit 4.
Of demodulated data G2 of the M 2 FM data QM2 and QM3 using parallel data 5 bits consisting of demodulated data G0~G4 is C
It is determined whether or not the pattern is the center bit at the end of the pattern. If the bit is the center bit, the logic level of the NRZ data QA is set to logic "1".
The data is output as data QA.
すなわち復調データG0〜G4のうち、復調データG1、G
2、G3がそれぞれインバータ51A、52A、53Aを介して復調
データG0と共に第１のナンド回路54Aに入力され、その
出力が復調データG4と共にオア回路55Aに入力され、そ
の出力はナンド回路56Aにインバータ52Aの出力と共に与
えられる。That is, of the demodulated data G0 to G4, the demodulated data G1, G
2 and G3 are input to the first NAND circuit 54A together with the demodulated data G0 via the inverters 51A, 52A and 53A, respectively, and the output thereof is input to the OR circuit 55A together with the demodulated data G4, and the output thereof is output to the NAND circuit 56A. Provided with 52A output.
かくして復調データG0、G1、G2、G3、G4が論理
「１」、「０」、「０」、「０」、「０」であるとき
（すなわちＣパターンエンドのとき）だけ論理「０」と
なり、またそれ以外のときは論理「１」となる。従つて
第２のナンド回路56Aの出力QAは、復調データG0〜G4の
Ｃパターンエンドのときは、復調データG2の論理レベル
に関わらず常に論理「１」となり、またそれ以外のとき
は復調データG2の論理レベルと同じ値となる。これによ
りナンド回路56Aの出力端に復調出力G2についてＣパタ
ーンエンドを検出すると共に、Ｃパターンエンドのとき
は常に論理「１」レベルのNRZデータQAを得るようにな
されている。Thus, only when the demodulated data G0, G1, G2, G3, G4 are logic "1", "0", "0", "0", "0" (ie, at the end of the C pattern), the logic becomes "0". Otherwise, it becomes logic "1". Accordingly, the output QA of the second NAND circuit 56A is always logic "1" regardless of the logic level of the demodulated data G2 at the end of the C pattern of the demodulated data G0 to G4. It has the same value as the logic level of G2. As a result, the end of the C pattern for the demodulated output G2 is detected at the output terminal of the NAND circuit 56A, and the NRZ data QA at the logical "1" level is always obtained at the end of the C pattern.
復調データG4、G3、G5についてもそれぞれ復調データ
G2〜G6、G1〜G5、G3〜G7を用いて上述と同様の回路構成
（復調データG2についての回路構成との対応部分に付さ
れた符号のうち、末尾の符号「Ａ」をそれぞれ「Ｂ」、
「Ｃ」、「Ｄ」に入れ換えて示す）により、Ｃパターン
エンドを検出すると共に、Ｃパターンエンドのときは論
理「１」レベルのNRZデータQB、QC、QDを得るようにな
されている。Demodulated data G4, G3, G5
A circuit configuration similar to that described above using G2 to G6, G1 to G5, and G3 to G7 (of the codes assigned to portions corresponding to the circuit configuration for the demodulated data G2, "
"C" and "D" are replaced) to detect the C pattern end, and to obtain the logic "1" level NRZ data QB, QC, QD when the C pattern end.
ウインドウ検出回路６は、第４図に示すように、復調
データG0〜G4及びG2〜G6のうち、いずれかが論理
「１」、「０」、「０」、「０」、「１」のときのみ、
論理「１」レベルの第１のウインドウ検出出力WABを送
出し、また復調データG1〜G5及びG3〜G7のうち、いずれ
かが論理「１」、「０」、「０」、「０」、「１」のと
き、論理「１」レベルの第２のウインドウ検出出力WCD
を送出するようになされている。なお第１及び第２のウ
インドウ検出出力WAB及びWCDは入力条件より同時に論理
「１」となることはないようになされている。As shown in FIG. 4, the window detection circuit 6 determines that one of the demodulated data G0 to G4 and G2 to G6 has a logic "1", "0", "0", "0", "1". Only when
A first window detection output WAB having a logic "1" level is transmitted, and any one of the demodulated data G1 to G5 and G3 to G7 has a logic "1", "0", "0", "0", When "1", the second window detection output WCD of the logic "1" level
Is sent. Note that the first and second window detection outputs WAB and WCD are not simultaneously set to logic "1" due to input conditions.
すなわち復調データG1、G2、G3がそれぞれインバータ
61A、62A、63Aを介して復調データG0と共に第１のナン
ド回路65Aに入力され、その出力がインバータ64Aを介し
て入力される復調データG4と共に第１のオア回路66Aを
通じてナンド回路67ABに与えられる。That is, the demodulated data G1, G2, and G3 are
The demodulation data G0 is input to the first NAND circuit 65A together with the demodulation data G0 via 61A, 62A, 63A, and the output thereof is supplied to the NAND circuit 67AB via the first OR circuit 66A together with the demodulation data G4 input via the inverter 64A. .
かくしてオア回路66Aの出力は復調データG0、G1、G
2、G3、G4が論理「１」、「０」、「０」、「０」、
「１」になつたときのみ論理「０」レベルになる。Thus, the output of OR circuit 66A is demodulated data G0, G1, G
2, G3 and G4 are logical "1", "0", "0", "0",
Only when it becomes "1", it becomes the logic "0" level.
また復調データG2〜G6も同様の回路構成（対応部分に
末尾の符号を「Ｂ」に入れ換えて示す）によつて、第２
のオア回路66Bの出力は、復調データG2、G3、G4、G5、G
6が論理「１」、「０」、「０」、「０」、「１」のと
きのみ論理「０」レベルになるようになされ、これがナ
ンド回路67ABに与えられる。Also, the demodulated data G2 to G6 have the same circuit configuration (the corresponding part is shown with the suffix code replaced by “B”).
The output of the OR circuit 66B is demodulated data G2, G3, G4, G5, G
6 is set to the logic "0" level only when the logic is "1", "0", "0", "0", "1", and this is given to the NAND circuit 67AB.
かくして、ナンド回路67ABの第１のウインドウ検出出
力WABは、第１及び第２のオア回路66A又は66Bの出力う
ちいずれか一方が論理「０」のときのみ論理「１」を送
出するようになされている。Thus, the first window detection output WAB of the NAND circuit 67AB outputs a logic "1" only when one of the outputs of the first and second OR circuits 66A and 66B is a logic "0". ing.
また第２のウインドウ検出出力WCDは、同様の回路構
成（対応部分に末尾の符号を「Ｃ」、「Ｄ」に入れ換え
て示す）により、復調データG1、G2、G3、G4、G5又はG
3、G4、G5、G6、G7のいずれかが、論理「１」、
「０」、「０」、「０」、「１」のときに論理「１」レ
ベルになるようになされいている。Further, the second window detection output WCD has the same circuit configuration (the corresponding part is replaced with the suffix code “C” or “D” and shown), and the demodulated data G1, G2, G3, G4, G5, or G
3, G4, G5, G6, G7 is a logical "1",
At the time of "0", "0", "0", and "1", it is set to the logical "1" level.
データセレクト回路７は、第５図に示すように、４ビ
ツト構成のラツチ回路71、JKフリツプフロツプ回路構成
のセレクト回路72、及びスイツチ回路73よりなる。As shown in FIG. 5, the data select circuit 7 includes a 4-bit latch circuit 71, a JK flip-flop circuit select circuit 72, and a switch circuit 73.
ラツチ回路71は、Ｃパターン検出回路５より入力され
る４ビツトのNRZデータQA、QB、QC及びQDを受け、第１
のクロツクCKの立上りによつて４ビツトのNRZデータQ
A、QB、QC及びQDをスイツチ回路73に出力する。The latch circuit 71 receives the 4-bit NRZ data QA, QB, QC and QD input from the C pattern detection circuit 5, and
4-bit NRZ data Q at the rising edge of clock CK
A, QB, QC, and QD are output to the switch circuit 73.
またセレクト回路72は，ウインドウ検出回路６より入
力される第１及び第２のウインドウ検出出力WAB及びWCD
に基づいて第１及び第２のセレクト信号SAB及びSCDを発
生し、これをラツチ回路71と同じタイミングでスイツチ
回路73のセレクト端S0及びS1へ出力する。The select circuit 72 also includes first and second window detection outputs WAB and WCD input from the window detection circuit 6.
, And outputs the first and second select signals SAB and SCD to the select terminals S0 and S1 of the switch circuit 73 at the same timing as the latch circuit 71.
すなわち、第１のウインドウ検出出力WABが論理
「１」かつ第２のウインドウ検出出力WCDが論理「０」
のときは、第１のセレクト信号SABが論理「１」で、第
２のセレクト信号SCDが論理「０」になり、また第１の
ウインドウ検出出力WABが論理「０」かつ第２のウイン
ドウ検出出力WCDが論理「１」のときは、第１のセレク
ト信号SABが論理「０」かつ第２のセレクト信号SCDが論
理「１」になる。That is, the first window detection output WAB is logic "1" and the second window detection output WCD is logic "0".
In this case, the first select signal SAB is at logic "1", the second select signal SCD is at logic "0", and the first window detection output WAB is at logic "0" and the second window detection When the output WCD is logic "1", the first select signal SAB becomes logic "0" and the second select signal SCD becomes logic "1".
また、第１及び第２のウインドウ検出出力WAB及びWCD
が共に論理「０」のときは、第１及び第２のセレクト信
号SAB及びSCDは直前の論理レベルを維持する。Also, the first and second window detection outputs WAB and WCD
Are both logic "0", the first and second select signals SAB and SCD maintain the previous logic level.
なお、デイジタルパルス復調回路１の動作開始後、第
１及び第２のウインドウ検出出力WAB及びWCDがいずれも
論理「０」のときには、セレクタ回路72は、初期値とし
て第１のセレクト信号SABを論理「１」とし、かつ第２
のセレクト信号SCDを論理「０」とするようになされて
いる。When the first and second window detection outputs WAB and WCD are both logic “0” after the operation of the digital pulse demodulation circuit 1 starts, the selector circuit 72 logically outputs the first select signal SAB as an initial value. "1" and the second
Is set to logic "0".
ここでスイツチ回路73はセレクト端S0及びS1に入力さ
れる第１及び第２のセレクト信号SAB及びSCDの論理レベ
ルに基づいて、例えば第１のセレクト信号SABが論理
「１」のとき第１及び第２の入力端D0及びD1に入力され
るNRZデータQA及びQBを第１及び第２の出力端Q0及びQ1
より出力し、また第２のセレクト信号SCDが論理「１」
のとき第３及び第４の入力端D2及びD3に入力されるNRZ
データQC及びQDを第１及び第２の出力端Q0及びQ1より出
力するようになされている。Here, the switch circuit 73 determines whether the first and second select signals SAB and SCD are inputted to the select terminals S0 and S1 based on the logical levels of the first and second select signals SAB and SCD, for example, when the first select signal SAB is logical "1". The NRZ data QA and QB input to the second input terminals D0 and D1 are converted to the first and second output terminals Q0 and Q1.
And the second select signal SCD is logic "1".
NRZ input to the third and fourth input terminals D2 and D3
Data QC and QD are output from first and second output terminals Q0 and Q1.
かくしてデータセレクト回路７においては、Ｃパター
ン検出回路５より出力された４ビツトのNRZデータQA、Q
B、QC、QDのうち、正しいウインドウによるNRZデータQA
及びQB、又はQC及びQDの組合せを、ウインドウ検出回路
６の第１及び第２のウインドウ検出出力WAB及びWCDに基
づいて選択し、シフト回路８に送出するようになされて
いる。Thus, in the data select circuit 7, the 4-bit NRZ data QA and Q output from the C pattern detection circuit 5 are output.
NRZ data QA with correct window among B, QC and QD
And QB, or a combination of QC and QD, is selected based on the first and second window detection outputs WAB and WCD of the window detection circuit 6 and sent to the shift circuit 8.
シフト回路８は、スイツチ回路73の第１の出力端Q0よ
り出力される第１の出力データQXが入力される第１のシ
フトレジスタ81と、第２の出力端Q1より出力される第２
の出力データQYが入力される第２のシフトレジスタ82と
より構成されている。The shift circuit 8 includes a first shift register 81 to which the first output data QX output from the first output terminal Q0 of the switch circuit 73 is input, and a second shift register 81 to output from the second output terminal Q1.
And the second shift register 82 to which the output data QY is input.
第１及び第２のシフトレジスタ81及び82は、４ビツト
のシフトレジスタでなり、第１及び第２の出力データQX
及びQYが入力される第１のクロツクCK2の立上りによつ
て順次１ビツトづつシフト動作すると共に、それぞれの
シフトレジスタ81及び82に４ビツトづつ入力されたタイ
ミングで、各パラレルデータQX0、QX1、QX2、QX3及びQY
0、QY1、QY2、QY3を出力データラツチ回路９の第１及び
第２のラツチ回路91及び92に出力するようになされてい
る。The first and second shift registers 81 and 82 are 4-bit shift registers, and have first and second output data QX.
And QY are input, the shift operation is performed one bit at a time in response to the rising edge of the first clock CK2, and the respective parallel data QX0, QX1, QX2 are input at the timing when four bits are input to the respective shift registers 81 and 82. , QX3 and QY
0, QY1, QY2, and QY3 are output to the first and second latch circuits 91 and 92 of the output data latch circuit 9.
ここで第１のシフトレジスタ81の出力端Q0、Q1、Q2、
Q3は、それぞれ第１のラツチ回路91の入力端D0、D2及び
第２のラツチ回路92の入力端D0、D2に接続され、また第
２のシフトレジスタ82の出力端Q0、Q1、Q2、Q3は、それ
ぞれ第１のラツチ回路91の入力端D1、D3及び第２のラツ
チ回路92の入力端D1、D3と接続されている。Here, the output terminals Q0, Q1, Q2,
Q3 is connected to the input terminals D0, D2 of the first latch circuit 91 and the input terminals D0, D2 of the second latch circuit 92, respectively, and the output terminals Q0, Q1, Q2, Q3 of the second shift register 82. Are connected to the input terminals D1, D3 of the first latch circuit 91 and the input terminals D1, D3 of the second latch circuit 92, respectively.
かくして第５図の構成において、シリアルデータでな
るM2FMデータDMMをシリアルパラレル変換回路２を介し
て第１のクロツクCK2の立上りのタイミングと同期して
入力されるM2FMデータM0、M1、M2、M3を、第１のクロツ
クCK2のタイミングで順次パラレル処理して２ビツトのN
RZデータQX及びQYを得、シフト回路８を介し出力データ
ラツチ回路９において、第１のクロツクCK2を1/4分周し
てなる第２のクロツクCK8の立上りのタイミングに同期
してラツチすることにより、８ビツトのパラレルデータ
でなるNRZデータNRZ0〜NRZ7を得、さらにパラレルシリ
アル変換回路10を介してシリアルデータでなるNRZデー
タDNを得るようになされている。Thus in the configuration of FIG. 5, M 2 FM data M0 in synchronization with the input and the timing of the rising edge of the first clock CK2 by the consisting of serial data M 2 FM data DMM via the serial-parallel conversion circuit 2, M1, M2 and M3 are sequentially processed in parallel at the timing of the first clock CK2 to generate a 2-bit N
The RZ data QX and QY are obtained, and the output data latch circuit 9 synchronizes with the rising timing of the second clock CK8 obtained by dividing the frequency of the first clock CK2 by 1/4 through the shift circuit 8. , NRZ data NRZ0 to NRZ7 composed of 8-bit parallel data, and NRZ data DN composed of serial data via a parallel-serial conversion circuit 10.
以上の構成によれば、シリアルデータで入力されるM2
FMデータDMMを一旦パラレルデータに変換して同時並列
的に処理してコード変換した後、再びシリアルデータに
変換することにより、NRZデータDNを得ることができる
ので、パラレルデータの処理回路においては、NRZデー
タDNのクロツク周期に対して、1/2及び1/8のクロツク周
期の遅い処理速度でデータを処理することができる。According to the above configuration, M 2 input as serial data
The NRZ data DN can be obtained by converting the FM data DMM into parallel data once, processing the code in parallel and simultaneously, and then converting it back to serial data, so in the parallel data processing circuit, Data can be processed at a processing speed of 1/2 and 1/8 of the clock cycle of the NRZ data DN.
実際上、デイジタルVTRにおいては、従来160〔MHz〕
のクロツク周波数が必要だつたPAL方式の入力データラ
ツチ回路３は、クロツク信号CK（この場合、NRZデータ
のクロツク周波数は、80〔MHz〕となる）を1/2分周して
なるクロツク信号CK2のタイミングで動作すれば良く、
このクロツク周波数は40〔MHz〕程度の周波数になる。Actually, in digital VTRs, conventional 160 [MHz]
The input data latch circuit 3 of the PAL system, which requires the clock frequency of the clock signal CK2, generates the clock signal CK2 (the clock frequency of the NRZ data is 80 [MHz] in this case) by dividing the clock signal CK by 1/2. It only has to operate at the timing,
This clock frequency is about 40 [MHz].
同様にクロツク信号CK2のタイミングで動作するデー
タセレクト回路７及びシフト回路８においても、クロツ
ク周波数は40〔MHz〕になる。Similarly, in the data select circuit 7 and the shift circuit 8 which operate at the timing of the clock signal CK2, the clock frequency becomes 40 [MHz].
さらに1/8分周してなるクロツク信号CK8のタイミング
で動作する出力データラツチ回路９においては、クロツ
ク周波数は10〔MHz〕になる。Further, in the output data latch circuit 9 which operates at the timing of the clock signal CK8 obtained by dividing the frequency by 1/8, the clock frequency becomes 10 [MHz].
従つてデイジタルVTRにおいては、処理速度の遅い論
理回路を用いてパラレル処理回路部分を構成することが
でき、従来ECLデイジタル回路を用いてしか構成するこ
とができなかつた当該部分を例えばCMOS集積回路構成に
することができる。Therefore, in a digital VTR, a parallel processing circuit part can be constituted by using a logic circuit having a slow processing speed, and the part which could only be constituted by using the conventional ECL digital circuit can be constituted by, for example, a CMOS integrated circuit. Can be
その結果消費電力を一段と低減することができるの
で、パラレル処理回路部分全体を集積化した例えば、CM
OS集積回路にすることができる。As a result, the power consumption can be further reduced.
It can be an OS integrated circuit.
かくするにつき全体として消費電力が少なく、かつ全
体として小型安価なデイジタルVTRに容易に得ることが
できる。Thus, a digital VTR that consumes less power as a whole and is small and inexpensive as a whole can be easily obtained.
なお上述の実施例においては、M2FMデータを４ビツト
ずつ切り出して処理した場合について述べたが、本発明
はこれに限らず、例えば、８ビツトずつ切り出すように
しても良い。In the above-described embodiment, a case has been described in which the M 2 FM data is cut out and processed in units of 4 bits. However, the present invention is not limited to this. For example, the data may be cut out in units of 8 bits.
さらに上述の実施例においては、本発明をデイジタル
VTRのデイジタルパルス復調回路に適用した場合につい
て述べたが、本発明はこれに限らず、例えばPCM（pulse
code modulaton）復調回路等に広く適用することがで
きる。Further, in the embodiments described above, the present invention
The case where the present invention is applied to a digital pulse demodulation circuit of a VTR has been described. However, the present invention is not limited to this.
It can be widely applied to demodulation circuits and the like.
さらに上述の実施例においては、本発明をM2FM方式の
デイジタルパルス復調回路に適用した場合について述べ
たが、本発明はこれに限らず、例えばMFM方式のデイジ
タルパルス復調回路等に広く適用することができる。Further, in the above-described embodiment, the case where the present invention is applied to the digital pulse demodulation circuit of the M 2 FM system has been described. However, the present invention is not limited to this, and is widely applied to, for example, a digital pulse demodulation circuit of the MFM system. be able to.
Ｈ発明の効果 上述のように本発明によれば、順次入力するシリアル
形態のM2FMデータを基本クロツク信号よりも周波数の低
い第１及び第２のクロツク信号を用いて同時並列的に処
理することができるので、繰り返し周波数の高いM2FMデ
ータを高速スイッチングの可能な論理回路を用いなくて
も容易に復調することができる。H Effect of the Invention As described above, according to the present invention, serially input serial M 2 FM data is processed simultaneously and in parallel using the first and second clock signals having a lower frequency than the basic clock signal. Therefore, M 2 FM data having a high repetition frequency can be easily demodulated without using a logic circuit capable of high-speed switching.
かくするにつき全体として消費電力の小さい小型簡易
な構成のデイジタルVTRを容易に得ることができる。As a result, a digital VTR having a small and simple configuration with low power consumption as a whole can be easily obtained.
第１図は本発明によるデイジタルパルス復調回路の一実
施例を示すブロツク図、第２図はその入力データラツチ
回路及びデータ復調回路を示すブロツク図、第３図はＣ
パターン検出回路を示すブロツク図、第４図はウインド
ウ検出回路を示すブロツク図、第５図はデータセレクト
回路、シフト回路及び出力データラツチ回路を示すブロ
ツク図、第６図及び第７図は従来技術の説明に供する信
号波形図である。 １……デイジタルパルス復調回路、２……シリアルパラ
レル変換回路、３……入力データラツチ回路、４……デ
ータ復調回路、５……Ｃパターン検出回路、６……ウイ
ンドウ検出回路、７……データセレクト回路、８……シ
フト回路、９……出力データラツチ回路、10……パラレ
ルシリアル変換回路。FIG. 1 is a block diagram showing an embodiment of a digital pulse demodulation circuit according to the present invention, FIG. 2 is a block diagram showing an input data latch circuit and a data demodulation circuit, and FIG.
FIG. 4 is a block diagram showing a window detection circuit, FIG. 5 is a block diagram showing a data selection circuit, a shift circuit and an output data latch circuit, and FIGS. FIG. 4 is a signal waveform diagram for explanation. 1 ... Digital pulse demodulation circuit, 2 ... Serial / parallel conversion circuit, 3 ... Input data latch circuit, 4 ... Data demodulation circuit, 5 ... C pattern detection circuit, 6 ... Window detection circuit, 7 ... Data select Circuit, 8 shift circuit, 9 output data latch circuit, 10 parallel-serial conversion circuit.
Claims (1)
のNRZデータに変換するデイジタルパルス復調回路にお
いて、 上記NZRデータの基本クロツク信号を1/2分周して得た第
１のクロツク信号を用いて、上記シリアル形態のM2FMデ
ータを所定数ｎビツトのパラレルM2FMデータに変換する
シリアルパラレル変換回路と、 上記第１のクロツク信号を用いて上記所定数ｎビツトの
パラレルM2FMデータをラツチする第１のラツチ回路、及
び上記第１のラツチ回路から出力される所定数ｎビツト
のパラレルM2FMデータを上記第１のクロツク信号を用い
てラツチする第２のラツチ回路、並びに上記第２のラツ
チ回路から出力される所定数ｎビツトのパラレルM2FMデ
ータのうち第ｎビツトを上記第１のクロツク信号を用い
てラツチする第３のラツチ回路と、 上記第１及び第２のラツチ回路からそれぞれ出力される
上記所定数ｎビツトのパラレルM2FMデータと上記第３の
ラツチ回路から出力される１ビツトのデータとからなる
2n＋１ビツトのパラレルデータが入力され、当該2n＋１
ビツトのパラレルデータのそれぞれ隣り合うビツトの排
他的論理和を得ることにより2nビツトの復調データを出
力する排他的論理和回路と、 上記排他的論理和回路から出力される上記2nビツトの復
調データが入力され、当該復調データのパターンに基づ
いてｎビツトのNZRデータを形成するパターン検出回路
と、 上記排他的論理和回路から出力される上記2nビツトの復
調データが入力され、当該復調データのパターンに基づ
いて２ビツトのウインドウ検出信号を生成するウインド
ウ検出回路と、 上記パターン検出回路から出力される上記ｎビツトのNZ
Rデータを上記第１のクロツク信号に基づいてラツチ
し、当該ｎビツトのNZRデータのうちのn/2ビツトからな
る第１のビツト群と残りのビツトからなる第２のビツト
群とを上記ウインドウ検出信号に基づいて選択して出力
するデータセレクト回路と、 上記データセレクト回路から出力される第１のビツト群
又は上記第２のビツト群が入力され、上記第１のクロツ
ク信号に基づいて上記第１のビツト群又は上記第２のビ
ツト群のビツトデータを順次シフトし、当該シフトされ
た各ビツトデータを上記基本クロツク信号を1/8分周し
て得た第２のクロツク信号に基づいてラツチすることに
より2nビツトのパラレル形態のNRZデータを形成するシ
フト及びラツチ回路と、 上記シフト及びラツチ回路から出力される上記2nビツト
のパラレル形態のNRZデータを、上記第２のクロツク信
号及び上記基本クロツク信号を用いてシリアル形態のNR
Zデータに変換して出力するパラレルシリアル変換回路
と を具えることを特徴とするデイジタルパルス復調回路。1. A digital pulse demodulation circuit for converting serial M 2 FM data into serial NRZ data, wherein a first clock signal obtained by dividing the basic clock signal of the NZR data by 1/2 is used. A serial-to-parallel conversion circuit for converting the serial form of the M 2 FM data into a predetermined number of n-bit parallel M 2 FM data, and the predetermined number of n-bit parallel M 2 FM using the first clock signal. A first latch circuit for latching data, a second latch circuit for latching a predetermined number n bits of parallel M 2 FM data output from the first latch circuit using the first clock signal, and a third latch that latches with the first clock signal the n bits of parallel M 2 FM data of a predetermined number n bits output from the second latch, upper Consisting of 1 bit of data outputted from the parallel M 2 FM data and the third latch of the predetermined number n bits outputted from the first and second latch
2n + 1 bits of parallel data are input, and the 2n + 1 bits
An exclusive-OR circuit that outputs 2n-bit demodulated data by obtaining an exclusive-OR of adjacent bits of the parallel data of the bit; and the 2n-bit demodulated data output from the exclusive-OR circuit. A pattern detection circuit for forming n-bit NZR data based on the pattern of the demodulated data, and the 2n-bit demodulated data output from the exclusive-OR circuit; A window detection circuit for generating a 2-bit window detection signal based on the signal; and the n-bit NZ output from the pattern detection circuit.
R data is latched based on the first clock signal, and a first bit group consisting of n / 2 bits and a second bit group consisting of the remaining bits of the n-bit NZR data are windowed. A data select circuit for selecting and outputting based on a detection signal, and a first bit group or a second bit group output from the data select circuit are input, and the second bit group is input based on the first clock signal. The bit data of one bit group or the second bit group is sequentially shifted, and each shifted bit data is latched based on a second clock signal obtained by dividing the basic clock signal by 1/8. And a shift and latch circuit for forming 2n-bit parallel NRZ data, and the 2n-bit parallel NRZ data output from the shift and latch circuit. Using the second clock signal and the basic clock signal, a serial form NR is used.
A digital pulse demodulation circuit, comprising: a parallel-serial conversion circuit that converts the data into Z data and outputs the Z data.
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