JP2893733B2 - A / D converter - Google Patents
A / D converterInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はA/D変換器に関し、特に半導体集積回路技術
を用いて大規模な制御回路と同一の基板上に集積化する
A/D変換器に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter, and in particular, integrates a large-scale control circuit on the same substrate using semiconductor integrated circuit technology.
Related to A / D converter.
従来、かかる大規模な制御回路、すなわち８ビットや
16ビットのマイクロコンピュータ等の回路と同一の基板
上にA/D変換器を集積化した例としては、例えばNEC技報
Vol.39No.10・1986・PP75−81の“CMOS8ビットシングル
チップマイクロコンピュータμPD78112"に示されるよう
な８入力マルチプレクサを有する逐次比較式A/D変換器
が知られている。かかるA/D変換器の変換時間は26.7μs
ecである。Conventionally, such large-scale control circuits, that is, 8-bit or
An example of integrating an A / D converter on the same board as a circuit such as a 16-bit microcomputer is described in NEC Technical Report
A successive approximation A / D converter having an 8-input multiplexer as shown in "CMOS 8-bit single-chip microcomputer μPD78112" of Vol. 39, No. 10, 1986, PP75-81 is known. The conversion time of such A / D converter is 26.7μs
ec.
上述した従来のA/D変換器は同一基板上に大規模な制
御回路を有するので、この制御回路から発生するディジ
タル雑音がプロセス技術の微細化に伴ない増大し、A/D
変換器の性能を劣化させる要因となっている。Since the above-mentioned conventional A / D converter has a large-scale control circuit on the same substrate, the digital noise generated from this control circuit increases with the miniaturization of process technology, and the A / D converter increases.
This is a factor that degrades the performance of the converter.
どの程度の雑音が発生するかについては、“DESIGN
OF MOS VLSI CIR−CUITS FOR TELECOMMUNI−CATIO
NS"Prentice−Hall Inc.1985・PP321−324により説明
されており、それによれば、８ビットの出力バッファが
同時に動作した場合に約25mAの電流が流れ、リードイン
ダクタンスが50nHとしたとき電源線に約250mVの雑音が
発生する。See "DESIGN
OF MOS VLSI CIR-CUITS FOR TELECOMMUNI-CATIO
According to NS "Prentice-Hall Inc. 1985, PP321-324, when the 8-bit output buffer operates at the same time, about 25 mA of current flows, and when the lead inductance is 50 nH, the power supply line Approximately 250mV noise is generated.
このような電源線に生ずる雑音はプロセス技術の微細
化に伴ない増大してくる。一方、プロセス技術の微細化
は使用されるMOSトランジスタの駆動能力の向上に結び
つく。このため、ますます内部ゲートで大きな電源雑音
が発生することになる。そこで、この電源雑音がA/D変
換器の参照電圧と入力電圧とを比較する期間に発生する
ときを考える。例えば、接地線にこの電源雑音が生じる
と、参照電圧が変化するためA/D変換器の誤差が増大す
る。また、雑音が電源に生じた場合、参照電圧と入力電
圧を比較するための比較器の電源雑音除去比が不十分の
ときは誤判定を出力することがある。The noise generated in such a power supply line increases as the process technology becomes finer. On the other hand, miniaturization of the process technology leads to improvement of the driving capability of the MOS transistor used. For this reason, a large power supply noise is increasingly generated at the internal gate. Therefore, consider a case where this power supply noise occurs during a period in which the reference voltage of the A / D converter is compared with the input voltage. For example, when the power supply noise occurs in the ground line, the error of the A / D converter increases because the reference voltage changes. Further, when noise occurs in the power supply, an erroneous determination may be output when the power supply noise removal ratio of the comparator for comparing the reference voltage and the input voltage is insufficient.
従来、これらの電源雑音への対策として、 電源配線を制御回路とA/D変換器とで分離する。 Conventionally, as a measure against these power supply noises, the power supply wiring is separated between the control circuit and the A / D converter.
基板電位やウェル電位を低インピーダンスで電源線に
終端することにより雑音の誘導を防止する。The induction of noise is prevented by terminating the substrate potential or well potential to the power supply line with low impedance.
A/D変換器を全差動構成とすることにより電源雑音除
去比を向上させる。The power supply noise rejection ratio is improved by making the A / D converter a fully differential configuration.
などの方法がとられている。And so on.
しかしながら、クロック速度の高速化に伴ない雑音ス
ペクトル高域増大による耐雑音性劣化や、集積回路規模
の増大に伴う雑音電力の増加、あるいはA/D変換器の高
集度化要求などの問題点が残されている。However, problems such as degradation of noise immunity due to an increase in the noise spectrum high frequency with an increase in clock speed, an increase in noise power with an increase in the scale of an integrated circuit, and a demand for higher integration of A / D converters. Is left.
本発明のA/D変換器は、クロック信号に基いて動作用
のクロックを作成し且つ遅延させるためのクロック遅延
回路および前記クロック遅延回路の遅延量を記憶し雑音
レベルが最小となるように機能する雑音検出回路を備え
るとともに、主制御信号および副制御信号を出力する制
御回路と、前記制御回路に接続され、前記主制御信号，
前記動作用クロックにより前記制御回路からのアナログ
入力信号をA/D変換する逐次比較型主A/D変換部と、前記
制御回路に接続され、前記副制御信号，前記動作用クロ
ックにより前記制御回路からの前記アナログ入力信号を
A/D変換する並列型副A/D変換部とを設け、前記逐次比較
型主A/D変換部のリセット期間に前記並列型副A/D変換部
より前記制御回路における前記クロック遅延回路の遅延
量を変化させ、その出力を前記雑音検出回路に出力し、
雑音電力が最小となる遅延量に前記クロック遅延回路を
制御する一方、前記リセット期間が終了してから前記制
御回路より前記逐次比較型主A/D変換部を動作させるよ
うに構成される。An A / D converter according to the present invention has a function of generating a clock for operation based on a clock signal and delaying the clock and a delay amount of the clock delay circuit to minimize a noise level. A control circuit for outputting a main control signal and a sub-control signal, and a control circuit connected to the control circuit;
A successive approximation type main A / D conversion unit for A / D converting an analog input signal from the control circuit by the operation clock; and a control circuit connected to the control circuit, the sub control signal and the operation clock From the analog input signal from
A parallel-type sub-A / D converter for A / D conversion is provided, and the parallel-type sub-A / D converter is used for the clock delay circuit in the control circuit during the reset period of the successive approximation type main A / D converter. Changing the delay amount, outputting the output to the noise detection circuit,
The clock delay circuit is controlled to a delay amount that minimizes the noise power, and the control circuit activates the successive approximation type main A / D converter after the reset period ends.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すA/D変換器のブロッ
ク図である。FIG. 1 is a block diagram of an A / D converter showing one embodiment of the present invention.
第１図に示すように、本実施例は、アナログ入力端子
（INA）1,ディジタル入出力端子（I/O）２およびクロッ
ク端子３に接続され且つ雑音検出回路５およびクロック
遅延回路６を有する制御回路４と、制御回路４からアナ
ログ入力9,A/D動作クロック10,主制御信号11の供給を受
ける一方、主ディジタル出力12を送出する主A/D変換部
７と、同じく制御回路４からアナログ入力9,A/D動作ク
ロック10,副制御信号13の供給を受け且つ副ディジタル
出力14を送出する副A/D変換部８とを有している。上述
したアナログ入力端子１は制御回路４の中にアナログマ
ルチプレクサ（図示省略）が設けてある場合は複数端子
になる。また、ディジタル入出力端子（I/O）２は代表
して表わしたものであり、ディジタル入力端子およびデ
ィジタル出力端子を含んだ複数端子を表示するととも
に、制御回路４とのディジタル信号の入出力に用いられ
る。更に、クロック端子３は制御回路４の動作クロック
入力端子を表わしており、水晶発振子等を用いた発振回
路が集積回路上に設けられている時は不要になる。この
クロック端子３から入力されたクロックは制御回路４で
主および副A/D変換部７および８の動作クロックとして
変換され、クロック遅延回路６を介してそれぞれ供給さ
れる。As shown in FIG. 1, in this embodiment, a noise detection circuit 5 and a clock delay circuit 6 are connected to an analog input terminal (IN A ) 1, a digital input / output terminal (I / O) 2 and a clock terminal 3. A control circuit 4 having an analog input 9, an A / D operation clock 10, and a main control signal 11 from the control circuit 4, and a main A / D conversion unit 7 for transmitting a main digital output 12. 4 includes an analog input 9, an A / D operation clock 10, and a sub control signal 13, and a sub A / D converter 8 for transmitting a sub digital output 14. The analog input terminal 1 has a plurality of terminals when an analog multiplexer (not shown) is provided in the control circuit 4. A digital input / output terminal (I / O) 2 is shown as a representative, and displays a plurality of terminals including a digital input terminal and a digital output terminal, and inputs and outputs digital signals to and from the control circuit 4. Used. Further, the clock terminal 3 represents an operation clock input terminal of the control circuit 4, and becomes unnecessary when an oscillation circuit using a crystal oscillator or the like is provided on the integrated circuit. The clock input from the clock terminal 3 is converted by the control circuit 4 as operation clocks for the main and sub A / D converters 7 and 8, and supplied via the clock delay circuit 6, respectively.
かかるA/D変換器において、主A/D変換部７は制御回路
４の中でアナログマルチプレクサ（図示省略）により選
択されたアナログ入力端子１から入力されたアナログ信
号をアナログ入力９として入力する。この主A/D変換部
７の動作制御は主制御信号11により行なわれ、A/D変換
されたディジタル信号は主ディジタル出力12から制御回
路４へ出力される。このA/D変換されたディジタル信号
は制御回路４から必要に応じてディジタル入出力端子２
から外部に出力される。また、副A/D変換部８も主A/D変
換部７と同様に動作し、副制御信号13により動作の制御
を行ない、A/D変換されたディジタル信号を副ディジタ
ル出力14から制御回路４へと出力される。In such an A / D converter, the main A / D converter 7 inputs an analog signal input from an analog input terminal 1 selected by an analog multiplexer (not shown) in the control circuit 4 as an analog input 9. The operation of the main A / D converter 7 is controlled by the main control signal 11, and the A / D converted digital signal is output from the main digital output 12 to the control circuit 4. The A / D converted digital signal is supplied from a control circuit 4 to a digital input / output terminal 2 as required.
Output to the outside. The sub-A / D converter 8 also operates in the same manner as the main A / D converter 7, controls the operation by the sub-control signal 13, and outputs the A / D-converted digital signal from the sub-digital output 14 to the control circuit. 4 is output.
一方、雑音検出回路５は主A/D変換部７のリセット期
間に副A/D変換部８から送出されるA/D変換されたディジ
タル信号14を制御回路４から受信し、雑音レベルが最小
となるクロック遅延回路６の遅延量を検出記憶する機能
を有している。On the other hand, the noise detection circuit 5 receives from the control circuit 4 the A / D-converted digital signal 14 sent from the sub-A / D conversion section 8 during the reset period of the main A / D conversion section 7 and minimizes the noise level. And has a function of detecting and storing the delay amount of the clock delay circuit 6 to be used.
次に、かかるA/D変換器の具体的動作について説明す
る。Next, a specific operation of the A / D converter will be described.
まず、A/D変換命令が制御回路４に入力される。このA
/D変換命令はディジタル入出力端子２を介して外部から
入力される場合と制御回路４に組込まれたプログラムか
ら入力される場合があるが、そのいずれでも同じ動作す
る。First, an A / D conversion command is input to the control circuit 4. This A
The / D conversion command may be input from the outside via the digital input / output terminal 2 or may be input from a program incorporated in the control circuit 4, and the same operation is performed in either case.
次に、主A/D変換部７をリセット状態にする。Next, the main A / D converter 7 is reset.
次に、アナログ入力９を接地電位に接続する。Next, the analog input 9 is connected to the ground potential.
また、クロック遅延回路６の遅延量をＡに設定する。Further, the delay amount of the clock delay circuit 6 is set to A.
また、副A/D変換部８を動作させ、変換結果を副ディ
ジタル出力14から制御回路４を介して雑音検出回路５へ
入力して記憶させる。Further, the sub A / D converter 8 is operated, and the conversion result is input from the sub digital output 14 to the noise detection circuit 5 via the control circuit 4 and stored.
次に、クロック遅延回路６の遅延量をB,C,…に設定
し、上述のステップおよびを繰返す。Next, the delay amount of the clock delay circuit 6 is set to B, C,... And the above steps are repeated.
このクロック遅延回路６の遅延量が全て完了すると、
雑音検出回路５に記憶した副A/D変換部８の雑音量が最
小になった遅延量を検出する。When all the delay amounts of the clock delay circuit 6 are completed,
The delay amount in which the noise amount of the sub A / D converter 8 stored in the noise detection circuit 5 is minimized is detected.
更に、クロック遅延回路６の遅延量を検出値として主
A/D変換部７の動作を開始する。Further, the delay amount of the clock delay circuit 6 is mainly used as a detection value.
The operation of the A / D converter 7 is started.
このように、主A/D変換部７の動作を開始する前のリ
セット期間に制御回路４の雑音が最小となるようにクロ
ック遅延回路６の遅延量を設定してやる。As described above, the delay amount of the clock delay circuit 6 is set so that the noise of the control circuit 4 is minimized during the reset period before the operation of the main A / D converter 7 is started.
第２図は第１図に示すクロック遅延回路図である。 FIG. 2 is a clock delay circuit diagram shown in FIG.
第２図に示すように、このクロック遅延回路６は動作
クロックがクロック端子からバッファ（図示省略）等を
介して入力される。遅延素子15は、例えばインバータ２
段で構成し、それぞれの出力にトランスファゲート16を
接続している。尚、このトランスファゲート16を駆動す
るための制御リードについては本発明と直接関係しない
ため、省略している。As shown in FIG. 2, the clock delay circuit 6 receives an operation clock from a clock terminal via a buffer (not shown) or the like. The delay element 15 is, for example, an inverter 2
The transfer gate 16 is connected to each output. Note that control leads for driving the transfer gate 16 are omitted because they are not directly related to the present invention.
例えば、インバータの遅延量が一段当り2nsecとする
と、この遅延回路６の遅延量は0nsec,4nsec,8nsec,12ns
ecの選択が可能である。また、インバータの段数は何段
でも可能であり、所要の遅延ステップおよび遅延範囲が
選択できる。更に、トランスファゲート16からA/D動作
クロック10として出力する際、配線が長い時はトランス
ファゲート16の後段にバッファを設けるのが好ましい。For example, if the delay amount of the inverter is 2 nsec per stage, the delay amount of this delay circuit 6 is 0 nsec, 4 nsec, 8 nsec, 12 ns.
You can select ec. Also, the number of inverter stages can be any number, and a required delay step and delay range can be selected. Furthermore, when the A / D operation clock 10 is output from the transfer gate 16, it is preferable to provide a buffer at a stage subsequent to the transfer gate 16 when the wiring is long.
第３図は第１図における主副A/D変換部のより具体的
な回路図である。FIG. 3 is a more specific circuit diagram of the main / sub A / D converter in FIG.
第３図に示すように、主A/D変換部７は基準電圧17を
分割する単位抵抗18と分割した電圧を取り出すトランス
ファゲート19を介して接続される比較器20を有し、この
比較器20の他の入力はアナログ入力21に接続されてい
る。尚、この主A/D変換部７は前述したとおり逐次比較
型の回路構成である。As shown in FIG. 3, the main A / D converter 7 has a unit resistor 18 for dividing the reference voltage 17 and a comparator 20 connected via a transfer gate 19 for extracting the divided voltage. The other input 20 is connected to the analog input 21. The main A / D converter 7 has a successive approximation type circuit configuration as described above.
一方、副A/D変換部８は基準電圧17および単位抵抗18
を主A/D変換部７と共用している。この単位抵抗18によ
る分割電圧は直接４個の比較器22へ供給され、他方のア
ナログ入力21とそれぞれ比較される。尚、この副A/D変
換部８は前述したように並列型の回路構成とし高速化し
ている。すなわち、これは主A/D変換部７のリセット期
間にA/D変換を遅延ステップ数の回数だけ実行する必要
があるため、逐次比較型の回路構成にするとリセット期
間が長くなるという欠点を除くためである。On the other hand, the sub A / D converter 8 has a reference voltage 17 and a unit resistance 18.
Is shared with the main A / D converter 7. The voltage divided by the unit resistor 18 is directly supplied to four comparators 22 and compared with the other analog inputs 21 respectively. The sub-A / D converter 8 has a parallel circuit configuration as described above to increase the speed. That is, since it is necessary to execute A / D conversion by the number of delay steps during the reset period of the main A / D conversion unit 7, the disadvantage that the reset period becomes longer when the successive approximation type circuit configuration is used is eliminated. That's why.
尚、第３図における副A/D変換部８の比較出力は棒温
度計型となっているが、簡単な論理回路を比較器の後段
に配置しバイナリーコード化してもよい。Although the comparison output of the sub-A / D converter 8 in FIG. 3 is of a stick thermometer type, a simple logic circuit may be arranged at the subsequent stage of the comparator and may be converted into a binary code.
第４図は第３図同様に第１図における主副A/D変換部
の回路図である。FIG. 4 is a circuit diagram of the main / sub A / D converter in FIG. 1, as in FIG.
第４図に示すように、この回路は前述した実施例にお
いて副A/D変換部８の分解能を主A/D変換部７の２倍に変
更した点が異なっている。すなわち、第４図において、
主A/D変換部７は単位抵抗18を２個毎にトランスファゲ
ート19で取り出して比較器20の一方の入力へ供給し、比
較器20の他方の入力へ供給されるアナログ入力21と比較
するようにしている。また、副A/D変換部８は単位抵抗1
8毎に分割電圧を取り出し、比較器23へ供給する構成で
あり、図を簡単にするための比較器４個を１つのブロッ
クで表わしている。この比較器23の内部構成および接続
は第３図に示す比較器22と同じ並列型になっている。As shown in FIG. 4, this circuit is different in that the resolution of the sub A / D converter 8 is changed to twice that of the main A / D converter 7 in the above-described embodiment. That is, in FIG.
The main A / D converter 7 takes out the unit resistors 18 every two by the transfer gate 19, supplies them to one input of the comparator 20, and compares them with the analog input 21 supplied to the other input of the comparator 20. Like that. The sub A / D converter 8 has a unit resistance of 1
The configuration is such that divided voltages are taken out every 8 and supplied to the comparator 23, and four comparators are represented by one block to simplify the drawing. The internal configuration and connection of this comparator 23 are of the same parallel type as the comparator 22 shown in FIG.
このように、副A/D変換部８の分解能を２倍にするこ
とにより、より雑音の少ないクロック遅延量が選択でき
る。尚、この副A/D変換部８の分解能は主A/D変換部７の
整数倍または整数分の１に選択することが可能であり、
主A/D変換部７の分解能およびクロック遅延量などを検
討して選択することが必要である。As described above, by doubling the resolution of the sub A / D converter 8, a clock delay amount with less noise can be selected. Note that the resolution of the sub A / D conversion unit 8 can be selected to be an integral multiple or a fraction of the integer of the main A / D conversion unit 7.
It is necessary to consider and select the resolution of the main A / D converter 7 and the amount of clock delay.
尚、上述した実施例においては、主副A/D変換部に抵
抗ストリングを用いて説明したが、容量アレーと抵抗ス
トリングを組合せて主副A/D変換部を構成しても同様に
本発明を実施することができる。In the above-described embodiment, the description has been made using the resistor string for the main / sub A / D converter. However, the present invention is similarly applicable to the case where the main / sub A / D converter is configured by combining the capacitance array and the resistor string. Can be implemented.
以上説明したように、本発明のA/D変換器は、雑音検
出回路およびクロック遅延回路を有する制御回路と、共
に前記制御回路に接続された逐次比較型主A/D変換部お
よび並列型副A/D変換部とを設け、前記逐次比較型主A/D
変換部のリセット期間に前記並列型副A/D変換回路から
前記制御回路の雑音検出回路を動作させることにより、
クロック遅延量の最適化を可能にするとともに、大規模
な制御回路や出力バッファから生ずる電源雑音の影響を
最小にし、高精度化を実現できるという効果がある。As described above, the A / D converter of the present invention includes a control circuit having a noise detection circuit and a clock delay circuit, a successive approximation type main A / D conversion unit and a parallel type sub-unit both connected to the control circuit. An A / D converter, and the successive approximation type main A / D
By operating the noise detection circuit of the control circuit from the parallel type sub A / D conversion circuit during the reset period of the conversion unit,
It is possible to optimize the clock delay amount, minimize the effect of power supply noise generated from a large-scale control circuit and an output buffer, and achieve high precision.
第１図は本発明の一実施例を示すA/D変換器のブロック
図、第２図は第１図に示すクロック遅延回路図、第３図
は第１図における主副A/D変換部の回路図、第４図は第
３図同様に第１図における主副A/D変換部の回路図であ
る。 １……アナログ入力端子（INA）、２……ディジタル入
出力端子（I/O）、３……クロック端子、４……制御回
路、５……雑音検出回路、６……クロック遅延回路、７
……主A/D変換部、８……副A/D変換部、9,21……アナロ
グ入力、10……A/D動作クロック、11……主制御信号、1
2……主ディジタル出力、13……副制御信号、14……副
ディジタル出力、15……遅延素子、16,19……トランス
ファゲート、17……基準電圧（端子）、18……単位抵
抗、20,22……比較器、23……４個分の比較器。FIG. 1 is a block diagram of an A / D converter showing one embodiment of the present invention, FIG. 2 is a clock delay circuit diagram shown in FIG. 1, and FIG. 3 is a main / sub A / D converter in FIG. FIG. 4 is a circuit diagram of the main / sub A / D converter in FIG. 1, as in FIG. 1 ... Analog input terminal (IN A ), 2 ... Digital input / output terminal (I / O), 3 ... Clock terminal, 4 ... Control circuit, 5 ... Noise detection circuit, 6 ... Clock delay circuit, 7
… Main A / D converter, 8… Sub A / D converter, 9, 21… Analog input, 10… A / D operation clock, 11… Main control signal, 1
2 ... Main digital output, 13 ... Sub-control signal, 14 ... Sub-digital output, 15 ... Delay element, 16,19 ... Transfer gate, 17 ... Reference voltage (terminal), 18 ... Unit resistance, 20,22 ... Comparator, 23 ... Comparator for 4 pieces.
Claims (1)
作成し且つ遅延させるためのクロック遅延回路および前
記クロック遅延回路の遅延量を記憶し雑音レベルが最小
となるように機能する雑音検出回路を備えるとともに、
主制御信号および副制御信号を出力する制御回路と、前
記制御回路に接続され、前記主制御信号，前記動作用ク
ロックにより前記制御回路からのアナログ入力信号をA/
D変換する逐次比較型主A/D変換部と、前記制御回路に接
続され、前記副制御信号，前記動作用クロックにより前
記制御回路からの前記アナログ入力信号をA/D変換する
並列型副A/D変換部とを設け、前記逐次比較型主A/D変換
部のリセット期間に前記並列型副A/D変換部より前記制
御回路における前記クロック遅延回路の遅延量を変化さ
せ、その出力を前記雑音検出回路に出力し、雑音電力が
最小となる遅延量に前記クロック遅延回路を制御する一
方、前記リセット期間が終了してから前記制御回路より
前記逐次比較型主A/D変換部を動作させることを特徴と
するA/D変換器。A clock delay circuit for generating and delaying an operation clock based on a clock signal, and a noise detection circuit that stores a delay amount of the clock delay circuit and functions to minimize a noise level. Prepare and
A control circuit that outputs a main control signal and a sub control signal; and an analog input signal from the control circuit that is connected to the control circuit and that converts an analog input signal from the control circuit by the main control signal and the operation clock.
A successive approximation type main A / D conversion unit for performing D conversion, and a parallel type auxiliary A which is connected to the control circuit and A / D converts the analog input signal from the control circuit by the sub control signal and the operation clock; / D conversion unit is provided, and during the reset period of the successive approximation type main A / D conversion unit, the parallel sub A / D conversion unit changes the delay amount of the clock delay circuit in the control circuit from the parallel A / D conversion unit, and outputs the output. While outputting to the noise detection circuit and controlling the clock delay circuit to a delay amount at which the noise power is minimized, the control circuit activates the successive approximation type main A / D conversion unit after the reset period ends. An A / D converter characterized by being made to work.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18943089A JP2893733B2 (en) | 1989-07-21 | 1989-07-21 | A / D converter |
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| JP18943089A JP2893733B2 (en) | 1989-07-21 | 1989-07-21 | A / D converter |
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| JPH0353719A JPH0353719A (en) | 1991-03-07 |
| JP2893733B2 true JP2893733B2 (en) | 1999-05-24 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18943089A Expired - Lifetime JP2893733B2 (en) | 1989-07-21 | 1989-07-21 | A / D converter |
Country Status (1)
| Country | Link |
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| JP (1) | JP2893733B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055192B2 (en) | 1991-03-18 | 2000-06-26 | 株式会社デンソー | Voice recognition device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444298B1 (en) * | 2001-11-02 | 2004-08-16 | 주식회사 하이닉스반도체 | Method for locking delay and delay locked loop using the same |
-
1989
- 1989-07-21 JP JP18943089A patent/JP2893733B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055192B2 (en) | 1991-03-18 | 2000-06-26 | 株式会社デンソー | Voice recognition device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353719A (en) | 1991-03-07 |
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