JP2606194B2

JP2606194B2 - デジタル信号の伝送装置

Info

Publication number: JP2606194B2
Application number: JP61135350A
Authority: JP
Inventors: 元治須田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-06-11
Filing date: 1986-06-11
Publication date: 1997-04-30
Anticipated expiration: 2012-04-30
Also published as: JPS62291757A

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段Ｆ作用Ｇ実施例 G₁ 冗長ビットの例の説明（第４図） G₂ この発明装置要部の一実施例の説明（第５図）Ｈ発明の効果Ａ産業上の利用分野この発明は例えばNRZデータをM²（ミラースクエア）
コードのようなたたみ込みコードであって、いわゆるDC
（直流）フリーのコードに変換してデジタル信号を伝送
（記録再生含む）する装置に関する。

Ｂ発明の概要この発明は例えばNRZデータをM²コード等のようなた
たみ込みコードに変換して伝送する場合に、変換前に固
定のパターンとして挿入された同期パターンが変換後に
おいても特定の固定パターンとなるようにしたもので、
同期パターン検出をデコード前に行え、デコード時にビ
ット同期回路が不用になるものである。

Ｃ従来の技術デジタルデータを磁気テープに記録し、再生する場
合、直流分は直接記録再生することができないため、直
流分を含まないように（DCフリーと称す）データをコー
ド変換する必要がある。

このことを満足するコード変換方式の１つとして、デ
ジタルデータをM²（Miller square:ミラースクエア）コ
ードに変換する方法が知られている（例えば特開昭52−
114206号参照）。

このM²コードは、変換前の例えばNRZデータのビット
セルをＴとしたとき、最小反転間隔Tmin＝Ｔ、最大反転
間隔Tmax＝3Tとなり、また、DCフリーとなるようにDSV
（デジタルサムバリュー）の積分値が±３以内となるよ
うにされたコードで、もとのデータの１ビットは２ビッ
トに変換されるものである。

このM²コードの生成規則は第８図に示す通りで、原デ
ータが「１」のときは原データのビットセルの中間で状
態を反転させ、原データが「０」のビットセルでは反転
せずに、「０」が続くときビットとビットの間で状態を
反転させるとともに、原データの「０」と「０」で挟ま
れる「１」のデータ数が偶数のときは、その挟まれる
「１」のデータの最後のものはビット中間で反転させな
いというものである。

以上のようにM²コードは元のデータの前後のビットの
状態を参酌して出力コードを定めるもので、たたみ込み
変調の一種である。

ところで、デジタルデータの処理に際しては、データ
は所定数毎のブロック単位で処理されるのが通常で、こ
のため、ブロック毎に同期パターンが付加される。

第９図はM²コードデータの記録再生系のブロック図
で、例えばバッファメモリよりのブロック単位の間欠的
な例えばNRZデータが加算回路（１）に供給されるとと
もに、この加算回路（１）に固定のビットパターンから
なる同期パターンが供給されて、第10図に示すようにブ
ロック間の空きスペースに同期パターンが挿入されたデ
ータがこの加算回路（１）より得られる。

この加算回路（１）の出力データはM²エンコーダ
（２）に供給されてM²コードに符号化され、例えば回転
ヘッドにより磁気テープに記録される。そして、磁気テ
ープより再生されたM²コードはM²デコーダ（３）に供給
されてNRZデータに戻されるが、このとき、２ビットの
情報を１ビットにするためM²コードの各ビットがNRZデ
ータの１ビットの前半のビットに対応するか、後半のビ
ットに対応するかを知る必要があり、通常、M²コードの
性質を用いてビットパターンからその同期をとるための
ビット同期回路（3A）がデコーダ（３）に設けられてい
る。

こうしてビット同期がとられ、デコードされてNRZデ
ータに戻された再生データは同期パターン検出回路
（４）に供給されて同期パターンが検知され、その後、
データのブロック単位の処理の基準とされるものであ
る。

Ｄ発明が解決しようとする問題点ところで、同期パターンはデータとしては通常生じる
ことのない特定の固定パターンが用いられており、これ
をデコード前に検出できればデコード時、ビット同期回
路は不要になる。

ところが、M²コードの場合、エンコード前に固定パタ
ーンを同期パターンとして付加しても、前後のビット状
態によってパターンが変化し、固定パターンとならな
い。

以上のように、一般にM²コードのデコード時、デコー
ダでビット同期をとってデコードした後、同期パターン
検出をするようにしなければならない。ところが、ビッ
ト同期回路は全く検出エラーを起こさないということは
なく、エラーが含まれることを考慮した回路である必要
がある。そして、ビット同期がエラーによりずれると正
しくデコードできず、エラーを大きくしてしまうことに
なる。

この発明はこの点にかんがみ、変換後も同期パターン
が固定パターンとなるように工夫してデコード前に同期
パターン検出ができるようにしたものである。

Ｅ問題点を解決するための手段第１図はこの発明装置の一例全体を示すブロックで、
先ず、記録系においては、入力デジタル信号に対し、た
たみ込みコードであって、かつ、直流分について記録再
生に好適なコードにコード変換を行なうエンコーダ（1
0）と、一定の同期パターンを変換前のデジタル信号に
挿入するための加算回路（11）と、上記同期パターンの
前に冗長ビットを付加する冗長ビット付加回路（12）
と、入力デジタル信号の、上記冗長ビットを付加する直
前の変換後のパターンを検出するパターン検出回路（1
3）と、このパターン検出回路（13）において検知され
たパターンに応じて上記冗長ビットの各値を定める冗長
ビット生成回路（14）を設ける。

そして、再生系においては、デコーダ（17）の前段に
同期パターン検出回路（16）が設けられる。

Ｆ作用加算回路（11）には第２図に示すようにブロック毎
に、同期パターン及び冗長ビットの付加スペースが設け
られている入力データが供給され、この入力データにこ
の加算回路（11）において同期パターンが挿入される。

冗長ビット付加回路（12）には同期タイミング信号が
供給されており、冗長ビット付加スペースの期間以外で
は加算回路（11）よりのデータはそのままエンコーダ
（10）に供給されてたたみ込みコードに変換される。

そして、冗長ビット付加スペース期間ではこのエンコ
ーダ（10）よりの変換後のパターンが検出回路（13）に
供給されて、冗長ビット付加スペース直前の、つまりブ
ロックデータの最後のデータの変換後のパターンが検出
され、その検出パターンに基づいて変換後の同期パター
ンが固定パターンとなるような冗長ビットが生成され、
冗長ビット付加回路（12）において、冗長ビットの付加
スペースに付加される。

この場合、この冗長ビットは、コード変換後のコード
が、この冗長ビットにより初期化されるようにされるも
のである。したがって、エンコーダ（10）においてはこ
の冗長ビットにより同期パターンは必ず一定の固定パタ
ーンにコード変換されることになる。

再生系においては、同期パターンが固定パターンであ
るため、デコード前に同期パターン検出回路（16）にお
いて同期パターンが検出でき、ブロック単位の同期がと
られるとともに、ビット同期もとることができる。した
がって、デコーダ（17）ではビット同期をとることなく
デコードすることができ、デコーダ（17）にビット同期
回路を設ける必要がない。

したがって、従来のようなビット同期回路によりエラ
ーの波及効果はない。

この場合に、同期パターン検出回路（16）で同期パタ
ーン検出ができなかった場合にはそのブロックデータは
使用できないので、デコーダ（17）でデコード誤りを生
じても差し支えはない。

Ｇ実施例以下、この発明の一実施例を、入力データをM²に変換
して伝送する場合を例にとって説明しよう。

G₁ 冗長ビットの例の説明 M²コードは、元の情報１ビットを２ビットに変換する
ものであるが、この２ビットへの変換パターンはDSVを
考慮すると、第３図に示すように10通りほどである。

入力データに挿入される固定パターンの同期パターン
が固定パターンに変換されないのは、同期パターンの前
のデータの変換パターンによって異なるパターンに変換
されるからである。そこで、同期パターンの前に可変の
複数ビットからなる冗長ビットを付加して、M²コードに
変換したとき同期パターンの前では常に初期化するよう
にすれば、固定の同期パターンはM²コードにエンコード
後も固定パターンになるものである。

第４図はデータと同期パターンとの間に可変の３ビッ
ト（変換前）の冗長ビットを挿入して同期パターンの前
では常に初期化するようにした場合の例で、M²コードに
変換後のブロックデータの最後の２ビットのパターン
（第３図Ａ〜Ｊ）に対応してM²コード変換後に第４図Ａ
〜Ｊに示すような６ビットのパターンとなる３ビットを
同期パターンの前に挿入する。

すなわち、これらのパターンは第４図から明らかなよ
うに、DSVが“0"のところで終わるようにするとともに
変換後の最後の１ビットがDSVが“＋1"から“0"に向か
って終わり、次にデータ「０」から始まるようなもので
ある。

なお、第４図Ｅ及びＪに示すように、冗長ビットを付
加する直前のデータの最後の２ビットが第３図Ｅ及びＪ
に示すようなパターンであるときには、最後の１ビット
の反転を禁止して第４図Ｅ及びＪに示すようなパターン
となる冗長ビットを付加する。

G₂ この発明装置要部の一実施例の説明以上のことを実現するには、M²コードのエンコーダ内
で、同期パターンを挿入する直前のブロック単位のデー
タの最後のビットパターンの状態を検知して、これに応
じてM²エンコーダ入力の３ビットの冗長ビットを可変す
る回路を設ければよい。

第５図は第１図のエンコーダ（10）、冗長ビット付加
回路（12）、変換パターン検出回路（13）、冗長ビット
生成回路（14）の部分のM²コードの場合の一実施例であ
る。

同図において、（21）は元のデータの１ビットに対
し、M²コードに変換したときの前半のビットを保持する
ラッチ回路、（22）は後半のビットを保持するラッチ回
路、（23）は前半のビット及び後半のビットの値が供給
されて、DSVを検出し、DSVの値に応じた２ビットの出力
k₁,k₂を得るDSV検出回路である。

（24）は入力データとDSV検出回路（23）の出力k₁,k₂
等から次のクロック後のデータをコントロールする論理
回路である。

すなわち、この論理回路（24）には入力データの連続
する３ビットＤ（Ｉ−１）,D（Ｉ）,D（Ｉ＋１）（Ｉは
整数）が供給されるとともにDSV検出回路（23）よりの
２ビット出力k₁及びk₂、さらにラッチ回路（22）よりの
Ｄ（Ｉ−１）に対するM²変換コードの後半のビット出力
が供給されて、一方の出力端より入力ビットＤ（Ｉ）に
対する前半のビット出力BFが、他方の出力端より入力ビ
ットＤ（Ｉ）に対する後半のビット出力AFがそれぞれ出
力される。そしてこの論理回路（24）の一方及び他方の
出力端より入力ビットＤ（Ｉ）に対するコントロール出
力S₁及びS₂が得られる。そして、これら出力S₁及びS₂は
それぞれイクスクルーシブオアゲート（25）及び（26）
に供給され、また、イクスクルーシブオアゲート（25）
の出力がイクスクルーシブオアゲート（26）に供給され
るとともにラッチ回路（22）の出力がイクスクルーシブ
オアゲート（25）に供給される。

以上の構成によりイクスクルーシブオアゲート（25）
からは入力ビットＤ（Ｉ）に対する前半のビット出力BF
が、イクスクルーシブオアゲート（26）からは入力ビッ
トＤ（Ｉ）に対する後半のビット出力AFが、それぞれ得
られる。

そして、これら前半及び後半のビット出力BF及びAFが
ラッチ回路（21）及び（22）にそれぞれラッチされる。
この場合、ラッチ回路（21）及び（22）には入力データ
のクロック周波数f_Sと等しい周波数のラッチパルスが供
給されてデータラッチがなされる。そしてこれらラッチ
回路（21）及び（22）の出力はスイッチ（27）の一方及
び他方の入力端に供給される。このスイッチ（27）は周
波数f_Sでデューティ50％のスイッチング信号によって一
方及び他方の入力端に交互に切り換えられて、これより
入力データがM²コードに変換された出力が得られるが、
さらにラッチ回路（28）に供給され、周波数2f_Sのクロ
ックによりラッチされ、出力端子（29）にはこのクロッ
クに同期したM²コードの変換出力が得られる。

（30）は冗長ビット付加及び入力データの取り込みの
回路で、この回路（30）は直列に設けられる４段のラッ
チ回路（31）〜（34）と、入力端子（38）とラッチ回路
（31）との間、ラッチ回路（31）と（32）及びラッチ回
路（32）と（33）との間にそれぞれ設けられるオアゲー
ト（35）（36）（37）とからなる。

ラッチ回路（31）〜（34）の出力端には入力データの
連続する４ビットの各ビットが得られ、ラッチ回路（3
4）には入力端子（38）よりの入力データの５ビット前
のビットが得られ、これがＤ（Ｉ−１）として論理回路
（24）に供給される。同様にして、ラッチ回路（33）に
は入力データの４ビット前のビットがラッチ回路（32）
には入力データの３ビット前のビットが、それぞれ得ら
れ、それぞれＤ（Ｉ）及びＤ（Ｉ＋１）として論理回路
（24）に供給される。

（40）は冗長ビット生成回路で、アンドゲート（41）
（46）（47）（48）と、オアゲート（42）及び（49）と
イクスクルーシブオアゲート（43）と、ノアゲート（4
4）と、インバータ（45）と、この生成回路（40）の出
力を一定期間だけ出力するようにゲートするゲート回路
（50）とからなる。

この冗長ビット生成回路（40）は、同期パターンの前
に挿入する３ビット分の冗長ビットを生成するもので、
入力端子（38）に供給される入力データにおいては、第
６図に示すように、予めこの３ビット分のスペースが設
けられ、この３ビットの入力データとして〔000〕が挿
入されている。一方、ゲート回路（50）はこの３ビット
の冗長ビットが入力されたとき開となり、このとき生成
回路（40）において生成された３ビットのデータがそれ
ぞれオアゲート（35）（36）及び（37）を介してラッチ
回路（31）（32）（33）にラッチされることになる。そ
して、この３ビットの冗長ビットが論理回路（24）に供
給されて、第６図に示すように可変の６ビットａ〜ｆの
M²コードに変換されることによりこの３ビットの冗長ビ
ットの終わりのビット、つまり、同期パターンの直前で
はM²コードが初期状態にリセットされる。

したがって、冗長ビットの後、固定のパターンとして
入力される同期パターンは、M²コードに変換された後
も、例えば第４図に示すように「０」から始まる固定パ
ターンにされるものである。

したがって、このM²コードの固定パターンを再生時
に、デコードに先立って検出するようにすれば、同期パ
ターンを検出することができ、その後の処理をこの検出
信号に基づいてビット同期がとれた状態で行なうことが
できる。

なお、この場合に、付加する冗長ビットの３ビットと
して〔1,1,0〕，〔0,1,1〕，〔1,1,1〕の３つのパター
ンを禁止すれば、この冗長ビットの変換後の６ビットの
規則性を利用してこの冗長ビットを次のようにして常に
〔0,0,0〕の３ビットにデコードすることができるの
で、この冗長ビットも固定パターンとして同期パターン
の一部として用いることもできる。

すなわち、第７図はこの冗長ビットのデコーダで、可
変６ビットのa,b,c,d,e,fがそれぞれ２ビットずつイク
スクルーシブオアゲート（61）（62）（63）に供給さ
れ、イクスクルーシブオアゲート（61）及び（62）の出
力がアンドゲート（64）に供給されてその出力が出力端
子（67）に導出され、また、イクスクルーシブオアゲー
ト（62）及び（63）の出力がアンドゲート（65）に供給
されてその出力が出力端子（68）に導出される。さら
に、可変６ビットの第１ビットａが出力端子（66）に導
出される。このようにすれば、可変６ビットａ〜ｆが供
給されたとき、出力端子（66）〜（68）には〔0,0,0〕
の３ビットの出力が常に得られることになる。

Ｈ発明の効果この発明によれば、同期パターンの前に、たたみ込み
コード変換したとき、ちょうどコードを初期化するよう
な冗長ビットを付加したので、たたみ込みコードであっ
ても、固定パターンをエンコード前に付加した同期パタ
ーンは、コード変換後も固定パターンとなり、デコード
前に同期パターンの検出が可能となるものである。

したがって、デコード時にビット同期をとらなくて
も、デコード前の同期パターン検出によりビット同期は
とることができるので、デコーダにビット同期回路を設
ける必要がない。このため、このビット同期回路による
同期エラーの波及効果を防止することができる。

また、同期パターンの前で必ず、初期化されているこ
とを利用することにより、同期パターン単位の誤り検出
がしやすくなるものである。

【図面の簡単な説明】

第１図はこの発明装置の全体のブロック図、第２図はこ
の発明の場合のエンコードする入力データの構造図、第
３図はM²コードのとり得るパターンを示す図、第４図は
冗長ビットの一例のパターンを示す図、第５図はこの発
明装置の要部の一例のブロック図、第６図はこの発明の
一例の入出力データ構造を示す図、第７図は冗長ビット
を同期パターンの一部として使用する場合のデコーダの
一例のブロック図、第８図はM²コードを説明するための
図、第９図は従来装置の一例のブロック図、第10図は従
来の装置でエンコードする入力データの構造を示す図で
ある。（11）は同期パターン挿入用加算回路、（12）及び（3
0）は冗長ビット付加回路、（13）は変換パターン検出
回路、（14）及び（40）は冗長ビット生成回路である。

Claims

(57)【特許請求の範囲】

【請求項１】デジタル信号に対し、たたみ込みコードで
あって、かつ、直流分について記録再生に好適なコード
にコード変換を行なって上記デジタル信号を伝送する装
置において、一定の同期パターンを上記変換前のデジタル信号に挿入
する手段と、上記同期パターンの前に冗長ビットを付加する手段と、上記デジタル信号の上記冗長ビットを付加する直前の上
記変換後のパターンを検出する検出回路と、この検出回路において検知されたパターンに応じて上記
冗長ビットの各値を定める手段とを設けたデジタル信号
の伝送装置。