JP2598424B2 - Semiconductor integrated circuit - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、論理集積回路技術さらには半導体集積回
路に内蔵される記憶装置の回路形式に適用して特に有効
な技術に関し、例えばゲートアレイのようなセミカスタ
ムLSIに随時読出し書込み可能なメモリを内蔵させる場
合に利用して有効な技術に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology particularly effective when applied to a logic integrated circuit technology and a circuit form of a storage device built in a semiconductor integrated circuit. The present invention relates to a technique which is effective when a memory which can be read and written at any time is incorporated in such a semi-custom LSI.

［従来の技術］ 半導体集積回路装置の一つに、ユーザーごとに任意の
論理設計のLSIを提供するゲートアレイやスタンダード
セル方式のセミカスタムLSIがある。[Prior Art] As a semiconductor integrated circuit device, there is a gate array or a standard cell type semi-custom LSI that provides an LSI of an arbitrary logic design for each user.

ゲートアレイやスタンダードセル方式のセミカスタム
LSIでは、ユーザーが設計した任意の論理をLSI上に実現
するが、種々の論理回路だけでなくスタティックRAM
（ランダム・アクセス・メモリ）などの記憶装置が要望
されることがある。Gate array and standard cell type semi-custom
In LSI, any logic designed by the user is realized on the LSI, but not only various logic circuits but also static RAM
A storage device such as a (random access memory) may be desired.

そこで、記憶装置を搭載できるようにしたゲートアレ
イLSIやスタンダードセル方式LSIも提案されている（日
経マグロウヒル社発行、「日経マイクロデバイス」、19
86年９月号、p65〜p80や「日経エレクトロニクス」、19
85年９月９日号、p165〜p192参照）。For this reason, gate array LSIs and standard cell type LSIs that can be equipped with storage devices have also been proposed (published by Nikkei McGraw-Hill, Nikkei Microdevices, 19
September 1986, p65-p80 and Nikkei Electronics, 19
September 9, 1985, p. 165 to p. 192).

従来のゲートアレイやスタンダードセル方式のLSIに
搭載可能なRAM（以下、オンチップRAMと称する）は、１
チップの汎用RAMと同様な回路方式で専用に設計されて
いた。すなわち、従来のオンチップRAMはデータ線プリ
チャージ方式を採っているのが一般的であり、データ線
プリチャージ方式のRAMの場合には、各ビットごとにデ
ータを書き込むか書き込まないかを選択できるいわゆる
パーシャルライト機能を簡単に持たせることができた。The RAM (hereinafter referred to as on-chip RAM) that can be mounted on a conventional gate array or standard cell type LSI is
It was designed specifically for the same circuit system as the chip's general-purpose RAM. That is, the conventional on-chip RAM generally adopts the data line precharge method. In the case of the data line precharge method RAM, it is possible to select whether data is written or not for each bit. A so-called partial write function could be easily provided.

オンチップRAMがこのようなパーシャルライト機能を
備えていると、第３図に示すようなワードｍ×ｎビット
の読出しデータをセレクタSELで選択してn/2ビットのデ
ータとして出力するように、RAMの周辺回路に若干に変
更を加えるだけ2m×n/2ビット構成のRAMとして使用した
り、さらにメモリアレイを分割して4m×n/4ビット構成
のRAMとして使用することができる。If the on-chip RAM has such a partial write function, read data of word m × n bits as shown in FIG. 3 is selected by the selector SEL and output as n / 2 bit data. The RAM peripheral circuit can be used as a RAM having a 2m × n / 2 bit configuration by slightly changing the peripheral circuit, or a memory array can be divided and used as a RAM having a 4m × n / 4 bit configuration.

［発明が解決しようとする問題点］ しかしながら、専用に設計したオンチップRAMを搭載
したセミカスタムLSIをユーザに提供する場合、RAMを必
要としていないユーザに対してもRAMを搭載したLSIもし
くはRAM搭載領域を空白にしたLSIを提供することにな
る。そのため、チップサイズが必要以上に大きくなると
いう問題点がある。[Problems to be Solved by the Invention] However, when a semi-custom LSI equipped with a specially designed on-chip RAM is provided to a user, an LSI or a RAM equipped with the RAM is provided to a user who does not need the RAM. An LSI with an empty area will be provided. Therefore, there is a problem that the chip size becomes larger than necessary.

そこで、本発明者らは論理部を構成する基本セルを用
いて完全スタティック型のRAMをLSI上に搭載する方式に
ついて検討した。その結果、チップ上にチャネル領域
（配線形成領域）を設けずに全面的に基本セルを配設し
たいわゆる敷詰め方式のゲートアレイにて完全スタティ
ック型のRAMを構成するようにすれば、占有面積の小さ
なオンチップRAMを形成できることが分かった。Therefore, the present inventors have studied a method of mounting a completely static RAM on an LSI using basic cells constituting a logic unit. As a result, if a completely static RAM is configured by a so-called laid-down type gate array in which basic cells are entirely disposed without providing a channel region (wiring formation region) on a chip, an occupied area can be increased. It was found that a small on-chip RAM could be formed.

しかしながら、基本セルを用いてオンチップRAMを構
成する場合、データ線プリチャージ方式の回路を組めな
いため、必然的にRAMはデータ線を0Vもしくは電源電圧
に振る完全スタティック型の回路形式にならざるを得な
い。しかるに、完全スタティック型のRAMにあっては、
書込みイネーブル信号によってトライステートのデータ
入力バッファもしくはトランスファゲートをコントロー
ルして、n/2ビットの書込みを行なおうとしても、入力
バッファのバスすなわちデータ線の寄生容量が大きいた
め、直前の書込み動作でデータ線の寄生容量にチャージ
された電荷によって、ワード線を共通にする非選択のメ
モリセルのデータが反転するおそれがある。However, when configuring an on-chip RAM using basic cells, the data line precharge circuit cannot be assembled, so that the RAM necessarily has to be a completely static circuit type that swings the data line to 0 V or power supply voltage. Not get. However, in a completely static RAM,
Even if an attempt is made to control the tri-state data input buffer or transfer gate by the write enable signal to perform n / 2-bit writing, the input buffer bus, that is, the data line has a large parasitic capacitance. There is a possibility that the data charged in the parasitic capacitance of the data line inverts the data in the non-selected memory cells sharing the word line.

また、書込みを行なわないビットのワード線が立ち上
がらないようにする方式も考えられるが、その方式に従
うと、メモリアレイの上方に配設されるワード線の本数
が増加するとともに、その選択信号を形成する制御回路
の規模が増大してしまうという不都合が生じる。In addition, a method of preventing a word line of a bit not to be written from rising may be considered. However, according to this method, the number of word lines disposed above the memory array increases and a selection signal for forming the selection signal is formed. However, there is a disadvantage that the scale of the control circuit is increased.

本発明の目的は、完全スタティック型回路方式の記憶
回路装置をLSIに内蔵させる場合において、回路の占有
面積を増大させることなく、各ビットごとに書き込むか
書き込まないかを選択できるパーシャルライト機能を実
現するのに好適な回路構成技術を提供することにある。The purpose of the present invention is to realize a partial write function that can select whether to write or not to write for each bit without increasing the occupied area of the circuit when the storage circuit device of the completely static circuit type is built in the LSI. It is an object of the present invention to provide a circuit configuration technique suitable for performing the above.

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。[Means for Solving the Problems] The outline of a typical invention among the inventions disclosed in the present application is as follows.

すなわち、データ線の入口にトランスファゲートを設
ける代わりに、書込み用データ線と各メモリセルのデー
タ入力端子との間にトランスファゲートを設けるととも
に、トランスファゲートの制御線（以下、書込み制御線
と称する）を各ビット列ごとに、書込み用データ線と同
一の方向に配設して各メモリセルの入口のトランスファ
ゲートを制御できるようにした。That is, instead of providing a transfer gate at the entrance of a data line, a transfer gate is provided between a write data line and a data input terminal of each memory cell, and a control line of the transfer gate (hereinafter, referred to as a write control line). Are arranged in the same direction as the write data line for each bit string so that the transfer gate at the entrance of each memory cell can be controlled.

［作用］ 上記した手段によれば、書込み用データ線と各メモリ
セルとの間のトランスファゲートを、書込み制御線の信
号によってオン・オフ動作させることで、各ビット列ご
とにデータを書き込むが書き込まないかを制御すること
ができ、該トランスファゲートがオフ状態の場合はメモ
リセルの入力端子はハイインピーダンスとなるが、メモ
リセルとトランスファゲートとの間のノードの寄生容量
は非常に小さいため、ワード線を選択レベルにしてメモ
リセルを書込み状態にしても、寄生容量にチャージされ
た電荷によるメモリセルの反転は生じにくくなり、完全
スタティック型回路方式のオンチップRAMにパーシャル
ライト機能を持たせることができるようにするという上
記目的を達成することができる。[Operation] According to the above-described means, the transfer gate between the write data line and each memory cell is turned on / off by a signal on the write control line, thereby writing data for each bit string but not writing. When the transfer gate is off, the input terminal of the memory cell becomes high impedance, but the parasitic capacitance of the node between the memory cell and the transfer gate is very small, so that the word line Even when the memory cell is in the write state with the selected level, it is difficult for the inversion of the memory cell to occur due to the charge charged to the parasitic capacitance, and the on-chip RAM of the completely static circuit type can have a partial write function. This can achieve the above object.

［実施例］ 第１図には、CMOSゲートアレイ上に論理部を構成する
基本セルと同一のセルによって構成可能な完全スタティ
ック型のRAMの一実施例が示されている。同図には、説
明を簡単にするため、ビット列を４本としたRAMが示さ
れている。[Embodiment] FIG. 1 shows an embodiment of a complete static RAM which can be constituted by the same cells as basic cells constituting a logic section on a CMOS gate array. FIG. 1 shows a RAM having four bit strings for simplicity of description.

第１図において符号MCで示されているのは、フリップ
フロップ回路からなるメモリセルであり、ここでは、ｍ
×４個のメモリセルがメモリアレイＭ−ARY内にマトリ
ックス状に配置されている。各メモリセルMCは、２つの
ポートすなわち書込みポートDinと読出しポートDoutと
を有しており、２種類の制御信号Wi,▲▼とRi,▲
▼（１＝1,2,‥‥ｍ）によって書込み状態と読出し状
態に設定されるように構成されている。In FIG. 1, reference numeral MC denotes a memory cell composed of a flip-flop circuit.
× 4 memory cells are arranged in a matrix in the memory array M-ARY. Each memory cell MC has two ports, that is, a write port Din and a read port Dout, and two types of control signals Wi, ▲ and Ri, ▲.
The writing state and the reading state are set by ▼ (1 = 1,2, ‥‥ m).

メモリアレイＭ−ARY内の同一列（図では縦方向の
列）に属する４つのメモリセルMCに、同一の書込み制御
信号Wi,▲▼と読出し制御信号Ri,▲▼を供給す
るため、書込み用ワード線Ww₁₁,Ww₁₂〜Wwm₁,Wwm₂と読出
し用ワード線Wr₁₁,Wr₁₂〜Wrm₁,Wrm₂が縦方向に配設され
ている。また、上記ワード線と直交する方向すなわちビ
ット列方向（図では横方向）には、特に制限されないが
メモリセルMCを挾んで上に書込み用データ線Dw₁〜Dw
₄が、そして下には読出し用データ線Dr₁〜Dr₄が配設さ
れている。In order to supply the same write control signal Wi, ▲ ▼ and read control signal Ri, ▲ ▼ to four memory cells MC belonging to the same column (vertical column in the figure) in the memory array M-ARY, word lines _{Ww 11, Ww 12 ~Wwm 1,} Wwm 2 and the read word line _{Wr 11, Wr 12 ~Wrm 1,} Wrm 2 are disposed vertically. In the direction orthogonal to the word lines, that is, in the bit string direction (horizontal direction in the figure), although not particularly limited, the write data lines Dw _{1 to} Dw are placed above the memory cells MC.
₄ and read data lines Dr _{1 to} Dr ₄ below.

そして、この実施例のオンチップRAMでは、各メモリ
セルMCのデータ入力端子Dinと上記書込み用データ線Dw₁
〜Dw₄との間に、それぞれトランスファゲートTG₁₁〜TGm
₄が接続されている。各トランスファゲートTG₁₁〜TGm₄
は、特に制限されないが、一対のＰチャネルMOSFETとＮ
チャネルMOSFETが並列接続されてなるトランスミッショ
ンゲートにより構成されている。また、上記メモリアレ
イＭ−ARY内のメモリセルMCのうち、同一ビット列のメ
モリセルの入口のトランスファゲートTGを同時にオン・
オフ制御できるようにするため、上記データ線Dw,Drと
平行に４対の書込み制御線WE₁₁,WE₁₂〜WE₄₁,WE₄₂が配設
されている。そして、各書込み制御線WE₁₁,WE₁₂〜WE₄₁,
WE₄₂に、同一行のメモリセルMCの入口のトランスファゲ
ートTGのゲート制御端子が接続されている。In the on-chip RAM of this embodiment, the data input terminal Din of each memory cell MC and the write data line Dw ₁
Between the ~Dw _4, transfer gates TG ₁₁ ~TGm
₄ is connected. Each transfer gate TG _{11 to} TGm ₄
Is not particularly limited, but a pair of P-channel MOSFET and N
It is composed of a transmission gate in which channel MOSFETs are connected in parallel. Further, among the memory cells MC in the memory array M-ARY, the transfer gate TG at the entrance of the memory cell of the same bit string is simultaneously turned on.
To be able to turn off control, the data line Dw, the write control line WE ₁₁ parallel to four pairs and _{Dr, WE 12 ~WE 41, WE} 42 is disposed. Each write control line WE _11, WE ₁₂ ~WE _41,
The WE _42, the gate control terminal of the transfer gate TG of the inlet of the memory cells MC in the same row are connected.

さらに、上記書込み用データ線Dw₁〜Dw₄の一端にはラ
イトバッファWTB₁〜WTB₄が設けられ、読出し用データ線
Dr₁〜Dr₄の一端にはリードバッファRDB₁〜RDB₄がそれぞ
れ設けられている。Furthermore, the write buffer WTB ₁ ~WTB ₄ to one end of the write data line Dw ₁ ~Dw ₄ is provided, the data lines for reading
At one end of Dr ₁ ~Dr ₄ provided read buffer RDB ₁ ~RDB _4, respectively.

また、メモリアレイＭ−ARYの一側（図では上方）に
は、周辺の論理回路部から供給されるアドレス信号ADお
よびリード，ライト制御信号Read,Writeに基づいて書込
み制御信号Wi,▲▼や読出し制御信号Ri,▲▼を
形成するデコーダ回路DECが設けられている。Further, on one side (upper side in the figure) of the memory array M-ARY, the write control signals Wi, ▲ ▼, and the like based on the address signal AD and the read and write control signals Read and Write supplied from the peripheral logic circuit unit. A decoder circuit DEC for forming the read control signal Ri, ▼ is provided.

第２図には、第１図に示されている２ポートのメモリ
セルMCの具体的な回路例が示されている。FIG. 2 shows a specific circuit example of the two-port memory cell MC shown in FIG.

この実施例のメモリセルMCは、２段のインバータIN
V₁,INV₂と帰還用データTGfとからなるラッチ回路と、入
力用トランスファゲートTGi、読出し用インバータINV₃
および出力用トランスファゲートTGoにより構成され、
デコーダDECから供給される書込み制御信号Wi,▲▼
が入力用トランスファゲートTGiと帰還用ゲートTGfのゲ
ート端子に、また読出し制御信号Ri,▲▼が出力用
トランスファゲートTGoのゲート端子にそれぞれ印加さ
れるようになっている。The memory cell MC of this embodiment has a two-stage inverter IN
A latch circuit composed of V ₁ , INV ₂ and feedback data TGf, an input transfer gate TGi, and a read inverter INV ₃
And an output transfer gate TGo,
Write control signal Wi, ▲ ▼ supplied from decoder DEC
Are applied to the gate terminals of the input transfer gate TGi and the feedback gate TGf, and the read control signals Ri and ▼ are applied to the gate terminals of the output transfer gate TGo.

この実施例のメモリセルMC内の各トランスファゲート
TGf,TGi,TGoも一対の相補型MOSFETからなるトランスミ
ッションゲートにより構成されている。Each transfer gate in the memory cell MC of this embodiment
TGf, TGi, and TGo are also constituted by transmission gates composed of a pair of complementary MOSFETs.

そして、このメモリセルMCにおいては、書込みデータ
線からメモリセル内のラッチ回路へのデータの伝達およ
び読出し用インバータINV₃から読出しデータ線Drへのデ
ータの伝達が、Vcc（5V）もしくは0Vの信号電位で行な
われるようにされている。そのため、データ線のプリチ
ャージの必要性がなく、これによってタイミングの設計
が容易となる。Then, in the memory cell MC, and the transmission of data from the transmission and reading inverter INV ₃ data from the write data line to the latch circuit within the memory cell to the read data line Dr, Vcc (5V) or 0V signal It is performed at a potential. Therefore, there is no need to precharge the data lines, which facilitates timing design.

なお、４個のＰ−MOSFETと４個のＮ−MOSFETとからな
るセルを基本セルとするようなゲートアレイ上に上記実
施例のRAMを形成する場合、３つの基本セルを用いて、
２ビット分のメモリセルMCを構成してやればよい。デコ
ーダDECその他RAMの周辺回路を構成するバッファやNAND
ゲート、NORゲート等もゲートアレイ用の基本セルを用
いて構成される。When the RAM of the above embodiment is formed on a gate array in which a cell composed of four P-MOSFETs and four N-MOSFETs is used as a basic cell, three basic cells are used.
What is necessary is just to configure the memory cell MC for 2 bits. Decoders DEC and other buffers and NANDs that make up RAM peripheral circuits
Gates, NOR gates, and the like are also formed using basic cells for the gate array.

上記実施例のRAMにおいては、例えばメモリセルMC₂₂
にデータの書込みを行なう場合、書込みイネーブル信号
EN₂をハイレベル（5V）にして、そのビットの属する書
込みデータ線Dw₂とメモリセルMC₁₂〜MCm₂との間の各ト
ランスファゲートTG₁₂〜TGm₂を全てオン状態にする。そ
して、対応する書込みデータ線Dw₂上に書き込むデータ
をセットした後に、対象とするワードのワード線Ww₂₁を
ハイ、Ww₂₂をロウにして、メモリセルMC₂₂に書込みを行
なう。In the RAM of the above embodiment, for example, the memory cell MC ₂₂
When writing data to the
The EN _{2 is set} to a high level (5 V), and all the transfer gates TG _{12 to} TGm ₂ between the write data line Dw ₂ to which the bit belongs and the memory cells MC _{12 to} MCm ₂ are turned on. Then, after setting the data to be written on the corresponding write data line Dw _2, and the high word line Ww ₂₁ words of interest, the Ww ₂₂ in a row, writing to the memory cell MC _22.

あるビットに書込みをしない場合、書込みイネーブル
信号ENをロウにし、そのビットの属する行のメモリセル
の各トランスミッションゲートを全てオフする。する
と、この時、あるワードのワード線が立ち上がって、該
ワードのメモリセルが書込み可能な状態になっても、書
込みデータ線とメモリセルの間のトランスファゲートが
オフしているため、入力データはメモリセルに書き込ま
れない。また、トランスファゲートとメモリセルの間に
は寄生容量があるが、各メモリセルごとにトランスファ
ゲートが設けられているため、その容量は小さく、従っ
てその寄生容量に蓄えられた電荷によりメモリセルのデ
ータが反転することがない。When writing to a certain bit is not performed, the write enable signal EN is set to low, and all the transmission gates of the memory cells in the row to which the bit belongs are turned off. Then, at this time, even if the word line of a certain word rises and the memory cell of the word is in a writable state, the transfer data between the write data line and the memory cell is off, so the input data is Not written to memory cells. Although there is a parasitic capacitance between the transfer gate and the memory cell, the capacitance is small because the transfer gate is provided for each memory cell. Does not reverse.

以上により、誤動作することなく、ビットごとの書込
み選択機能を実現できる。As described above, the write selection function for each bit can be realized without malfunction.

その結果、例えば、第１図における書込みイネーブル
信号EN₁〜EN₄をすべて共通にして、全データ線に同時に
各書込みデータを入れてやるようにすれば、ｍワード×
４ビットのRAMとして使用ができ、また書込みイネーブ
ル信号EN₁とEN₂を共通にし、かつEN₃とEN₄を共通にして
RAMをアクセスするようにすると、2mワード×２ビット
のRAMとして使用することができる。ただし、上記実施
例のRAMは書込みイネーブル信号ENで各メモリセルの入
口のトランスファゲートを制御することで書込みビット
数を制御することはできるが、読出しビット数は制御で
きず、必ず４ビット並列に出力されることになる。従っ
て、その場合RAMの外側に読出しデータ線Dr₁〜Dr₄に接
続された選択回路としてのセレクタを設けて、読出しデ
ータを選択して次段の論理回路に供給するようにすれば
よい。As a result, for example, if all the write enable signals EN _{1 to} EN ₄ in FIG. ₁ are made common and all the write data are simultaneously input to all the data lines, m words ×
Can be used as a 4-bit RAM, and write enable signals EN ₁ and EN ₂ are made common, and EN ₃ and EN ₄ are made common
If the RAM is accessed, it can be used as a 2m word × 2 bit RAM. In the RAM of the above embodiment, the number of write bits can be controlled by controlling the transfer gate at the entrance of each memory cell with the write enable signal EN, but the number of read bits cannot be controlled. Will be output. Therefore, in that case provided with a selector as a connected selection circuit outside the read data line Dr ₁ ~Dr ₄ of RAM, it may be supplied to the next-stage logic circuit selects the read data.

さらに、上記実施例では、各メモリセルごとにその入
口にトランファゲートを設けているので、メモリセル一
つ一つの占有面積は多少大きくなるが、ビット書込み選
択機能をワード線の制御で実現する方式に比べて、メモ
リセル上方のワード線の数が少なく、しかもそれを駆動
する制御回路の規模も小さくて済む。そのため、比較的
少ない面積の増加でビット書込み選択機能を実現するこ
とができる。Further, in the above embodiment, since the transfer gate is provided at the entrance for each memory cell, the occupied area of each memory cell is slightly increased, but the bit write selection function is realized by controlling the word line. Compared with the method, the number of word lines above the memory cell is small, and the scale of a control circuit for driving the word line can be small. Therefore, the bit write selection function can be realized with a relatively small increase in area.

以上説明したように、上記実施例は、ゲートアレイの
ようなASIC対応のLSIにビット書込み選択機能を有する
完全スタティック型RAMを搭載できるようにサポートす
る場合に、書込み用データ線と各メモリセルのデータ入
力端子との間にトランスファゲートを設けるとともに、
トランスファゲートを各ビット列ごとに書込み用データ
線と同一の方向に配設して各メモリセルの入口のトラン
スファゲートを制御できるようにしたので、書込み用デ
ータ線と各メモリセルとの間のトランスファゲートを、
書込み制御線の信号によってオン・オフ動作させること
で、各ビット列ごとにデータを書き込むか書き込まない
かを制御することができ、トランスファゲートがオフ状
態の場合はメモリセルの入力端子はハイインピーダンス
となるが、メモリセルとトランスファゲートとの間のノ
ードの寄生容量は非常に小さいため、ワード線を選択レ
ベルにしてメモリセルを書込み状態にしても、寄生容量
にチャージされた電荷によるメモリセルの反転は生じに
くくなり、誤動作が防止されるという効果がある。As described above, the above embodiment is designed to support a ASIC-compatible LSI, such as a gate array, with a completely static RAM having a bit write selection function. While providing a transfer gate between the data input terminal and
Transfer gates are arranged in the same direction as the write data line for each bit string so that the transfer gate at the entrance of each memory cell can be controlled, so that the transfer gate between the write data line and each memory cell can be controlled. To
By performing on / off operation by the signal of the write control line, it is possible to control whether data is written or not for each bit string, and when the transfer gate is off, the input terminal of the memory cell becomes high impedance However, since the parasitic capacitance at the node between the memory cell and the transfer gate is very small, even if the memory cell is in a write state by setting the word line to the selected level, the inversion of the memory cell due to the charge charged to the parasitic capacitance is not It is less likely to occur, and there is an effect that malfunction is prevented.

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例に
おいてはトランスファゲートをそれぞれトランスミッシ
ョンゲートで構成しているが、ＰチャネルMOSFETまたは
ＮチャネルMOSFETの一方のみで各トランスファゲートを
構成してもよい。また、実施例のメモリセルの構成は一
例であって、出力ポートを２つ有するような３ポートの
メモリセルを使用することも可能である。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various changes can be made without departing from the gist of the invention. Nor. For example, in the above embodiment, each transfer gate is constituted by a transmission gate, but each transfer gate may be constituted by only one of a P-channel MOSFET and an N-channel MOSFET. Further, the configuration of the memory cell of the embodiment is merely an example, and a three-port memory cell having two output ports can be used.

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるCMOSゲートアレイ
に適用したものについて説明したが、それに限定される
ものでなく、Bi−CMOSゲートアレイやスタンダードセル
方式のLSIにも利用することができる。In the above description, the invention made by the present inventor was mainly applied to a CMOS gate array, which is a field of application as a background, but the invention is not limited to this, and a Bi-CMOS gate array or a standard cell may be used. It can also be used for system LSIs.

［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。[Effects of the Invention] The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、完全スタティック型回路方式の記憶回路装
置をLSIに内蔵させる場合において、回路の占有面積を
増大させることなく、各ビットごとに書き込むか書き込
まないかを選択できるパーシャルライト機能を実現する
ことができ、これによってユーザの所望するシステムを
より容易に実現できるようになる。In other words, when a storage circuit device of a completely static circuit type is built in an LSI, it is possible to realize a partial write function in which writing or not writing can be selected for each bit without increasing the area occupied by the circuit. Thus, the system desired by the user can be realized more easily.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明に係るオンチップのRAMの一実施例を示
す回路構成図、 第２図はメモリセルの構成の一例を示す回路図、 第３図はパーシャルライト機能を利用したRAMのビット
構成の変更の仕方を示す回路構成図である。 MC……メモリセル、Ｍ−ARY……メモリアレイ、DEC……
デコーダ、Ww……書込み用ワード線、Wr……読出し用ワ
ード線、Dw……書込み用データ線、Dr……読出し用デー
タ線、TG……トランスファゲート。FIG. 1 is a circuit diagram showing an embodiment of an on-chip RAM according to the present invention, FIG. 2 is a circuit diagram showing an example of a memory cell configuration, and FIG. 3 is a bit diagram of a RAM utilizing a partial write function. FIG. 4 is a circuit configuration diagram showing how to change the configuration. MC: Memory cell, M-ARY: Memory array, DEC:
Decoder, Ww ... write word line, Wr ... read word line, Dw ... write data line, Dr ... read data line, TG ... transfer gate.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】直列形態に接続された２つのデータ入力用
トランスファゲートを有する複数のメモリセルがマトリ
ックス状に配設されてなるメモリアレイ内に、上記メモ
リセルの第１の列方向に沿ってそれぞれ第１の選択制御
線が配設され、上記第１の列方向と直交する第２の列方
向に沿ってそれぞれ第２の選択制御線が配設され、さら
に上記第１の列方向または第２の列方向のいずれかに沿
って列ごとにそれぞれデータ線が配設され、それぞれの
列のメモリセルのデータ入力端子が上記トランスファゲ
ートを介して対応する上記データ線に共通に接続されて
いるとともに、各メモリセルの２つのトランスファゲー
トのうち一方のゲート制御端子は上記第１の選択制御線
に接続され、他方のトランスファゲートのゲート制御端
子は上記第２の選択制御線に接続され、上記２つのトラ
ンスファゲートが同時に導通状態にされたメモリセルに
対してのみデータの書込みが可能に構成された記憶回路
を内蔵していることを特徴とする半導体集積回路。1. A memory array having a plurality of memory cells each having two data input transfer gates connected in series and arranged in a matrix, along a first column direction of the memory cells. A first selection control line is provided, respectively, a second selection control line is provided along a second column direction orthogonal to the first column direction, and further a first selection control line is provided. Data lines are provided for each column along one of the two column directions, and the data input terminals of the memory cells of each column are commonly connected to the corresponding data lines via the transfer gates. At the same time, one of the two transfer gates of each memory cell is connected to the first selection control line, and the other transfer gate is connected to the second selection gate. Connected to the control line, a semiconductor integrated circuit, characterized in that the two transfer gates has a built-in memory circuit write data is configured to be only for the memory cells in a conductive state simultaneously. 【請求項２】上記メモリセルは、フリップフロップ方式
のメモリセルからなり、かつデータ入力端子およびトラ
ンスファゲートとは別個にデータ出力端子およびデータ
出力用トランスファゲートを有するように構成され、そ
のデータ出力端子が上記データ線と平行に配設された第
２データ線に接続されてなることを特徴とする特許請求
の範囲第１項記載の半導体集積回路。2. The memory cell according to claim 1, wherein said memory cell comprises a flip-flop type memory cell and has a data output terminal and a data output transfer gate separately from the data input terminal and the transfer gate. 2. The semiconductor integrated circuit according to claim 1, wherein said second data line is connected to a second data line disposed in parallel with said data line. 【請求項３】上記第２データ線の出力側には、複数のメ
モリセルから第２データ線上に読み出されたデータの中
から所望のデータを選択する選択回路が設けられてなる
ことを特徴とする特許請求の範囲第２項記載の半導体集
積回路。3. An output side of the second data line is provided with a selection circuit for selecting desired data from data read from the plurality of memory cells onto the second data line. 3. The semiconductor integrated circuit according to claim 2, wherein