JP2596407B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2596407B2 JP2596407B2 JP30884395A JP30884395A JP2596407B2 JP 2596407 B2 JP2596407 B2 JP 2596407B2 JP 30884395 A JP30884395 A JP 30884395A JP 30884395 A JP30884395 A JP 30884395A JP 2596407 B2 JP2596407 B2 JP 2596407B2
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Description
【０００１】
【発明の属する技術分野】本発明は信号線への信号入力
方法に関する。
方法に関する。
【０００２】
【従来の技術】最近、透明絶縁基板上に薄膜卜ランジス
タ（以下ＴＦＴとする）を設けて成るアクティブマトリ
クス基板へ周辺駆動回路（以下ドライバーとする）の内
蔵化が試みられている。従来、このドライバー内蔵型ア
クティブマトリクス基板のドライバー部においては、低
抵坑のアルミニウムが配線材料として使用されていたた
め、クロック信号等の信号入力個所は１個所だけでよか
った。
タ（以下ＴＦＴとする）を設けて成るアクティブマトリ
クス基板へ周辺駆動回路（以下ドライバーとする）の内
蔵化が試みられている。従来、このドライバー内蔵型ア
クティブマトリクス基板のドライバー部においては、低
抵坑のアルミニウムが配線材料として使用されていたた
め、クロック信号等の信号入力個所は１個所だけでよか
った。
【０００３】図１にその例を示す。１０１乃至１０３等
はゲート線、１０４乃至１０７等はデータ線、１１０乃
至１１２等は画素、１１３及び１１４はゲート側駆動回
路、１１５及び１１６はデータ側駆動回路、１１７及び
１１８はデータ側駆動回路のクロック信号入力端子、１
１９及び１２０はゲート側駆動回路のクロック信号入力
端子である。
はゲート線、１０４乃至１０７等はデータ線、１１０乃
至１１２等は画素、１１３及び１１４はゲート側駆動回
路、１１５及び１１６はデータ側駆動回路、１１７及び
１１８はデータ側駆動回路のクロック信号入力端子、１
１９及び１２０はゲート側駆動回路のクロック信号入力
端子である。
【０００４】図２に従来のドライバー内蔵型アクティブ
マトリクス基板におけるドライバー部の構造（簡略化し
てある）を示す。２０１は透明絶縁基板、２０３及び２
０４はＴＦＴのソースもしくはドレイン部、２０５はチ
ャネル部で、２０３乃至２０５は多結晶シリコンで形成
されている。２０６はゲート酸化膜（酸化シリコン
膜）、２０７はゲート電極用多結晶シリコン膜、２０８
は配線用多結晶シリコン膜で、２０７及び２０８は同ー
工程により形成される。２１４はデータ線であり、ＩＴ
Ｏで形成されている。２０９乃至２１３は多結晶シリコ
ン層とＩＴＯ層との層間絶縁膜であり、酸化シリコンで
形成されている。２１９乃至２２１は配線用アルミニウ
ムであり、特に２２０及び２２１はクロック信号線であ
る。２１５乃至２１８はアルミニウム層とＩＴＯ層との
層間絶縁膜で、酸化シリコンで形成されている。
マトリクス基板におけるドライバー部の構造（簡略化し
てある）を示す。２０１は透明絶縁基板、２０３及び２
０４はＴＦＴのソースもしくはドレイン部、２０５はチ
ャネル部で、２０３乃至２０５は多結晶シリコンで形成
されている。２０６はゲート酸化膜（酸化シリコン
膜）、２０７はゲート電極用多結晶シリコン膜、２０８
は配線用多結晶シリコン膜で、２０７及び２０８は同ー
工程により形成される。２１４はデータ線であり、ＩＴ
Ｏで形成されている。２０９乃至２１３は多結晶シリコ
ン層とＩＴＯ層との層間絶縁膜であり、酸化シリコンで
形成されている。２１９乃至２２１は配線用アルミニウ
ムであり、特に２２０及び２２１はクロック信号線であ
る。２１５乃至２１８はアルミニウム層とＩＴＯ層との
層間絶縁膜で、酸化シリコンで形成されている。
【０００５】該ドライバー内蔵型アクティブマトリクス
基板においては、配線材料が多結晶シリコン、ＩＴＯ及
びアルミニウムの３種類ある。ドライバー内蔵を行わな
いＴＦＴアクティブマトリクス基板においては、配線材
料は多結晶シリコン及びＩＴＯの２種類であった。よっ
て従来のドライバー内蔵型ＴＦＴアクティブマトリクス
基板においては、非内蔵型基板に比べ、製造工程が増加
し、製造コストも増加する。ＴＦＴアクティブマトリク
ス基板へのドライバー内蔵化の目的の大部分は該基板を
用いた液晶表示装置の低コス卜化であるが、前述した基
板製造コストの増加はこの件に関して致命的な欠点とな
る。
基板においては、配線材料が多結晶シリコン、ＩＴＯ及
びアルミニウムの３種類ある。ドライバー内蔵を行わな
いＴＦＴアクティブマトリクス基板においては、配線材
料は多結晶シリコン及びＩＴＯの２種類であった。よっ
て従来のドライバー内蔵型ＴＦＴアクティブマトリクス
基板においては、非内蔵型基板に比べ、製造工程が増加
し、製造コストも増加する。ＴＦＴアクティブマトリク
ス基板へのドライバー内蔵化の目的の大部分は該基板を
用いた液晶表示装置の低コス卜化であるが、前述した基
板製造コストの増加はこの件に関して致命的な欠点とな
る。
【０００６】そこで、ドライバー内蔵型ＴＦＴアクティ
ブマトリクス基板のドライバー部においても、配線用に
アルミニウムを使用せずＩＴＯを使用し、従来の非内蔵
型基板と同様の製造工程でドライバー内蔵型ＴＦＴアク
ティブマトリクス基板の製造を行うことが考えられる。
ところが、ＩＴＯにおいてはアルミニウムと比べ、シー
ト抵抗が２００倍程度大きいため、クロック信号線内に
おけるクロック信号の立ち上がり時間も２００倍程度大
きくなる。この対策としては通常配線幅Ｗを大きくする
処置がとられるが、それによりドライバー部分の面積が
増大するため、実用上Ｗの大きさは制限を受ける。Ｗ＝
１００μｍ、配線長Ｌ＝３０ｍｍ、付加容量Ｃ＝５０ｐ
Ｆ、シート抵抗ρs＝２０Ω／□とすれば、信号線の時
定数τは、τ＝ρs・Ｌ・Ｃ／Ｗ で表わされるから、
τ＝３００ｎｓｅｃとなる。クロック信号が電源電圧の
９０％立上がる時間は、この２．３倍であるから、６９
０ｎｓｅｃとなる。ドライバーの動作周波数を１ＭＨｚ
とした場合、その半周期は５００ｎｓｅｃであるから、
この場合、ドライバーを１ＭＨｚで動作させるのは大変
困難なものとなる。
ブマトリクス基板のドライバー部においても、配線用に
アルミニウムを使用せずＩＴＯを使用し、従来の非内蔵
型基板と同様の製造工程でドライバー内蔵型ＴＦＴアク
ティブマトリクス基板の製造を行うことが考えられる。
ところが、ＩＴＯにおいてはアルミニウムと比べ、シー
ト抵抗が２００倍程度大きいため、クロック信号線内に
おけるクロック信号の立ち上がり時間も２００倍程度大
きくなる。この対策としては通常配線幅Ｗを大きくする
処置がとられるが、それによりドライバー部分の面積が
増大するため、実用上Ｗの大きさは制限を受ける。Ｗ＝
１００μｍ、配線長Ｌ＝３０ｍｍ、付加容量Ｃ＝５０ｐ
Ｆ、シート抵抗ρs＝２０Ω／□とすれば、信号線の時
定数τは、τ＝ρs・Ｌ・Ｃ／Ｗ で表わされるから、
τ＝３００ｎｓｅｃとなる。クロック信号が電源電圧の
９０％立上がる時間は、この２．３倍であるから、６９
０ｎｓｅｃとなる。ドライバーの動作周波数を１ＭＨｚ
とした場合、その半周期は５００ｎｓｅｃであるから、
この場合、ドライバーを１ＭＨｚで動作させるのは大変
困難なものとなる。
【０００７】 〔目的〕 本発明の目的は、配線材料に高抵抗材料（多結晶シリコ
ン、ＩＴＯ等）を使用した場合においても、信号線内に
おけるクロック信号等の立ち上がり時間を小さなものに
抑え、高速動作する薄膜ドライバーを実現し、ドライバ
ー内蔵型ＴＦＴアクティブマトリクス基板の製造工程を
軽減し、低コストなものとする事である。
ン、ＩＴＯ等）を使用した場合においても、信号線内に
おけるクロック信号等の立ち上がり時間を小さなものに
抑え、高速動作する薄膜ドライバーを実現し、ドライバ
ー内蔵型ＴＦＴアクティブマトリクス基板の製造工程を
軽減し、低コストなものとする事である。
【０００８】〔概要〕 本発明の概要は、ドライバー内蔵型アクティブマトリク
ス基板におけるドライバー部の信号線材料をアクティブ
マトリクスアレイ内におけるものと同一のものとし、該
信号線へ複数個所から信号を入力することである。
ス基板におけるドライバー部の信号線材料をアクティブ
マトリクスアレイ内におけるものと同一のものとし、該
信号線へ複数個所から信号を入力することである。
【０００９】
【課題を解決するための手段】請求項１の発明は、一対
の基板間に液晶が封入され、該一対の基板のうち一方の
基板上には複数の画素電極がマトリクス状に配列され、
該複数の画素電極にはそれぞれトランジスタが接続さ
れ、該各画素電極にはデータ信号を供給するためのデー
タ線が該トランジスタを介して接続されてなり、該それ
ぞれのトランジスタにはゲート信号を供給するためのゲ
ート線が接続され、該データ線にはデータ側ドライバ回
路が接続され、該データ側ドライバ回路のクロック信号
線に設けられた複数のクロック信号入力端子を有してな
る液晶表示装置において、前記複数のクロック信号入力
端子にはそれぞれ同相の該クロック信号が入力されてな
ることを特徴とする。
の基板間に液晶が封入され、該一対の基板のうち一方の
基板上には複数の画素電極がマトリクス状に配列され、
該複数の画素電極にはそれぞれトランジスタが接続さ
れ、該各画素電極にはデータ信号を供給するためのデー
タ線が該トランジスタを介して接続されてなり、該それ
ぞれのトランジスタにはゲート信号を供給するためのゲ
ート線が接続され、該データ線にはデータ側ドライバ回
路が接続され、該データ側ドライバ回路のクロック信号
線に設けられた複数のクロック信号入力端子を有してな
る液晶表示装置において、前記複数のクロック信号入力
端子にはそれぞれ同相の該クロック信号が入力されてな
ることを特徴とする。
【００１０】請求項２の発明は、一対の基板間に液晶が
封入され、該一対の基板のうち一方の基板上には複数の
画素電極がマトリクス状に配列され、該複数の画素電極
にはそれぞれトランジスタが接続され、該各画素電極に
はデータ信号を供給するためのデータ線が該トランジス
タを介して接続されてなり、該それぞれのトランジスタ
にはゲート信号を供給するためのゲート線が接続され、
該ゲート線にはゲート側ドライバ回路が接続され、該ゲ
ート側ドライバ回路のクロック信号線に設けられた複数
のクロック信号入力端子を有してなる液晶表示装置にお
いて、前記複数のクロック信号入力端子にはそれぞれ同
相の該クロック信号が入力されてなることを特徴とす
る。
封入され、該一対の基板のうち一方の基板上には複数の
画素電極がマトリクス状に配列され、該複数の画素電極
にはそれぞれトランジスタが接続され、該各画素電極に
はデータ信号を供給するためのデータ線が該トランジス
タを介して接続されてなり、該それぞれのトランジスタ
にはゲート信号を供給するためのゲート線が接続され、
該ゲート線にはゲート側ドライバ回路が接続され、該ゲ
ート側ドライバ回路のクロック信号線に設けられた複数
のクロック信号入力端子を有してなる液晶表示装置にお
いて、前記複数のクロック信号入力端子にはそれぞれ同
相の該クロック信号が入力されてなることを特徴とす
る。
【００１１】請求項３の発明は、一対の基板間に液晶が
封入され、該一対の基板のうち一方の基板上には複数の
画素電極がマトリクス状に配列され、該複数の画素電極
にはそれぞれトランジスタが接続され、該それぞれのト
ランジスタにはゲート信号を供給するためのゲート線が
接続され、該各画素電極にはデータ信号を供給するため
のデータ線が該トランジスタを介して接続されてなり、
該ゲート線にはゲート側ドライバ回路が接続され、該デ
ータ線にはデータ側ドライバ回路が接続され、該ゲート
側ドライバ回路のクロック信号線に設けられた複数の第
１のクロック信号入力端子と、該データ側ドライバ回路
のクロック信号線に設けられた複数の第２のクロック信
号入力端子とを有してなる液晶表示装置において、前記
複数の第１のクロック信号入力端子にはそれぞれ同相の
該クロック信号が入力されてなり、前記複数の第２のク
ロック信号入力端子にはそれぞれ同相の該クロック信号
が入力されてなることを特徴とする。
封入され、該一対の基板のうち一方の基板上には複数の
画素電極がマトリクス状に配列され、該複数の画素電極
にはそれぞれトランジスタが接続され、該それぞれのト
ランジスタにはゲート信号を供給するためのゲート線が
接続され、該各画素電極にはデータ信号を供給するため
のデータ線が該トランジスタを介して接続されてなり、
該ゲート線にはゲート側ドライバ回路が接続され、該デ
ータ線にはデータ側ドライバ回路が接続され、該ゲート
側ドライバ回路のクロック信号線に設けられた複数の第
１のクロック信号入力端子と、該データ側ドライバ回路
のクロック信号線に設けられた複数の第２のクロック信
号入力端子とを有してなる液晶表示装置において、前記
複数の第１のクロック信号入力端子にはそれぞれ同相の
該クロック信号が入力されてなり、前記複数の第２のク
ロック信号入力端子にはそれぞれ同相の該クロック信号
が入力されてなることを特徴とする。
【００１２】
【発明の実施の形態】図３に本発明の実施の形態を示
す。これは、図１に示すドライバー内蔵型アクティブマ
トリクス基板におけるドライバー部のクロック信号線の
両端からクロック信号を入力する例である。図３におい
て、図１と同一の記号は図１と同一のものを表わす。３
０１及び３０２はそれぞれデータ側ドライバー１１５及
び１１６におけるクロック信号線のもう一端に設けたク
ロック信号入力端子で、３０３及び３０４はそれぞれゲ
ート側ドライバー１１３及び１１４におけるクロック信
号線のもう一端に設けたクロック信号入力端子である。
す。これは、図１に示すドライバー内蔵型アクティブマ
トリクス基板におけるドライバー部のクロック信号線の
両端からクロック信号を入力する例である。図３におい
て、図１と同一の記号は図１と同一のものを表わす。３
０１及び３０２はそれぞれデータ側ドライバー１１５及
び１１６におけるクロック信号線のもう一端に設けたク
ロック信号入力端子で、３０３及び３０４はそれぞれゲ
ート側ドライバー１１３及び１１４におけるクロック信
号線のもう一端に設けたクロック信号入力端子である。
【００１３】図４に図３におけるドライバー部の構造
（簡略化したもの）を示す。全ての配線は多結晶シリコ
ン及びＩＴＯで行われている。図４において、図２と同
一の記号は図２と同一のものを表わす。４０１乃至４０
３はＩＴＯによる配線領域であり、特に４０２及び４０
３はクロック信号線である。
（簡略化したもの）を示す。全ての配線は多結晶シリコ
ン及びＩＴＯで行われている。図４において、図２と同
一の記号は図２と同一のものを表わす。４０１乃至４０
３はＩＴＯによる配線領域であり、特に４０２及び４０
３はクロック信号線である。
【００１４】図５に本発明のもう一つの実施例を示す。
これは図１に示すドライバー内蔵型アクティブマトリク
ス基板におけるドライバー部のクロック信号線の両端及
び中間部の、３個所からクロック信号を入力する例であ
る。図５において図１及び図３と同一の記号はそれぞれ
図１及び図３と同一のものを表わす。５０１及び５０２
はそれぞれデータ側ドライバー１１５及び１１６におけ
るクロック信号線の中間部に設けたクロック信号入力端
子で、５０３及び５０４はそれぞれゲー卜側ドライバー
１１３及び１１４におけるクロック信号線の中間部に設
けたクロック信号入力端子である。
これは図１に示すドライバー内蔵型アクティブマトリク
ス基板におけるドライバー部のクロック信号線の両端及
び中間部の、３個所からクロック信号を入力する例であ
る。図５において図１及び図３と同一の記号はそれぞれ
図１及び図３と同一のものを表わす。５０１及び５０２
はそれぞれデータ側ドライバー１１５及び１１６におけ
るクロック信号線の中間部に設けたクロック信号入力端
子で、５０３及び５０４はそれぞれゲー卜側ドライバー
１１３及び１１４におけるクロック信号線の中間部に設
けたクロック信号入力端子である。
【００１５】さらに本発明の応用例としては、電源入力
端子及びデータ側ドライバーにおけるビデオ信号入力端
子を複数個設け、それぞれの信号線へ複数個所から信号
を入力することが考えられる。
端子及びデータ側ドライバーにおけるビデオ信号入力端
子を複数個設け、それぞれの信号線へ複数個所から信号
を入力することが考えられる。
【００１６】
【発明の効果】図３の場合、クロック信号線の両端から
クロック信号を入力しているが、これは図１の場合に比
べ、信号線の長さＬが半分に、幅Ｗが２倍になった効果
がある。前記定数において、この効果を考慮すると、信
号線の時定数τ＝７５ｎｓｅｃとなり、クロック信号が
電源電圧の９０％立ち上がる時間は、１７０ｎｓｅｃと
なる。よってドライバーを１ＭＨｚ動作させる事が充分
可能となる。また、図２（従来例）と図４（本発明実施
例）を比べてわかる通り、本発明の実施によりドライバ
ー内蔵型ＴＦＴアクティブマトリクス基板における配線
を全て多結晶シリコン及びＩＴＯで行う事が可能とな
り、該基板の構造がシンプルなものとなり製造工程が軽
減することにより該基板製造における低コスト化が実現
される。
クロック信号を入力しているが、これは図１の場合に比
べ、信号線の長さＬが半分に、幅Ｗが２倍になった効果
がある。前記定数において、この効果を考慮すると、信
号線の時定数τ＝７５ｎｓｅｃとなり、クロック信号が
電源電圧の９０％立ち上がる時間は、１７０ｎｓｅｃと
なる。よってドライバーを１ＭＨｚ動作させる事が充分
可能となる。また、図２（従来例）と図４（本発明実施
例）を比べてわかる通り、本発明の実施によりドライバ
ー内蔵型ＴＦＴアクティブマトリクス基板における配線
を全て多結晶シリコン及びＩＴＯで行う事が可能とな
り、該基板の構造がシンプルなものとなり製造工程が軽
減することにより該基板製造における低コスト化が実現
される。
【００１７】図５の場合、クロック信号線の両端及び中
間部から信号を入力しているが、これは図３の場合に比
べ、さらに信号線の長さＬが半分、幅Ｗが２倍になった
効果がある。前記定数においてさらにこの効果を考慮に
入れると、信号線の時定数τ＝１９ｎｓｅｃ、クロック
信号が電源電圧の９０％立ち上がる時間は４３ｎｓｅｃ
となり、ドライバーは図３における場合よりさらに高速
動作する。
間部から信号を入力しているが、これは図３の場合に比
べ、さらに信号線の長さＬが半分、幅Ｗが２倍になった
効果がある。前記定数においてさらにこの効果を考慮に
入れると、信号線の時定数τ＝１９ｎｓｅｃ、クロック
信号が電源電圧の９０％立ち上がる時間は４３ｎｓｅｃ
となり、ドライバーは図３における場合よりさらに高速
動作する。
【００１８】以上述べた如く、本発明を用いることによ
り、配線に高抵抗材料を使用した場合においても信号線
内における信号の立ち上がり時間が小さくなり、高速動
作するドライバー回路が実現される。このため、ドライ
バー内蔵型ＴＦＴアクティブマトリクス基板における配
線を多結晶シリコン及びＩＴＯの２層で行うことが可能
となり、低コストかつ高品質のドライバー内蔵型アクテ
ィブマトリクス基板が実現される。
り、配線に高抵抗材料を使用した場合においても信号線
内における信号の立ち上がり時間が小さくなり、高速動
作するドライバー回路が実現される。このため、ドライ
バー内蔵型ＴＦＴアクティブマトリクス基板における配
線を多結晶シリコン及びＩＴＯの２層で行うことが可能
となり、低コストかつ高品質のドライバー内蔵型アクテ
ィブマトリクス基板が実現される。
【図１】従来のドライバー内蔵型アクティブマトリクス
基板を説明するための図。
基板を説明するための図。
【図２】従来のドライバー内蔵型アクティブマトリクス
基板を説明するための図。
基板を説明するための図。
【図３】本発明の実施の形態を説明するための図。
【図４】本発明の実施の形態を説明するための図。
【図５】本発明のもう一つの実施の形態を説明するため
の図。
の図。
Claims (3)
- 【請求項１】一対の基板間に液晶が封入され、該一対の
基板のうち一方の基板上には複数の画素電極がマトリク
ス状に配列され、該複数の画素電極にはそれぞれトラン
ジスタが接続され、該各画素電極にはデータ信号を供給
するためのデータ線が該トランジスタを介して接続され
てなり、該それぞれのトランジスタにはゲート信号を供
給するためのゲート線が接続され、該データ線にはデー
タ側ドライバ回路が接続され、該データ側ドライバ回路
のクロック信号線に設けられた複数のクロック信号入力
端子を有してなる液晶表示装置において、 前記複数のクロック信号入力端子にはそれぞれ同相の該
クロック信号が入力されてなることを特徴とする液晶表
示装置。 - 【請求項２】一対の基板間に液晶が封入され、該一対の
基板のうち一方の基板上には複数の画素電極がマトリク
ス状に配列され、該複数の画素電極にはそれぞれトラン
ジスタが接続され、該各画素電極にはデータ信号を供給
するためのデータ線が該トランジスタを介して接続され
てなり、該それぞれのトランジスタにはゲート信号を供
給するためのゲート線が接続され、該ゲート線にはゲー
ト側ドライバ回路が接続され、該ゲート側ドライバ回路
のクロック信号線に設けられた複数のクロック信号入力
端子を有してなる液晶表示装置において、 前記複数のクロック信号入力端子にはそれぞれ同相の該
クロック信号が入力されてなることを特徴とする液晶表
示装置。 - 【請求項３】一対の基板間に液晶が封入され、該一対の
基板のうち一方の基板上には複数の画素電極がマトリク
ス状に配列され、該複数の画素電極にはそれぞれトラン
ジスタが接続され、該それぞれのトランジスタにはゲー
ト信号を供給するためのゲート線が接続され、該各画素
電極にはデータ信号を供給するためのデータ線が該トラ
ンジスタを介して接続されてなり、該ゲート線にはゲー
ト側ドライバ回路が接続され、該データ線にはデータ側
ドライバ回路が接続され、該ゲート側ドライバ回路のク
ロック信号線に設けられた複数の第１のクロック信号入
力端子と、該データ側ドライバ回路のクロック信号線に
設けられた複数の第２のクロック信号入力端子とを有し
てなる液晶表示装置において、 前記複数の第１のクロック信号入力端子にはそれぞれ同
相の該クロック信号が入力されてなり、前記複数の第２
のクロック信号入力端子にはそれぞれ同相の該クロック
信号が入力されてなることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30884395A JP2596407B2 (ja) | 1995-11-28 | 1995-11-28 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30884395A JP2596407B2 (ja) | 1995-11-28 | 1995-11-28 | 液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59022526A Division JPH0713712B2 (ja) | 1984-02-09 | 1984-02-09 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227068A JPH08227068A (ja) | 1996-09-03 |
| JP2596407B2 true JP2596407B2 (ja) | 1997-04-02 |
Family
ID=17985954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30884395A Expired - Lifetime JP2596407B2 (ja) | 1995-11-28 | 1995-11-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596407B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002202759A (ja) * | 2000-12-27 | 2002-07-19 | Fujitsu Ltd | 液晶表示装置 |
| TWI302625B (en) | 2003-06-26 | 2008-11-01 | Au Optronics Corp | Polysilicon thin film transistor liquid crystal display having a plurality of common voltage drivers |
| JP4760812B2 (ja) * | 2007-10-09 | 2011-08-31 | ソニー株式会社 | 液晶表示装置 |
| WO2011052382A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1995
- 1995-11-28 JP JP30884395A patent/JP2596407B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08227068A (ja) | 1996-09-03 |
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